KR100960799B1

KR100960799B1 - 지터링 방식의 발진기

Info

Publication number: KR100960799B1
Application number: KR1020090048838A
Authority: KR
Inventors: 남인현; 이진표; 김수선; 송규상
Original assignee: (주) 가인테크
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2010-06-01
Anticipated expiration: 2029-06-03

Abstract

본 발명은 PWM(pulse width modulation) 방식의 SMPS(switch mode power supply)에서 출력전압을 조절하기 위하여 스위칭(switching) 트랜지스터를 동작시키는 과정에서 발생되는 EMI(electromagnetic interference) 잡음(noise) 방출(emission)을 억제시키기 위하여 발진기(oscillator)에서 생성되는 발진주파수를 고정시키는 대신 지터(jitter)를 더하여 변화되는 발진주파수를 발생시키는 지터링(jittering) 방식의 발진기에 관한 것이다.

이를 위해 본 발명에서는 기준전류원을 통해 커패시터에 충전하여 전압을 생성하는 적분기(integrator); 상기 전압을 기준전압과 비교하는 비교기(comparator); 비교기 출력으로부터 발진주파수를 만들기 위한 래치(latch); 상기 래치의 출력으로부터 적분기 전압을 방전시키기 위한 NMOS스위치, 상기 래치의 출력주파수를 분주하기 위한 분주기(divider); 상기 분주기 출력을 통해 기준전압을 가변하여 지터를 삽입하는 저역필터링회로(low pass filtering);를 포함하는 것을 특징으로 하는 지터링 방식의 발진기를 제공한다.

지터, 지터링, 발진기, PWM, SMPS

Description

지터링 방식의 발진기 {oscillator based on jittering}

본 발명은 전원공급장치로 사용되는 SMPS시스템에서 PWM동작을 하기 위한 발진기가 지터 특성을 갖도록 하는 지터링 방식의 발진기 회로 및 그 방법에 관한 것이다.

통상적으로 SMPS시스템에서는 전력효율을 높이고 외부 인덕터 소자 등의 크기를 줄이기 위하여 수십 kHz 내지 수백 kHz의 주파수를 사용하여 스위칭용 트랜지스터를 구동시킨다. 이렇게 고주파 스위칭을 통하여 스위칭 트랜지스터를 구동시키는 역할을 하는 IC(integrated circuit)를 콘트롤(control) IC 또는 PWM IC라 부르며, 이 IC 내부에는 발진기 회로가 내장되어 있다. 스위칭 주파수를 높게 하면 할수록 외부에 사용되는 인덕터 등의 부품크기가 작아지는 장점이 있으나, 너무 높아지면 스위칭 트랜지스터가 동작하는 동안에 스위칭 손실을 발생시킨다. 이 스위칭 주파수는 PWM IC 내부 발진기에 의하여 결정되는데 주파수가 일정한 경우 EMI 잡음이 특정한 범위의 주파수에 집중되어 EMI규격에 벗어날 수 있기 때문에 발진주파수에 지터를 삽입하여 발진주파수를 일정범위 내에서 가변 시킴으로서 EMI 잡음을 넓은 범위의 주파수 대역에 분포하도록 만들어 사용한다. 이렇게 지터가 포함된 발진주파수를 사용함으로 EMI 잡음을 억제시키는 방법을 대부분의 PWM IC에서 사용하고 있으며, 본 발명에서도 지터링 방식의 발진주파수를 생성시키는데 목적이 있다.

도 1은 종래의 지터링 방식의 발진기 회로로, 기본발진기(110), 카운터(counter)(140) 그리고 DAC(digital to analog converter)(150)로 구성되어 있다. 전류원(122)과 차동스위치(126, 132), 그리고 커패시터(134)로 구성된 기본발진기(110)에서는 일정한 주파수를 갖는 출력 OSC OUT을 생성시킨다. 기본발진기의 출력은 7-bit 카운터(140)의 입력 CLK으로 인가되어 카운터 출력 Q4, Q5, Q6, Q7을 내보낸다. 카운터 출력 Q4, Q5, Q6, Q7의 값에 따라서 DAC(150) 내에 있는 전류원(152, 156, 160, 164)이 동작하며, 이때 흐르는 전류는 기본발진기(110) 내에 있는 전류원(122)의 전류 I에 더해진다. 기본발진기(110)의 발진주파수는 전류 I와 커패시터(134)의 크기에 따라서 변화하므로 지터성분이 포함된 발진주파수를 얻을 수 있다. 이때 기본발진기(110)의 고정주파수에 더해져서 주파수를 변화시키는 값이 지터가 되며, 카운터(140)의 출력과 DAC(150) 내에 있는 전류원의 전류량에 따라서 결정된다. 그러나 상기 종래 기술은 카운터 및 DAC(150)로 구성되어있어 회로가 복잡하고 카운터의 비트수와 DAC(150)가 고정되어있을 때 향후 지터량의 범위를 변경 또는 조절하지 못하는 문제점이 있다.

상기 문제점을 해결하기 위해 본 발명은 종래의 기술보다 지터발생 회로의 구현이 상대적으로 간단하며, 응용분야에 따라 지터량의 변동 및 조절을 용이하게 하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명에서는 적분기와 비교기, 래치, NMOS스위치로 구성된 고정주파수 발진기에 지터를 갖는 발진주파수를 얻기 위하여 상기 고정주파수를 입력으로 한 분주기와 저역필터링 회로만 추가하여 지터특성을 더하는 발진기를 구현하는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 발진주파수에 지터 성분이 포함되는 지터링 방식의 발진기 회로는, 적분기(100)를 구성하는 전류원(101)과 전류원으로부터 흘러나온 전류를 충전시키는 커패시터(102), 적분기(100)의 출력 V1을 받아들여 기준전압 V2 및 Vref2와 각각 비교하여 출력을 내보내는 두 개의 비교기(121, 122)와 두 개의 비교기(121, 122)의 출력을 입력으로 받아들여 최종출력 Vout을 내보내는 래치(123), 최종출력 Vout의 신호를 받아 1/N로 분주시켜 주는 분주기(124), 기준전압 Vref1과 분주기(124)의 출력 V3 전압을 서로 더하여 상한제한 비교기(121)의 기준전압 V2를 만들기 위하여 사용되는 저항(111, 113), 커패시터(112)로 구성되어 있고, 적분기(100)의 출력 V1 전압을 리셋시키기 위하여 상기 최종출력 Vout이 “하이” 상태가 되면 ON이 되는 NMOS 트랜지스터(103)로 구성될 수 있다.
또한 전술한 구성에서, 적분기(100)를 구성하는 전류원(101)과 커패시터(102)의 각각 한 단자가 서로 연결되어 출력 V1 전압을 내보내고 전류원(101)의 한 단자는 VDD에 연결되고 커패시터(102)의 한 단자는 GND에 연결되어 있으며, 적분기(100)의 출력 V1을 양 입력단자로 전압 V2를 음 입력단자로 받아들이는 상한제한 비교기(121), 적분기(100)의 출력 V1을 음 입력단자로 기준전압 Vref2를 양 입력단자로 받아들이는 하한제한 비교기(122), 이 두 비교기(121, 122)의 출력을 각각 S 입력과 R 입력으로 받아 들여 출력 Q를 내보내는 래치(123), 래치의 출력 Q를 발진기 최종 출력 Vout으로 하는 것을 특징으로 할 수 있다.
또한 전술한 구성에서, 상한제한 비교기(121)의 음 입력단자에 인가되는 전압 V2를 결정하기 위하여, 외부에서 인가되는 기준전압 Vref1에 연결된 저항(111)과 발진기 출력 Vout을 받아 들여 1/N으로 분주시키는 분주기(124) 및 분주기(124)의 출력 V3 전압을 받아들이는 분주기(124)에 연결된 저항(113)을 포함하되, Vref1에 연결된 저항(111) 및 분주기에 연결된 저항(113)의 단자가 서로 연결되어 전압 V2를 생성하고 이 단자에 커패시터(112)의 한 단자가 연결되어 이 단자의 전압이 V2를 나타내고 커패시터(112)의 다른 단자는 GND에 연결되어 있는 것을 특징으로 할 수 있다.
또한 전술한 목적을 달성하기 위한 지터링 방식의 발지기는, 변동전압 V2를 입력받아 적분기 출력 V1이 V2보다 크면 출력(Vout)으로서 제1출력값을 출력하고, V1이 기준전압 Vref2보다 낮으면 출력(Vout)으로서 제2출력값을 출력하는 발진기와, 발진기의 출력(Vout)을 입력받아 소정의 분주비에 따라 분주시켜 출력 V3을 출력하는 분주기와, V3을 입력받아 상기 V3에 따라 연속적으로 변화하는 변동전압 V2를 생성하여 발진기로 입력하는 저역필터링회로를 포함하되, V2의 지터링으로 인해 발진기의 발진주파수가 가변되는 것을 특징으로 할 수 있다.
또한 전술한 구성에서, 제1출력값은 “하이”이고, 제2출력값은 “로우”일 수 있다.
또한 전술한 구성에서, 발진기는, V1을 출력하는 적분기와, V1과 V2를 비교하기 위한 제1비교기와, V1과 Vref2를 비교하기 위한 제2비교기와, V1이 V2보다 크면 제1출력값을 출력하고 V1이 Vref2보다 낮으면 제2출력값을 출력하는 래치와, 래치로부터 제1출력값을 입력받으면 온(ON) 상태로 변경되어 적분기의 출력을 방전시키는 스위치를 포함할 수 있다.
또한 전술한 구성에서, 상기 저역필터링회로는 V2의 변동범위를 조절하기 위한 저항 및 V3를 저역 필터링하기 위한 커패시터를 포함할 수 있다.

본 발명에 따른 지터링 방식의 발진기 회로는 기본적인 고정주파수 발진기 회로에 분주기와 저항 및 커패시터만을 추가하여 별도의 지터 발생회로를 만들지 않고 발진주파수에 지터가 포함된 효과를 얻을 수 있다. 또한 본 발명에서는 출력되는 발진주파수에 첨가되는 지터의 성분비를 분주기(124)의 분주비나 저항(113, 111) 그리고 커패시터(112) 값을 변화시켜 쉽게 조절할 수 있는 장점이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 도 2 제1 실시 예의 경우, 전류원(101)과 커패시터(102)로 구성된 적분기(100)와 적분기 출력전압 V1을 방전시키기 위한 스위치(103), 적분기(100)의 출력 V1 전압을 기준전압 V2, Vref2와 비교하여 출력시키는 두 개의 비교기(121, 122), 상한제한 비교기(121)의 출력이 “하이” 상태이면 출력 Vout을 “하이” 상태로, 하한제한 비교기(122)의 출력이 “하이” 상태이면 출력 Vout을 “로우” 상태로 내보내는 래치(123), 래치(123)의 출력을 분주시키는 분주기(124), 그리고 분주기(124)의 출력 V3를 저역필터링하는 분주기에 연결된 저항(113)과 커패시터(112), 그리고 기준전압 Vref1을 출력 V2에 더하는 역할을 하는 Vref1에 연결된 저항(111)으로 구성되어 있다.

일반적으로 응용되는 지터 발생회로가 포함되지 않는 통상적인 발진기 회로는 도 4와 같이 구성되어 있다. 이 경우 적분기(100)의 출력 V1이 기준전압 Vref1과 Vref2 사이에서 삼각파(triangle wave) 모양으로 주기적으로 움직이며, 결과적으로 래치(123) 출력 Vout은 일정한 주파수를 갖는 구형파 모양의 발진주파수를 나타내게 된다. 그러나 PWM 방식의 SMPS에서는 발진주파수가 일정할 경우 상대적으로 큰 값을 갖는 고조파(harmonics) 성분으로 인하여 EMI 잡음을 많이 발생시키므로 발진주파수가 일정하지 않도록 발진주파수에 지터 성분을 추가하여 사용하고 있다. 본 발명에서는 발진기 출력 Vout이 지터 성분을 포함하는 주파수가 출력되도록 하기 위하여 도 2와 같이 분주기(124)와 분주기에 연결된 저항(113), 커패시터(112)를 사용하여 상한제한 비교기(121)의 음 입력단자에 인가되는 기준전압을 Vref1 대신 V2로 변경하여 사용하였다.

이하 도 5는 지터 발생회로가 포함되지 않는 통상적인 기본 발진기 회로 도 4에 따른 각부 파형을 나타내고 있다. 정전류 I1을 공급하는 전류원(101)과 이 전류를 충전시키는 커패시터(102)로 구성된 적분기(100)의 출력 V1은 도 5에서 보여주는 바와 같이 일정한 기울기를 갖는 톱니파 모양을 나타낸다. 톱니파의 상승 기울기는 전류 I1에 비례하고 커패시턴스 C1에 반비례하므로 I1/C1이 된다. 이 값을 조절하여 톱니파의 상승 기울기를, 즉 발진주파수 값을 변경할 수 있다. 적분기(100)의 출력 V1이 계속 증가하여 상한제한 비교기(121)의 음 입력단자에 인가되는 전압 Vref1보다 크게 되면 상한제한 비교기(121)의 출력이 “하이” 상태로 되어 래치(122)가 세트(set)되며, 출력 Vout은 “하이” 상태가 된다. Vout이 “하이” 상태가 되면 적분기(100)의 출력에 연결된 NMOS 트랜지스터(103)가 ON 상태가 되어 적분기(100)의 출력 V1을 “로우” 상태로 만든다. NOMOS 트랜지스터(103)가 ON 상태가 되면 커패시터(102)에 저장된 전하(charge)가 모두 방전되어 적분기(100)의 출력 V1 전압은 GND 상태가 되고 하한제한 비교기(122)의 양 입력단자에 인가되는 기준전압 Vref2보다 낮아지면 하한제한 비교기(122)의 출력은 “하이” 상태로 되며 래치(123)를 리셋(reset)시켜 출력 Vout을 “로우” 상태로 만들며, 이후 적분기(100)의 출력 V1은 톱니파 모양으로 다시 상승하게 된다. 이런 과정을 계속 반복하는 과정에서 상한제한 비교기(121)의 음 입력단자에 인가되는 전압 Vref1과 하한제한 비교기(122)의 양 입력단자에 인가되는 기준전압 Vref2가 일정한 값을 갖는 경우에는 래치(123)의 출력 Vout이 일정한 발진주파수를 갖게 된다.

도 2의 본 발명에서는 상한제한 비교기(121)의 음 입력단자에 인가되는 고정된 전압인 Vref1 대신 V2와 같은 변동전압으로 사용하여 도 4의 고정된 발진주파수에 지터를 추가하는 방법을 고안하였다. 전압 V2는 기준전압 Vref1과 분주기(124)의 출력 V3의 값과 저항(111, 113)의 비율로 정해진다. 전압 V2의 범위는 기준전압 Vref1을 중심으로 움직이며 분주기에 연결된 저항(113)의 크기가 Vref1에 연결된 저항(111)의 크기보다 크면 클수록 전압 V2의 변동범위는 좁아지게 된다. 분주기(124)의 출력 V3는 GND와 VDD 사이를 움직이는 디지털 신호이므로 이를 아날로그 값으로 변환 시기키 위하여 분주기에 연결된 저항(113)과 커패시터(112)를 사용하여 저역필터링 하였으며, V2 전압을 고정전압이 아닌 변동전압을 갖도록 하는 역할을 한다. 상한제한 비교기(121)의 음 입력단자에 인가되는 전압 V2가 변동되는 경우 상한제한 비교기(121)의 출력이 “로우”에서 “하이”로 천이되는 시간도 변화되기 때문에, 결과적으로 출력 Vout의 주파수도 일정하지 않게 되며, 어느 정도의 변화폭을 갖게 된다. 따라서 출력 Vout의 주파수에 지터가 삽입되는 효과가 있으며, 지터가 삽입되는 정도, 즉 출력 Vout 신호의 주파수가 변화하는 정도는 분주기(124)의 분주비와 분주기에 연결된 저항(113)과 Vref1에 연결된 저항(111)의 비, 그리고 커패시터(112)의 크기에 따라서 결정된다.

도 3은 본 발명의 제1 실시 예에 따른 각부 파형을 나타내고 있다. Vref1과 Vref2는 외부에서 인가되는 기준전압으로 Vref1이 Vref2보다 크다. 본 발명에서는 발진기 출력 신호 Vout의 발진주파수에 지터를 추가하기 위하여 출력 Vout을 분주기(124)와 분주기에 연결된 저항(113)으로 궤환(feedback)시켜 Vref1에 연결된 저항(111)을 통하여 들어오는 기준전압 Vref1과 더해지도록 하였다. 분주율 N이 2인 경우를 예로 이런 방식으로 상한제한 비교기(121)의 음 입력단자로 들어오는 기준전압 V2는 분주기 출력 V3가 “하이”나 “로우” 상태에 따라서 전압이 변하게 된다. 따라서 상한제한 비교기(121)의 양 입력단자로 들어오는 적분기(100)의 출력 V1 전압과 비교되는 전압 V2가 변화함으로서 상한제한 비교기(121)의 출력이 천이되는 시간이 변화되어 결과적으로 래치를 세트 시키는 시간이 변화됨으로 최종 출력 Vout의 발진주파수는 지터를 갖고 있는 것과 동일한 효과를 얻을 수 있다.

이상과 같이 본 발명은 한정된 실기예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것일 뿐, 본 발명은 상기의 실시예 에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

도 1은 종래의 지터링 방식을 적용한 발진기 회로.

도 2는 본 발명의 제 실시 예인 지터링 방식의 발진기 회로.

도 3은 본 발명의 제 1 실시 예에 따른 각 단자 파형.

도 4는 지터링 방식이 아닌 통상적인 기본 발진기 회로.

도 5는 지터링 방식이 아닌 통상적인 기본 발진기에 따른 각 단자 파형.

<도면의 주요부분에 대한 부호의 설명>

100 : 적분기

101 : 전류원

102, 112 : 커패시터

111, 113 : 저항

103 : NMOS 트랜지스터

121, 122 : 비교기

123 : 래치

124 : 분주기

Claims

발진주파수에 지터 성분이 포함되는 지터링 방식의 발진기 회로에 있어서,

적분기(100)를 구성하는 전류원(101)과 상기 전류원으로부터 흘러나온 전류를 충전시키는 커패시터(102), 상기 적분기(100)의 출력 V1을 받아들여 기준전압 V2 및 Vref2와 각각 비교하여 출력을 내보내는 두 개의 비교기(121, 122)와 상기 두 개의 비교기(121, 122)의 출력을 입력으로 받아들여 최종출력 Vout을 내보내는 래치(123), 상기 최종출력 Vout의 신호를 받아 1/N로 분주시켜 주는 분주기(124), 기준전압 Vref1과 분주기(124)의 출력 V3 전압을 서로 더하여 상한제한 비교기(121)의 기준전압 V2를 만들기 위하여 사용되는 저항(111, 113), 커패시터(112)로 구성되어 있고, 적분기(100)의 출력 V1 전압을 리셋시키기 위하여 상기 최종출력 Vout이 “하이” 상태가 되면 ON이 되는 NMOS 트랜지스터(103)로 구성되어 있는 지터링 방식의 발진기 회로.
제1항에 있어서,

적분기(100)를 구성하는 전류원(101)과 커패시터(102)의 각각 한 단자가 서로 연결되어 출력 V1 전압을 내보내고 상기 전류원(101)의 한 단자는 VDD에 연결되고 커패시터(102)의 한 단자는 GND에 연결되어 있으며, 적분기(100)의 출력 V1을 양 입력단자로 전압 V2를 음 입력단자로 받아들이는 상한제한 비교기(121), 적분기(100)의 출력 V1을 음 입력단자로 기준전압 Vref2를 양 입력단자로 받아들이는 하한제한 비교기(122), 이 두 비교기(121, 122)의 출력을 각각 S 입력과 R 입력으로 받아 들여 출력 Q를 내보내는 래치(123), 래치의 출력 Q를 발진기 최종 출력 Vout으로 하는 지터링 방식의 발진기 회로.
제1항에 있어서,

상한제한 비교기(121)의 음 입력단자에 인가되는 전압 V2를 결정하기 위하여, 외부에서 인가되는 기준전압 Vref1에 연결된 저항(111)과 발진기 출력 Vout을 받아 들여 1/N으로 분주시키는 분주기(124) 및 분주기(124)의 출력 V3 전압을 받아들이는 분주기(124)에 연결된 저항(113)을 포함하되,

Vref1에 연결된 저항(111) 및 분주기에 연결된 저항(113)의 단자가 서로 연결되어 전압 V2를 생성하고 이 단자에 커패시터(112)의 한 단자가 연결되어 이 단자의 전압이 V2를 나타내고 커패시터(112)의 다른 단자는 GND에 연결되어 있는 것을 특징으로 하는 지터링 방식의 발진기 회로.
변동전압 V2를 입력받아 적분기 출력 V1이 상기 V2보다 크면 출력(Vout)으로서 제1출력값을 출력하고, V1이 기준전압 Vref2보다 낮으면 출력(Vout)으로서 제2출력값을 출력하는 발진기;

상기 발진기의 출력(Vout)을 입력받아 소정의 분주비에 따라 분주시켜 출력 V3을 출력하는 분주기; 및

상기 V3을 입력받아 상기 V3에 따라 연속적으로 변화하는 변동전압 V2를 생성하여 상기 발진기로 입력하는 저역필터링회로를 포함하되,

상기 V2의 지터링으로 인해 상기 발진기의 발진주파수가 가변되는 것을 특징으로 하는 지터링 방식의 발진기.
제 4 항에 있어서, 상기 제1출력값은 “하이”이고, 상기 제2출력값은 “로우”인 것을 특징으로 하는 지터링 방식의 발진기.
제 4 항에 있어서, 상기 발진기는,

V1을 출력하는 적분기;

V1과 V2를 비교하기 위한 제1비교기;

V1과 Vref2를 비교하기 위한 제2비교기;

V1이 V2보다 크면 제1출력값을 출력하고 V1이 Vref2보다 낮으면 제2출력값을 출력하는 래치; 및

상기 래치로부터 제1출력값을 입력받으면 온(ON) 상태로 변경되어 적분기의 출력을 방전시키는 스위치를 포함하는 것을 특징으로 하는 지터링 방식의 발진기.
제 4 항에 있어서, 상기 저역필터링회로는,

상기 V2의 변동범위를 조절하기 위한 저항; 및

상기 V3를 저역 필터링하기 위한 커패시터를 포함하는 것을 특징으로 하는 지터링 방식의 발진기.