JP2012054626A - 出力スイッチング回路 - Google Patents

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Abstract

【課題】アナログ回路の規模をできるだけ小さくした出力スイッチング回路を提供する。
【解決手段】出力スイッチング回路１は，高電源に接続された第１のトランジスタ３１と低電源に接続された第２のトランジスタ３２とを有し第１，第２のトランジスタ３１，３２の接続ノードを出力端子３３とするスイッチング回路３０と，出力端子３３の出力信号Ｖｏをローパスフィルタ４０を介してフィードバックしたフィードバック信号ＦＢと，入力信号Ｉｎとを比較し，比較信号Ｖｃｏｍｐを生成する比較ユニット１０と，比較信号Ｖｃｏｍｐに応じて第１，第２のトランジスタ３１，３２を駆動する第１，第２の駆動パルスＶｐ，Ｖｎを生成する駆動パルス生成ユニット２０とを有する。
【選択図】図１

Description

本発明は，出力スイッチング回路に関する。
従来から，トランジスタのスイッチング動作により出力電圧を制御する出力スイッチング回路が知られている。
出力スイッチング回路は，例えば，入力アナログ信号をパルス幅変調（ＰＷＭ：Pulse Width Modulation）してＰＷＭ信号を生成するＰＷＭ生成器と，ＰＷＭ信号に基づくスイッチング動作により出力電圧の制御を行うスイッチング回路とを有する。
ＰＷＭ生成器は，三角波生成回路と比較器とを有し，入力アナログ信号の電圧と三角波生成回路が生成する三角波の電圧を比較器により比較する。そして，三角波よりも入力アナログ信号が高電圧の間をハイレベル（Ｈレベル），この逆をローレベル（Ｌレベル）とするＰＷＭ信号を生成する。このような出力スイッチング回路を有するＤ級増幅器が例えば，特許文献１に記載されている。
特開２００７−６７５５４号公報
ところで，電気機器のデジタル化の進展に伴い，出力スイッチング回路においても，アナログ回路の規模を削減する要請が高まっている。特に，アナログ回路とデジタル回路を１チップ化するためには，アナログ回路の規模を大幅に削減することが望まれる。
また，出力スイッチング回路に搭載される三角波生成回路は，通常，自励発振のアナログ発振回路である。それ故，製造ばらつきにより生じる三角波生成回路毎の発振周波数ばらつきを抑制することが困難である。その結果，出力スイッチング回路の量産時に高い歩留まりを期待できない。
そこで，本発明の目的は，アナログ回路の規模をできるだけ小さくした出力スイッチング回路を提供することにある。
出力スイッチング回路の第１の側面は，高電源に接続された第１のトランジスタと低電源に接続された第２のトランジスタとを有し前記第１，第２のトランジスタの接続ノードを出力端子とするスイッチング回路と，
前記出力端子の出力信号をローパスフィルタを介してフィードバックしたフィードバック信号と，入力信号とを比較し，比較信号を生成する比較ユニットと，
前記比較信号に応じて前記第１，第２のトランジスタを駆動する第１，第２の駆動パルスを生成する駆動パルス生成ユニットとを有する。
第１の側面によれば，出力スイッチング回路におけるアナログ回路の規模をできるだけ小さくすることができる。
第１の実施形態における出力スイッチング回路を説明する図である。 第１の実施形態における出力スイッチング回路の動作を説明する信号波形図である。 比較ユニットを説明する図である。 比較ユニットの動作を説明する信号波形図である。 第２の実施形態における駆動パルス生成ユニットを説明する図である。 第２の実施形態における駆動パルス生成ユニットの動作を説明する信号波形図である。 第３の実施形態における駆動パルス生成ユニットを説明する図である。 第３の実施形態における駆動パルス生成ユニットの動作を説明する信号波形図である。 第４の実施形態における駆動パルス生成ユニットを説明する図である。 第４の実施形態における駆動パルス生成ユニットの動作を説明する信号波形図である。 第２の周期毎に第２の駆動パルスにおける第２トランジスタを導通する時間を徐々に長くする他の制御を説明する信号波形図である。 第５の実施の形態における比較信号の周期的繰り返しを説明する図である。 第５の実施の形態における比較信号の周期的繰り返しを説明する他の図である。 第６の実施形態における駆動パルス生成ユニットを説明する図である。
［第１の実施形態（１）］
図１は，第１の実施形態における出力スイッチング回路を説明する図である。出力スイッチング回路１は，後述するフィードバック信号ＦＢと入力信号Ｉｎを比較する比較ユニット１０と，比較ユニット１０から出力される比較信号Ｖｃｏｍｐに応じて駆動パルスＶｐ，Ｖｎを生成する駆動パルス生成ユニット２０と，駆動パルス生成ユニット２０から出力される駆動パルスＶｐ，Ｖｎに基づき動作するスイッチング回路３０とを有する。
比較ユニット１０は，スイッチング回路３０の出力端子３３から出力される信号ＶｏをＬＰＦ４０を介してフィードバック（帰還）したフィードバック信号ＦＢと，入力信号Ｉｎとを比較し，比較信号Ｖｃｏｍｐを生成し，駆動パルス生成ユニット２０に出力する。
駆動パルス生成ユニット２０は，比較ユニット１０から出力される比較信号Ｖｃｏｍｐに応じてスイッチング回路３０の第１のトランジスタ３１，第２のトランジスタ３２を駆動する第１の駆動パルスＶｐ，第２の駆動パルスＶｎを生成する。そして，駆動パルス生成ユニット２０は，第１のトランジスタ３１のゲートに第１の駆動パルスＶｐを出力し，第２のトランジスタ３２のゲートに第２の駆動パルスＶｎを出力する。
スイッチング回路３０は，第１の駆動パルスＶｐに基づき導通状態，非導通状態になる第１のトランジスタ３１と，第２の駆動パルスＶｎに基づき導通状態，非導通状態になる第２のトランジスタ３２とを有する。第１のトランジスタ３１のソースは高電源の電源電圧Ｖｄｄに接続され，第２のトランジスタ３２のソースは低電源のグランドＧＮＤに接続される。また，第１のトランジスタ３１のドレインおよび第２のトランジスタ３２のドレインは共通接続され，接続ノードが出力端子３３となっている。なお，出力端子３３はＬＰＦ（Low Pass Filter：ローパスフィルタ）４０に接続する。
第１のトランジスタ３１は，例えばＰＭＯＳトランジスタであり，第２のトランジスタ３２は，例えばＮＭＯＳトランジスタである。以下の説明では，第１のトランジスタ３１をＰＭＯＳトランジスタ，第２のトランジスタ３２をＮＭＯＳトランジスタとして説明する。
ＬＰＦ４０は，例えばインダクタＬｏ（コイル）とキャパシタＣｏとを有し，スイッチング回路３０の出力端子３３の信号Ｖｏに含まれる高調波成分を除去する平滑化回路であり，出力信号Ｖｏを平滑化し，負荷装置４１に出力する。負荷装置４１としては，例えばスピーカや集積回路である。また，ＬＰＦ４０は，比較ユニット１０に平滑化後の信号をフィードバックする。
図２は，図１の出力スイッチング回路１の動作を説明する信号波形図で，上から順に，基準クロックＲＣＬＫの信号波形，比較信号Ｖｃｏｍｐの波形，第１の駆動パルスＶｐ，第２の駆動パルスＶｎを示す。
以下，図１の出力スイッチング回路１について，図２を参照しながら説明する。
比較ユニット１０は，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも高い場合，図２の符号Ｘ２１に示すように，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも高いことを示す第１のレベルを有する比較信号Ｖｃｏｍｐを出力する。この第１のレベルは，ハイレベル（１）である。
駆動パルス生成ユニット２０は，比較ユニット１０がハイレベルの比較信号Ｖｃｏｍｐを出力すると，図２の符号Ｘ２２に示すように，基準クロックＲＣＬＫに同期して第２のレベルを有する第１の駆動パルスＶｐを第１のトランジスタ３１のゲートに出力する。同時に，図２の符号Ｘ２３に示すように，基準クロックＲＣＬＫに同期して第２のレベルを有する第２の駆動パルスＶｎを第２のトランジスタ３２のゲートに出力する。この第２のレベルは，ローレベル（０）である。
第１のトランジスタ３１は，第１の駆動パルスＶｐにより導通状態になり，一方，第２のトランジスタ３２は，第２の駆動パルスＶｎにより非導通状態になる。その結果，スイッチング回路３０の出力端子３３から電源電圧Ｖｄｄに対応するハイレベルの信号が出力される。ＬＰＦ４０は，このハイレベルの信号を平滑化して，平滑化後の信号を負荷装置４１，比較ユニット１０に出力する。
前述したスイッチング回路３０の動作により，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも低くなると，比較ユニット１０は，図２の符号Ｘ２４に示すように，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも低いことを示す第２のレベルを有する比較信号Ｖｃｏｍｐを出力する。この第２のレベルは，前述したように，ローレベル（０）である。
駆動パルス生成ユニット２０は，比較ユニット１０がローレベルの比較信号Ｖｃｏｍｐを出力すると，図２の符号Ｘ２５に示すように，基準クロックＲＣＬＫに同期してハイレベルの第１の駆動パルスＶｐを第１のトランジスタ３１のゲートに出力する。同時に，図２の符号Ｘ２６に示すように，基準クロックＲＣＬＫに同期してハイレベルの第２の駆動パルスＶｎを第２のトランジスタ３２のゲートに出力する。
第１のトランジスタ３１は，第１の駆動パルスＶｐにより非導通状態になり，一方，第２のトランジスタ３２は，第２の駆動パルスＶｎにより導通状態になる。その結果，スイッチング回路３０の出力端子３３からグランドＧＮＤに対応するローレベルの信号が出力される。ＬＰＦ４０は，このローレベルの信号を平滑化して，平滑化後の信号を負荷装置４１，比較ユニット１０に出力する。
第１の実施形態で説明した出力スイッチング回路の駆動パルス生成ユニットは，フィードバック信号と入力信号との比較結果に基づきスイッチング回路の駆動パルスを生成するので，製造ばらつきの影響を受けやすい三角波生成回路をなくすことができる。その結果，出力スイッチング回路の量産時に高い歩留まりを実現できる。
［第１の実施形態（２）］
図３は，図１の比較ユニット１０を説明する図である。比較ユニット１０は，フィードバック信号ＦＢの電圧と入力信号Ｉｎの電圧を比較する比較器１１と，比較器１１の出力信号をサンプリングするサンプリング回路１２と，サンプリング回路１２の出力信号に基づき比較信号Ｖｃｏｍｐを生成する比較信号生成回路１３とを有する。
図４は，図３の比較ユニット１０の動作を説明する信号波形図で，上から順に，基準クロックＲＣＬＫの信号波形，比較器１１の出力信号Ｖａｎｌの波形，サンプリング回路１２のサンプリング信号Ｖｓｍｐの波形，比較信号生成回路１３の比較信号Ｖｃｏｍｐの波形を示す。
以下，図３の比較ユニット１０について，図４を参照しながら説明する。
比較器１１は，コンパレータとも言われ，非反転入力端子（＋端子）に入力信号Ｉｎが入力され，反転入力端子（−端子）にフィードバック信号ＦＢが入力される。比較器１１は，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも高い場合，ハイレベルの信号を出力し，入力信号Ｉｎの電圧がフィードバック信号ＦＢの電圧よりも低い場合，ローレベルの信号を出力する。
ところで，ノイズが混入したフィードバック信号ＦＢの電圧と，同じくノイズが混入した入力信号Ｉｎの電圧を比較する場合，両電圧のレベル差が少ないと，図４の符号Ｘ４１に示すように，比較器１１の出力信号Ｖａｎｌのレベルがハイレベルからローレベル，ローレベルからハイレベルと高周波で変化する（いわゆる信号レベルがばたつく）。前述したように，フィードバック信号ＦＢと入力信号Ｉｎの電圧レベル差が少なく，さらに，両信号にノイズが混入しているので，この出力信号Ｖａｎｌは，フィードバック信号ＦＢと入力信号Ｉｎの電圧レベル差を正確に反映したものではない。それ故，比較ユニット１０が，このまま比較器１１の出力信号Ｖａｎｌを比較信号Ｖｃｏｍｐとして出力すると，駆動パルス生成ユニット２０は，適切な駆動パルスを生成できなくなる。そこで，比較器１１の後段にサンプリング回路１２を設ける。
サンプリング回路１２は，比較器１１の出力信号Ｖａｎｌを基準クロックＲＣＬＫでサンプリングし，サンプリング信号Ｖｓｍｐを生成する。具体的には，サンプリング回路１２は，図４の符号Ｘ４２に示すように，基準クロックＲＣＬＫの立ち上がりタイミングで比較器１１の出力信号Ｖａｎｌをラッチし，図４に示すサンプリング信号Ｖｓｍｐを生成する。
ところで，このようにしてサンプリング信号Ｖｓｍｐを生成しても，比較器１１の出力信号Ｖａｎｌに高周波の変化が含まれる場合，図４の符号Ｘ４３に示すように，この変化がサンプリング信号Ｖｓｍｐに現れる。そこで，サンプリング回路１２の後段に比較信号生成回路１３を設ける。
比較信号生成回路１３は，サンプリング用の基準クロックＲＣＬＫの周期より十分に長い第１の周期Ｔ１毎にサンプリング信号Ｖｓｍｐのハイレベルまたはローレベルのパルス幅に応じて，ハイレベルまたはローレベルを有し第１の周期Ｔ１のパルス幅を有する比較信号Ｖｃｏｍｐを生成する。
具体的には，比較信号生成回路１３は，サンプリング信号Ｖｓｍｐの第１の周期Ｔ１内におけるハイレベルのパルス幅に対応する基準クロックＲＣＬＫのクロック数（以下，ハイレベルクロック数と略記する）とローレベルのパルス幅に対応する基準クロックＲＣＬＫのクロック数（以下，ローレベルクロック数と略記する）とを比較する。そして，クロック数が多い方の信号レベルを第１の周期Ｔ１における比較信号Ｖｃｏｍｐのレベルとする。例えば，図４の符号Ｘ４４で示す第１の周期Ｔ１では，符号Ｘ４５で示す範囲のクロック数がハイレベルクロック数に対応し，符号Ｘ４６で示す範囲のクロック数がローレベルのクロック数に対応する。この第１の周期Ｔ１では，ハイレベルクロック数がローレベルクロック数よりも多いので，比較信号生成回路１３は，この第１の周期Ｔ１において，ハイレベルの比較信号Ｖｃｏｍｐを生成する。なお，次の第１の周期Ｔ１では，この逆になる。
このようにして，比較ユニットは比較信号を生成するので，出力信号がばたついても，フィードバック信号と入力信号の電圧レベル差を正確に反映した適切な比較信号を生成することができる。
また，アナログ回路として比較器のみを使用するので，アナログ回路の規模を大幅に削減することができる。その結果，回路面積を大幅に削減できると共にプロセスばらつきを抑制でき回路設計も容易になるので，製造原価，設計コストを削減することができる。更に，アナログ回路とデジタル回路との１チップ化が容易になる。
［第２の実施形態］
図５は，第２の実施形態における駆動パルス生成ユニットを説明する図である。駆動パルス生成ユニット５０は，比較ユニット１０が出力する比較信号Ｖｃｏｍｐに基づき第１の駆動パルスＶｐを生成する第１のＰＤＭ回路５１と，インバータ５３によって反転された比較信号Ｖｃｏｍｐに基づき第２の駆動パルスＶｎを生成する第２のＰＤＭ回路５２とを有する。
第１のＰＤＭ回路５１は，第１のＰＤＭ回路５１に入力される信号（比較信号Ｖｃｏｍｐ）がハイレベルの間，基準クロックＲＣＬＫに基づきこのハイレベルの入力信号をパルス密度変調（PDM：Pulse Density Modulation）した第１の駆動パルスＶｐを生成してスイッチング回路３０の第１のトランジスタ３１に出力する。この第１の駆動パルスＶｐは，第１の周期Ｔ１よりも高周波のパルス列を有する。つまり，比較信号Ｖｃｏｍｐがハイレベルの間の第１の駆動パルスＶｐのパルスは，基準クロックＲＣＬＫと同じパルス列になる。また，この入力される信号がローレベルの間，ハイレベルの第１の駆動パルスＶｐを第１のトランジスタ３１に出力する。
第２のＰＤＭ回路５２は，第２のＰＤＭ回路５２に入力される信号（比較信号Ｖｃｏｍｐの反転信号）がハイレベルの間は，第１のＰＤＭ回路５１と同様に基準クロックＲＣＬＫに基づきこのハイレベルの入力信号をパルス密度変調した第２の駆動パルスＶｎを生成してスイッチング回路３０の第２のトランジスタ３２に出力する。この第２の駆動パルスＶｎは，第１の周期Ｔ１よりも高周波のパルス列を有する。つまり，比較信号Ｖｃｏｍｐがローレベルの間の第２の駆動パルスＶｎのパルスは，基準クロックＲＣＬＫと同じパルス列になる。また，この入力される信号がローレベルの間は，ローレベルの第２の駆動パルスＶｎを第２のトランジスタ３２に出力する。
図６は，図５の駆動パルス生成ユニット５０の動作を説明する信号波形図で，上から順に，基準クロックＲＣＬＫの信号波形，比較信号Ｖｃｏｍｐの波形，第１の駆動パルスＶｐ，第２の駆動パルスＶｎ，スイッチング回路３０の出力電圧（出力信号）Ｖｏを示す。
以下，図５の駆動パルス生成ユニット５０について，図６を参照しながら説明する。
第１のＰＤＭ回路５１は，図６の符号Ｘ６１に示すように比較信号Ｖｃｏｍｐがハイレベルの間，図６の符号Ｘ６２に示す高周波のパルス列を有する第１の駆動パルスＶｐを生成する。この第１の駆動パルスＶｐは基準クロックＲＣＬＫのパルスである。
第２のＰＤＭ回路５２は，比較信号Ｖｃｏｍｐがハイレベルの間，図６の符号Ｘ６３に示すローレベルの第２の駆動パルスＶｎを生成する。なお，第２のＰＤＭ回路５２の入力信号のレベルは，ハイレベルの比較信号Ｖｃｏｍｐがインバータ５３によって反転されてローレベルになっている。
第１の駆動パルスＶｐによりスイッチング回路３０の第１のトランジスタ３１は，高速で導通状態，非導通状態を繰り返し，一方，第２の駆動パルスＶｎにより第２のトランジスタ３２は，非導通状態になる。その結果，図６の符号Ｘ６４に示すように，スイッチング回路３０の出力電圧Ｖｏが徐々に上昇する。
出力電圧Ｖｏが上昇すると，入力信号Ｉｎの電圧よりもフィードバック信号ＦＢの電圧の方が高くなり，その結果，比較ユニット１０は，図６の符号Ｘ６５に示すローレベルの比較信号Ｖｃｏｍｐを出力する。
第１のＰＤＭ回路５１は，比較信号Ｖｃｏｍｐがローレベルの間，図６の符号Ｘ６６に示すハイレベルの第１の駆動パルスＶｐを生成する。一方，第２のＰＤＭ回路５２は，比較信号Ｖｃｏｍｐがローレベルの間，図６の符号Ｘ６７に示す高周波のパルス列を有する第２の駆動パルスＶｎを生成する。この第２の駆動パルスＶｎは基準クロックＲＣＬＫのパルスである。
第１の駆動パルスＶｐによりスイッチング回路３０の第１のトランジスタ３１は，非導通状態になり，一方，第２の駆動パルスＶｎにより第２のトランジスタ３２は，高速で導通状態，非導通状態を繰り返す。その結果，図６の符号Ｘ６８に示すように，スイッチング回路３０の出力電圧Ｖｏが徐々に下降する。
出力電圧Ｖｏが下降すると，入力信号Ｉｎの電圧よりもフィードバック信号ＦＢの電圧の方が低くなり，その結果，比較ユニット１０は，ハイレベルの比較信号Ｖｃｏｍｐを出力する。以後の処理は，前述したので説明を省略する。
第２の実施形態によれば，スイッチング回路の出力電圧（出力信号）を平滑化するＬＰＦを小型化することができる。その理由を（式１）を用いて説明する。
Figure 2012054626
（式１）は，ＬＰＦとして１次ＬＣフィルタを用いた場合の，ＬＰＦの遮断周波数（ｆｃ：カットオフ周波数）と“Ｌ”（自己インダクタンス），“Ｃ”（コンデンサ容量）との関係を示した式である。
前述したように，スイッチング回路は，高周波の駆動パルスにより駆動制御され，図６のような出力信号Ｖｏを出力する。また，高周波のパルスは，低周波のパルスに比べて低調波成分を含まない。よって，高周波の駆動パルスにより駆動制御されるスイッチング回路の出力信号は，低周波の駆動パルスによって駆動制御されるスイッチング回路の出力信号に比べて低調波成分を含まない。従って，高周波の駆動パルスにより生成された出力信号を平滑化するＬＰＦは，低調波成分を遮断しなくともよい。その結果，ＬＰＦのカットオフ周波数を高くすることができる。ＬＰＦのカットオフ周波数を高くすることができれば，（式１）で示すように，“Ｌ”，“Ｃ”は小さくなるので，ＬＰＦを小型化することができる。
また，高周波の駆動パルスによってスイッチング回路が駆動制御されるので，トランジスタの非導通状態，導通状態の変化が高速化する。その結果，一定時間内での出力電圧の調整回数が多くなる，つまり分解能が細かくなるので，ＬＰＦの出力信号の歪みが低減化する。また，トランジスタの導通状態が継続するのではなく，非導通状態，導通状態を高速で繰り返すのでスイッチング回路の出力電圧が急激に上昇または下降しなくなる。その結果，ＬＰＦの出力信号のオーバーシュート，アンダーシュートが発生しない。さらに，第１のトランジスタと第２トランジスタが同時に導通状態になることがないので，スイッチング回路において貫通電流が流れない。
［第３の実施形態］
第２の実施形態で説明した出力スイッチング回路を，例えばＤＣＤＣコンバータとして機能させる場合を想定する。この場合，出力スイッチング回路の入力信号Ｉｎの電圧レベルは一定になる。また，負荷装置の要求電力（負荷）によっては，比較ユニット１０から出力される比較信号Ｖｃｏｍｐのレベルが継続してハイレベルの状態を維持することがあり，出力電圧Ｖｏが最適に制御されなくなる。第３の実施形態では，比較ユニット１０から出力される比較信号Ｖｃｏｍｐのレベルが継続してハイレベルの状態を維持する場合に実行する駆動パルスの生成処理について説明する。
図７は，第３の実施形態における駆動パルス生成ユニット７０を説明する図である。駆動パルス生成ユニット７０は，第１のＰＤＭ回路７１と，第２のＰＤＭ回路７２と，インバータ７３と，第１の周期Ｔ１よりも短い第２の周期Ｔ２の数をカウントする第１のスロットカウンタ７４と，第１の駆動パルスＶｐのパルス数を制御する第１の駆動パルス制御回路７５とを有する。
図８は，図７の駆動パルス生成ユニット７０の動作を説明する信号波形図で，上から順に，基準クロックＲＣＬＫの信号波形，比較信号Ｖｃｏｍｐの波形，第１の駆動パルスＶｐ，第２の駆動パルスＶｎを示す。
以下，図７の駆動パルスユニットについて，図８を参照しながら説明する。なお，第１のＰＤＭ回路７１，第２のＰＤＭ回路７２は，図５の第１のＰＤＭ回路５１，第２のＰＤＭ回路５２と同機能，インバータ７３は，図５のインバータ５３と同機能なので説明を省略する。
第１のスロットカウンタ７４は，第１のスロットカウンタ７４に入力される信号（比較信号Ｖｃｏｍｐ）がハイレベルの間における第２の周期Ｔ２の数を基準クロックＲＣＬＫに基づきカウントする。
図８の例では，符号Ｘ８１に示すように，比較信号Ｖｃｏｍｐがハイレベル（第１のスロットカウンタ７４の入力信号がハイレベル）になると，第１のスロットカウンタ７４は，符号Ｘ８２に示すように，基準クロックＲＣＬＫの８周期に対応する第２の周期Ｔ２の数をカウントする。そして，第１のスロットカウンタ７４は，カウント結果を第１の駆動パルス制御回路７５に出力する。図８では，比較信号Ｖｃｏｍｐがハイレベルの間，第１のスロットカウンタ７４は，第２の周期Ｔ２の数を１〜４とカウントする。また，比較信号Ｖｃｏｍｐがローレベルになるとカウント結果をリセットする。図８では，５カウント目で符号Ｘ８３に示すように，比較信号Ｖｃｏｍｐがローレベルになり，ここでカウント結果をリセットする。以下の説明では，図８に示すように，第１の駆動パルスＶｐにおいて，第２の周期Ｔ２毎に図面左から順に，それぞれスロットＳ１〜Ｓ５と呼び，これらがカウント１〜５に対応する。なお，図８では，基準クロックＲＣＬＫの８周期を第２の周期Ｔ２にしているが，８周期に限定されるものではない。
第１の駆動パルス制御回路７５は，比較信号Ｖｃｏｍｐがハイレベルの間，第２の周期Ｔ２毎に第１の駆動パルスＶｐにおける第１のトランジスタ３１を導通する時間を徐々に長くする。例えば，第１の駆動パルス制御回路７５は，比較信号Ｖｃｏｍｐがハイレベルになった時，最初の第２の周期Ｔ２における第１の駆動パルスＶｐの導通パルス数を第１の数に制御する。その後，第１の駆動パルス制御回路７５は，第２の周期Ｔ２毎に第１の駆動パルスＶｐの第１のトランジスタ３１の非導通パルスを導通パルスに徐々に置換することにより，導通パルス幅を徐々に長くする。この導通パルスは第１のトランジスタ３１を導通状態にするローレベルのパルスに対応し，この非導通パルスは第１のトランジスタ３１を非導通状態にするハイレベルのパルスに対応する。
具体的には，第１のスロットカウンタ７４が第２の周期Ｔ２の数を１カウントすると（スロットＳ１），第１の駆動パルス制御回路７５は，図８の符号Ｘ８４に示すように，第１のＰＤＭ回路７１が出力する第１の駆動パルスＶｐのローレベルのパルス数を８に制御する。その後，第１のスロットカウンタ７４が第２の周期Ｔ２の数を２，３，４とカウントすると（スロットＳ２〜Ｓ４），第１の駆動パルス制御回路７５は，第１のトランジスタ３１を導通する時間を徐々に長くするため，図８の符号Ｘ８５に示すように，第１のＰＤＭ回路７１が出力する第１の駆動パルスＶｐのハイレベルのパルスをローレベルのパルスに徐々に置換する。このようにすることにより，第１の駆動パルス制御回路７５は，ハイレベルのパルス数をスロットＳ２〜Ｓ４に対応して徐々に減らして，ローレベルのパルス幅（第１のトランジスタ３１の導通パルス幅）を徐々に長くする。
このように第１のトランジスタ３１を導通する時間を長くする理由を説明する。比較信号Ｖｃｏｍｐのハイレベル状態が長く続いている場合では，負荷装置４１の負荷が重く第１のトランジスタ３１の導通時間が不十分と考えられる。そこで，第１のトランジスタ３１の導通時間を徐々に長くして出力電圧Ｖｏを重い負荷に対しても適切なレベルに制御できるようにする。
なお，最初のローレベルのパルス数を８としたのは一例であり，パルス数を７，６などの８よりも少ない数にしてもよい。また，図８の例では，第２の周期Ｔ２の後半部分においてローレベルのパルス幅を徐々に長くしているが，前半部分においてローレベルのパルス幅を徐々に長くしてもよい。
第３の実施形態によれば，比較信号のレベルがハイレベル状態を継続する場合において，第１のトランジスタを導通する時間を長くすることで，出力信号レベルの上昇量が大きくなり，比較信号のレベル変化に素早く対応するように電圧制御を実行することができる。すなわち，比較信号のレベル変化に対する出力信号の応答性を向上することができる。
［第４の実施形態（１）］
第４の実施形態では，比較ユニット１０の比較信号Ｖｃｏｍｐのレベルが継続してローレベルの状態になる場合に実行する駆動パルスの生成処理について説明する。
図９は，第４の実施形態における駆動パルス生成ユニット９０を説明する図である。駆動パルス生成ユニット９０は，第１のＰＤＭ回路９１と，第２のＰＤＭ回路９２と，インバータ９３と，第２の周期Ｔ２の数をカウントする第２のスロットカウンタ９４と，第２の駆動パルスＶｎのパルス数を制御する第２の駆動パルス制御回路９５とを有する。
図１０は，図９の駆動パルス生成ユニット９０を説明する信号波形図で，上から順に，基準クロックＲＣＬＫの信号波形，比較信号Ｖｃｏｍｐの波形，第１の駆動パルスＶｐ，第２の駆動パルスＶｎを示す。
以下，図９の駆動パルスユニットについて，図１０を参照しながら説明する。なお，第１のＰＤＭ回路９１，第２のＰＤＭ回路９２は，図５の第１のＰＤＭ回路５１，第２のＰＤＭ回路５２と同機能，インバータ９３は，図５のインバータ５３と同機能なので説明を省略する。
第２のスロットカウンタ９４は，図７の第１のスロットカウンタ７４と同様の機能を有するカウンタで，第２のスロットカウンタ９４に入力される信号がハイレベル（比較信号Ｖｃｏｍｐはローレベル）の間における第２の周期Ｔ２の数を基準クロックＲＣＬＫに基づきカウントする。
図１０の例では，符号Ｘ１０１に示すように，比較信号Ｖｃｏｍｐがローレベル（第２のスロットカウンタ９４の入力信号はハイレベル）になると，第２のスロットカウンタ９４は，符号Ｘ１０２に示すように，基準クロックＲＣＬＫの８周期に対応する第２の周期Ｔ２の数をカウントする。そして，第２のスロットカウンタ９４は，カウント結果を第２の駆動パルス制御回路９５に出力する。図１０では，比較信号Ｖｃｏｍｐがローレベルの間，第２のスロットカウンタ９４は，第２の周期Ｔ２の数を１〜４とカウントする。また，比較信号Ｖｃｏｍｐがハイレベルになるとカウント結果をリセットする。図１０では，５カウント目で符号Ｘ１０３に示すように，比較信号Ｖｃｏｍｐがハイレベルになり，ここでカウント結果をリセットする。以下の説明では，図１０に示すように，第２の駆動パルスＶｎにおいて，第２の周期Ｔ２毎に図面左から順に，それぞれスロットＳ１〜Ｓ５と呼び，これらがカウント１〜５に対応する。なお，図１０では，基準クロックＲＣＬＫの８周期を第２の周期Ｔ２にしているが，８周期に限定されるものではない。
第２の駆動パルス制御回路９５は，比較信号Ｖｃｏｍｐがローレベルの間，第２の周期Ｔ２毎に第２の駆動パルスＶｎにおける第２のトランジスタ３２を導通する時間を徐々に長くする。例えば，第２の駆動パルス制御回路９５は，比較信号Ｖｃｏｍｐがローレベルになった時，最初の第２の周期Ｔ２における第２の駆動パルスＶｎの導通パルス数を第２の数に制御する。その後，第２の駆動パルス制御回路９５は，第２の周期Ｔ２毎に第２の駆動パルスＶｎの第２のトランジスタ３２の非導通パルスを導通パルスに徐々に置換することにより導通パルス幅を徐々に長くする。この導通パルスは第２のトランジスタ３２を導通状態にするハイレベルのパルスに対応し，この非導通パルスは第２のトランジスタ３２を非導通状態にするローレベルのパルスに対応する。
具体的には，第２のスロットカウンタ９４が第２の周期Ｔ２の数を１カウントすると（スロットＳ１），第２の駆動パルス制御回路９５は，図１０の符号Ｘ１０４に示すように，第２のＰＤＭ回路９２が出力する第２の駆動パルスＶｎのハイレベルのパルス数を８に制御する。その後，第２のスロットカウンタ９４が第２の周期Ｔ２の数を２，３，４とカウントすると（スロットＳ２〜Ｓ４），第２の駆動パルス制御回路９５は，第２のトランジスタ３２を導通する時間を徐々に長くするため，図１０の符号Ｘ１０５に示すように，第２のＰＤＭ回路９２が出力する第２の駆動パルスＶｎのローレベルのパルスをハイレベルのパルスに徐々に置換する。このようにすることにより，第２の駆動パルス制御回路９５は，ローレベルのパルス数をスロットＳ２〜Ｓ４に対応して徐々に減らして，ハイレベルのパルス幅（第２のトランジスタ３２の導通パルス幅）を徐々に長くする。
このように第２のトランジスタ３２を導通する時間を長くする理由を説明する。比較信号Ｖｃｏｍｐのローレベル状態が長く続いている場合では，負荷装置４１の負荷が軽く，ＬＰＦ４０のキャパシタＣｏに蓄えられた電荷がグランドＧＮＤおよび負荷装置４１に十分に引き抜かれず，出力電圧Ｖｏの低下量が小さい。すなわち，第２のトランジスタ３２の導通時間が不十分と考えられる。そこで，第２のトランジスタ３２の導通時間を徐々に長くして出力電圧Ｖｏを軽い負荷に対しても適切なレベルに制御できるようにする。
なお，最初のハイレベルのパルス数を８としたのは一例であり，パルス数を７，６などの８よりも少ない数にしてもよい。また，図１０の例では，第２の周期Ｔ２の後半部分においてハイレベルのパルス幅を徐々に長くしているが，前半部分においてハイレベルのパルス幅を徐々に長くしてもよい。
［第４の実施形態（２）］
図１１は，第２の周期Ｔ２毎に第２の駆動パルスＶｎにおける第２のトランジスタ３２を導通する時間を徐々に長くする他の制御を説明する信号波形図であり，図１０の信号波形図に相当する。
第２の駆動パルス制御回路９５は，比較信号Ｖｃｏｍｐがローレベルになった時，最初の第２の周期Ｔ２における第２の駆動パルスＶｎの第２のトランジスタ３２の導通パルス数を例えば０に制御する。その後，第２の駆動パルス制御回路９５は，第２の周期Ｔ２毎に第２の駆動パルスＶｎの導通パルス数を徐々に増やす。この導通パルスはハイレベルのパルスに対応する。
具体的には，第２のスロットカウンタ９４が第２の周期Ｔ２の数を１カウントすると（スロットＳ１），第２の駆動パルス制御回路９５は，図１１の符号Ｘ１１１に示すように，第２のＰＤＭ回路９２が出力する第２の駆動パルスＶｎのハイレベルのパルス数を０に制御する。その後，第２のスロットカウンタ９４が第２の周期Ｔ２の数を２，３，４とカウントすると（スロットＳ２〜Ｓ４），第２の駆動パルス制御回路９５は，第２のトランジスタ３２を導通する時間を徐々に長くするため，図１１の符号Ｘ１１２に示すように，第２の駆動パルスＶｎのハイレベルのパルス数をスロットＳ２〜Ｓ４に対応して増やす。
最初のハイレベルのパルス数を０とする理由を説明する。負荷装置４１の負荷が大きい場合には，負荷装置４１がＬＰＦ４０のキャパシタＣｏに蓄えられた電荷を十分に引き抜いて出力電圧Ｖｏを大きく低下させることができるので，第２のトランジスタ３２を導通してこの電荷をグランドＧＮＤに引き抜かなくてもよい場合があるからである。しかし，負荷装置４１の動作により負荷装置４１の負荷が小さくなることがあり，その結果，第２のトランジスタ３２を導通させないと出力電圧Ｖｏが十分に低下しなくなることがある。そこで，前述したように，比較信号Ｖｃｏｍｐのローレベルが継続するにしたがって，第２のトランジスタ３２の導通時間を徐々に長くしている。
なお，最初のハイレベルのパルス数を０としたのは一例でありパルス数を１，２などの少ない数にしてもよい。また，図１１の例では，第２の周期Ｔ２の後半部分においてハイレベルのパルス数を徐々に増やしているが，前半部分においてハイレベルのパルス数を徐々に増やしてもよい。
ここでは，比較信号Ｖｃｏｍｐがローレベルになった時，最初の第２の周期Ｔ２のスロットＳ１での第２トランジスタ３２を導通するパルスの時間を最小値に設定し，その後，比較信号Ｖｃｏｍｐのローレベルが継続するにしたがって，各スロットＳ２〜Ｓ４での第２のトランジスタ３２を導通する時間を徐々に長くしている。その結果，第２のトランジスタ３２が導通してキャパシタＣｏの電荷を無駄にグランドＧＮＤに廃棄してしまうことを防止できる。
［第５の実施形態（１）］
ところで，第３の実施形態で説明したように駆動パルスを生成した場合，比較信号Ｖｃｏｍｐが，ローレベルからハイレベルに切り替わり複数の第２の周期Ｔ２の間ハイレベルを維持しその後このハイレベルからローレベルに切り替わる変化を複数回繰り返すことがある。以下の説明では，この変化を周期的変化と呼び，この複数の第２の周期Ｔ２を第３の周期Ｔ３と呼ぶ。
図１２は，周期的変化の繰り返しを説明する図で，上から順に，図８で説明したスロットＳ，比較信号Ｖｃｏｍｐの波形を示す。
図７，図８で説明したように，第１のスロットカウンタ７４が，第２の周期Ｔ２の数を１カウントすると（スロットＳ１），第１の駆動パルス制御回路７５は，第１のＰＤＭ回路７１が出力する第１の駆動パルスＶｐのローレベルのパルス数を第１の数に制御する（図８の符号Ｘ８４参照）。その後，第１のスロットカウンタ７４が２，３，４とカウントすると（スロットＳ２〜Ｓ４），第１の駆動パルス制御回路７５は，第１のトランジスタ３１を導通する時間を徐々に長くしている（図８の符号Ｘ８５参照）。
第１の駆動パルス制御回路７５がこのような第１の駆動パルスＶｐの制御を実行すると，図１２の符号Ｘ１２１に示すように，比較信号Ｖｃｏｍｐが，周期的変化を繰り返すことがある。図１２の例では，周期的変化を４回繰り返している。このような周期的変化が生じる理由を以下に説明する。比較信号Ｖｃｏｍｐがハイレベルになった時の最初のスロットＳ１に対応する第１の駆動パルスＶｐの導通時間が不十分であり，第３の周期Ｔ３内において第１の駆動パルスＶｐの第１のトランジスタ３１を導通させるパルス幅（導通時間）が適切な長さに制御されるまでの時間が長すぎる。その結果，出力信号Ｖｏのレベルが上昇するのに時間がかかり，このような周期的変化が生じる。
そこで，このように比較信号Ｖｃｏｍｐが前述した変化を複数回繰り返した場合は，以後，第１の駆動パルス制御回路７５は，下記の制御を実行する。すなわち，第１の駆動パルス制御回路７５は，比較信号Ｖｃｏｍｐがハイレベルになった後の最初の第２の周期Ｔ２での第１の駆動パルスＶｐの第１のトランジスタ３１を導通する時間（以下，初期時間と略記する）をスロットＳ１に対応する第１の駆動パルスＶｐの導通時間よりも長くする。複数回としては例えば“４”回とする。
図１２の例で説明すると，符号Ｘ１２１では，初期時間は，図８で説明したスロットＳ１に対応する第１の駆動パルスＶｐにおけるローレベルの時間（第１のトランジスタ３１の導通時間）であった。しかし，前述したように，この初期時間から徐々にローレベルの時間を長くしても出力信号Ｖｏのレベルが上昇するのに時間がかかる。そこで，第１の駆動パルス制御回路７５は，符号Ｘ１２２に示すように，初期時間を図８で説明したスロットＳ４に対応する第１の駆動パルスＶｐにおけるローレベル時間に設定し，第１のトランジスタ３１を導通する時間を長くしている。
このような制御により，比較信号Ｖｃｏｍｐがハイレベルに切り替わった時，出力信号Ｖｏのレベルが即座に上昇し，入力信号Ｉｎのレベルよりもフィードバック信号ＦＢのレベルが高くなる。その結果，符号Ｘ１２３に示すように，比較信号Ｖｃｏｍｐがハイレベルからローレベルに即座に切り替わる。
このような制御を行うため，第１の駆動パルス制御回路７５は，周期的変化を繰り返している間において，比較信号Ｖｃｏｍｐがハイレベルの状態を維持している間に第１のスロットカウンタ７４から出力される第２の周期Ｔ２の数のカウント結果の最大値を順次ホールドする。図１２の例では，カウント結果の最大値は“４”であり，第１の駆動パルス制御回路７５は，カウント結果の最大値“４”を４つホールドする。そして，順次ホールドしたカウント結果の個数が例えば前記した複数回であり，順次ホールドしたカウント結果の値が例えば全て４以上である場合，以後，第１の駆動パルス制御回路７５は，第１の駆動パルスＶｐをスロットＳ４に対応する第１の駆動パルスＶｐにおけるローレベルのパルス数およびローレベルのパルス幅に制御する。
なお，第１のスロットカウンタ７４から出力される第２の周期Ｔ２の数のカウント結果に対応する第２の周期Ｔ２において，比較信号Ｖｃｏｍｐのレベルがハイレベルからローレベルに切り替わると（第１のＰＤＭ回路７１から出力される第１の駆動パルスＶｐのレベルが継続してハイレベル状態になる），“カウント結果−１”を最大値と見なす。図１２の例では，カウント結果“５”（スロットＳ５）に対応する第２の周期Ｔ２において，比較信号Ｖｃｏｍｐのレベルがハイレベルからローレベルに切り替わっているので，“５−１”＝“４”をカウント結果の最大値としている。
［第５の実施形態（２）］
第４の実施形態で説明したように駆動パルスを生成した場合も，比較信号Ｖｃｏｍｐが，ハイレベルからローレベルに切り替わり複数の第２の周期Ｔ２の間ローレベルを維持しその後このローレベルからハイレベルに切り替わる変化を複数回繰り返すことがある。以下の説明では，この変化を周期的変化と呼び，この複数の第２の周期Ｔ２を第３の周期Ｔ３と呼ぶ。
図１３は，周期的変化の繰り返しを説明する図で，上から順に，図１０，図１１で説明したスロットＳ，比較信号Ｖｃｏｍｐの波形を示す。
図９，図１０，図１１で説明したように，第２のスロットカウンタ９４が，第２の周期Ｔ２の数を１カウントすると（スロットＳ１），第２の駆動パルス制御回路９５は，第２のＰＤＭ回路９２が出力する第２の駆動パルスＶｎのハイレベルのパルス数を第２の数または第３の数に制御する（図１０の符号Ｘ１０４，図１１の符号Ｘ１１１参照）。その後，第２のスロットカウンタ９４が２，３，４とカウントすると（スロットＳ２〜Ｓ４），第２の駆動パルス制御回路９５は，第２のトランジスタ３２を導通する時間を徐々に長くしている（図１０の符号Ｘ１０５，図１１の符号Ｘ１１２参照）。
第２の駆動パルス制御回路９５がこのような第２の駆動パルスＶｎの制御を実行すると，図１３の符号Ｘ１３１に示すように，比較信号Ｖｃｏｍｐが，周期的変化を繰り返すことがある。図１３の例では，周期的変化を４回繰り返している。このような周期的変化が生じる理由は，前述したように，比較信号Ｖｃｏｍｐがローレベルになった時の最初のスロットＳ１に対応する第２の駆動パルスＶｎの導通時間が不十分であり，第３の周期Ｔ３内において第２の駆動パルスＶｎの第２のトランジスタ３２を導通させるパルス幅（導通時間）が適切な長さに制御されるまでの時間が長すぎるからである。その結果，出力信号Ｖｏのレベルが下降するのに時間がかかり，このような周期的変化が生じる。
そこで，このように比較信号Ｖｃｏｍｐが前述した変化を複数回繰り返した場合は，以後，第２の駆動パルス制御回路９５は，下記の制御を実行する。すなわち，第２の駆動パルス制御回路９５は，比較信号Ｖｃｏｍｐがローレベルになった後の最初の第２の周期Ｔ２での第２の駆動パルスＶｎの第２のトランジスタ３２を導通する時間（以下，初期時間と略記する）をスロットＳ１に対応する第２の駆動パルスＶｎの導通時間よりも長くする。複数回としては例えば“４”回とする。
図１３の例で説明すると，符号Ｘ１３１では，初期時間は，図１０または図１１で説明したスロットＳ１に対応する第２の駆動パルスＶｎにおけるハイレベルの時間（第２のトランジスタ３２の導通時間）であった。しかし，前述したように，この初期時間から徐々にハイレベルの時間を長くしても出力信号Ｖｏのレベルが下降するのに時間がかかる。そこで，第２の駆動パルス制御回路９５は，符号Ｘ１３２に示すように，初期時間を図１０または図１１で説明したスロットＳ４に対応する第２の駆動パルスＶｎにおけるハイレベル時間に設定し，第２のトランジスタ３２を導通する時間を長くしている。
このような制御により，比較信号Ｖｃｏｍｐがローレベルに切り替わった時，出力信号Ｖｏのレベルが即座に下降し，入力信号Ｉｎのレベルよりもフィードバック信号ＦＢのレベルが低くなる。その結果，符号Ｘ１３３に示すように，比較信号Ｖｃｏｍｐがローレベルからハイレベルに即座に切り替わる。
このような制御を行うため，第２の駆動パルス制御回路９５は，周期的変化を繰り返している間において，比較信号Ｖｃｏｍｐがローレベルの状態を維持している間に第２のスロットカウンタ９４から出力される第２の周期Ｔ２の数のカウント結果の最大値を順次ホールドする。図１３の例では，カウント結果の最大値は“４”であり，第２の駆動パルス制御回路９５は，カウント結果の最大値“４”を４つホールドする。そして，順次ホールドしたカウント結果の個数が例えば前記した複数回であり，順次ホールドしたカウント結果の値が例えば全て４以上である場合，以後，第２の駆動パルス制御回路９５は，第２の駆動パルスＶｎをスロットＳ４に対応する第２の駆動パルスＶｎにおけるハイレベルのパルス数およびハイレベルのパルス幅に制御する。
なお，第２のスロットカウンタ９４から出力される第２の周期Ｔ２の数のカウント結果に対応する第２の周期Ｔ２において，比較信号Ｖｃｏｍｐのレベルがローレベルからハイレベルに切り替わると（第２のＰＤＭ回路９２から出力される第２の駆動パルスＶｎのレベルが継続してローレベル状態になる），“カウント結果−１”を最大値と見なす。図１３の例では，カウント結果“５”（スロットＳ５）に対応する第２の周期Ｔ２において，比較信号Ｖｃｏｍｐのレベルがローレベルからハイレベルに切り替わっているので，“５−１”＝“４”をカウント結果の最大値としている。
第５の実施形態によれば，比較信号が周期的変化を繰り返す場合，駆動パルス生成ユニットは，周期的変化を検知して最適な駆動パルスを生成するので，比較信号のレベル変化に素早く対応できる。
［第６の実施形態］
図１４は，第６の実施形態における駆動パルス生成ユニット１４０を説明する図である。駆動パルス生成ユニット１４０は，図７の駆動パルス生成ユニット７０と図９の駆動パルス生成ユニット９０を組み合わせた駆動パルス生成ユニットである。駆動パルス生成ユニット１４０は，第１のＰＤＭ回路１４１と，第２のＰＤＭ回路１４２と，インバータ１４３と，第１のスロットカウンタ１４４と，第１の駆動パルス制御回路１４５とを有し，これらは，図７の第１のＰＤＭ回路７１と，第２のＰＤＭ回路７２と，インバータ７３と，第１のスロットカウンタ７４と，第１の駆動パルス制御回路７５と同機能である。さらに，第２のスロットカウンタ１４６と，第２の駆動パルス制御回路１４７とを有し，これらは，図９の第２のスロットカウンタ９４と，第２の駆動パルス制御回路９５と同機能である。
第６の実施形態によれば，比較ユニット１０の比較信号Ｖｃｏｍｐのレベルが継続してハイレベルまたはローレベルの状態になっても，比較信号Ｖｃｏｍｐのレベル変化に対する出力信号の応答性を向上することができる。
他にも上記の実施形態で説明した出力スイッチング回路を様々に改良，変更することができることは言うまでもない。例えば，図３の比較器１１の非反転入力端子にフィードバック信号ＦＢを入力し，反転入力端子に入力信号Ｉｎを入力するようにしてもよい。この場合，上記の実施形態で説明した出力スイッチング回路の構成を必要に応じて変更する。例えば，図５の駆動パルス生成ユニット５０において，比較ユニット１０と第２のＰＤＭ回路５２の間に設けられていたインバータ５３を，比較ユニット１０と第１のＰＤＭ回路５１との間に移動させる。
ＬＰＦを有しない装置に上記の実施形態で説明した出力スイッチング回路を適用する場合には，この出力スイッチング回路にＬＰＦを設ければよい。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
高電源に接続された第１のトランジスタと低電源に接続された第２のトランジスタとを有し前記第１，第２のトランジスタの接続ノードを出力端子とするスイッチング回路と，
前記出力端子の出力信号をローパスフィルタを介してフィードバックしたフィードバック信号と，入力信号とを比較し，比較信号を生成する比較ユニットと，
前記比較信号に応じて前記第１，第２のトランジスタを駆動する第１，第２の駆動パルスを生成する駆動パルス生成ユニットとを有する出力スイッチング回路。
（付記２）
付記１において，
前記比較ユニットは，
前記フィードバック信号と前記入力信号とを比較する比較器と，
前記比較器の出力を基準クロックでサンプリングし第１または第２のレベルを有するサンプリング信号を生成するサンプリング回路と，
第１の周期毎に前記サンプリング信号の第１または第２のレベルのパルス幅に応じて，前記第１または第２のレベルを有し前記第１の周期のパルス幅を有する前記比較信号を生成する比較信号生成回路とを有する出力スイッチング回路。
（付記３）
付記１または２において，
前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも高いことを示す第１のレベルの間，当該比較信号をパルス密度変調した前記第１の駆動パルスを生成する出力スイッチング回路。
（付記４）
付記１または２において，
前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも低いことを示す第２のレベルの間，当該比較信号をパルス密度変調した前記第２の駆動パルスを生成する出力スイッチング回路。
（付記５）
付記１または２において，
前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも高いことを示す第１のレベルの間，前記第１の周期よりも高周波のパルス列を有する前記第１の駆動パルスを生成する出力スイッチング回路。
（付記６）
付記１または２において，
前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも低いことを示す第２のレベルの間，前記第１の周期よりも高周波のパルス列を有する前記第２の駆動パルスを生成する出力スイッチング回路。
（付記７）
付記５において，
前記駆動パルス生成ユニットは，前記比較信号が前記第１のレベルの間，前記第１の周期よりも短い第２の周期毎に前記第１の駆動パルスにおける前記第１のトランジスタを導通する時間を徐々に長くする出力スイッチング回路。
（付記８）
付記７において，
前記駆動パルス生成ユニットは，前記比較信号が前記第１のレベルになった時，最初の前記第２の周期における前記第１の駆動パルスの前記第１のトランジスタの導通パルス数を第１の数に制御し，その後，前記第２の周期毎に前記第１の駆動パルスの前記第１のトランジスタの非導通パルスを前記導通パルスに徐々に置換することにより前記第１のトランジスタの導通パルス幅を徐々に長くする出力スイッチング回路。
（付記９）
付記８において，前記駆動パルス生成ユニットは，前記第２の周期の後半部分において，前記第１のトランジスタの導通パルス幅を徐々に長くする出力スイッチング回路。
（付記１０）
付記７において，
前記駆動パルス生成ユニットは，前記比較信号が，前記第２のレベルから前記第１のレベルに切り替わり複数の前記第２の周期の間前記第１のレベルを維持しその後前記第１のレベルから前記第２のレベルに切り替わる変化を複数回繰り返すと，最初の前記第２の周期における前記第１の駆動パルスの前記第１のトランジスタを導通する時間をより長くする出力スイッチング回路。
（付記１１）
付記６において，
前記駆動パルス生成ユニットは，前記比較信号が前記第２のレベルの間，前記第１の周期よりも短い第２の周期毎に前記第２の駆動パルスにおける前記第２のトランジスタを導通する時間を徐々に長くする出力スイッチング回路。
（付記１２）
付記１１において，
前記駆動パルス生成ユニットは，前記比較信号が前記第２のレベルになった時，最初の前記第２の周期における前記第２の駆動パルスの前記第２のトランジスタの導通パルス数を第２の数に制御し，その後，前記第２の周期毎に前記第２の駆動パルスの前記第２のトランジスタの非導通パルスを前記導通パルスに徐々に置換することにより前記第２のトランジスタの導通パルス幅を徐々に長くする出力スイッチング回路。
（付記１３）
付記１２において，前記駆動パルス生成ユニットは，前記第２の周期の後半部分において，前記第２のトランジスタの導通パルス幅を徐々に長くする出力スイッチング回路。
（付記１４）
付記１１において，
前記駆動パルス生成ユニットは，前記比較信号が前記第２のレベルになった時，前記第２の周期毎に前記第２の駆動パルスの前記第２のトランジスタの導通パルス数を徐々に増やす出力スイッチング回路。
（付記１５）
付記１４において，前記駆動パルス生成ユニットは，前記第２の周期の後半部分において，前記第２のトランジスタの導通パルス数を徐々に増やす出力スイッチング回路。
（付記１６）
付記１１において，
前記駆動パルス生成ユニットは，前記比較信号が，前記第１のレベルから前記第２のレベルに切り替わり複数の前記第２の周期の間前記第２のレベルを維持しその後前記第２のレベルから前記第１のレベルに切り替わる変化を複数回繰り返すと，最初の前記第２の周期における前記第２の駆動パルスの前記第２のトランジスタを導通する時間をより長くする出力スイッチング回路。
１…出力スイッチング回路：
１０…比較ユニット：
１１…比較器：
１２…サンプリング回路：
１３…比較信号生成回路：
２０，５０，７０，９０，１４０…駆動パルス生成ユニット：
３０…スイッチング回路：
３１…第１のトランジスタ：
３２…第２のトランジスタ：
３３…出力端子：
４０…ＬＰＦ：
４１…負荷装置：
５１，７１，９１，１４１…第１のＰＤＭ回路：
５２，７２，９２，１４２…第２のＰＤＭ回路：
５３，７３，９３，１１３，１４３…インバータ：
７４，１４４…第１のスロットカウンタ：
７５，１４５…第１の駆動パルス制御回路：
９４，１４６…第２のスロットカウンタ：
９５，１４７…第２の駆動パルス制御回路：

Claims (10)

  1. 高電源に接続された第１のトランジスタと低電源に接続された第２のトランジスタとを有し前記第１，第２のトランジスタの接続ノードを出力端子とするスイッチング回路と，
    前記出力端子の出力信号をローパスフィルタを介してフィードバックしたフィードバック信号と，入力信号とを比較し，比較信号を生成する比較ユニットと，
    前記比較信号に応じて前記第１，第２のトランジスタを駆動する第１，第２の駆動パルスを生成する駆動パルス生成ユニットとを有する出力スイッチング回路。
  2. 請求項１において，
    前記比較ユニットは，
    前記フィードバック信号と前記入力信号とを比較する比較器と，
    前記比較器の出力を基準クロックでサンプリングし第１または第２のレベルを有するサンプリング信号を生成するサンプリング回路と，
    第１の周期毎に前記サンプリング信号の第１または第２のレベルのパルス幅に応じて，前記第１または第２のレベルを有し前記第１の周期のパルス幅を有する前記比較信号を生成する比較信号生成回路とを有する出力スイッチング回路。
  3. 請求項１または２において，
    前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも高いことを示す第１のレベルの間，前記第１の周期よりも高周波のパルス列を有する前記第１の駆動パルスを生成する出力スイッチング回路。
  4. 請求項１または２において，
    前記駆動パルス生成ユニットは，前記比較信号が前記入力信号の電圧が前記フィードバック信号の電圧よりも低いことを示す第２のレベルの間，前記第１の周期よりも高周波のパルス列を有する前記第２の駆動パルスを生成する出力スイッチング回路。
  5. 請求項３において，
    前記駆動パルス生成ユニットは，前記比較信号が前記第１のレベルの間，前記第１の周期よりも短い第２の周期毎に前記第１の駆動パルスにおける前記第１のトランジスタを導通する時間を徐々に長くする出力スイッチング回路。
  6. 請求項５において，
    前記駆動パルス生成ユニットは，前記比較信号が前記第１のレベルになった時，最初の前記第２の周期における前記第１の駆動パルスの前記第１のトランジスタの導通パルス数を第１の数に制御し，その後，前記第２の周期毎に前記第１の駆動パルスの前記第１のトランジスタの非導通パルスを前記導通パルスに徐々に置換することにより前記第１のトランジスタの導通パルス幅を徐々に長くする出力スイッチング回路。
  7. 請求項５において，
    前記駆動パルス生成ユニットは，前記比較信号が，前記第２のレベルから前記第１のレベルに切り替わり複数の前記第２の周期の間前記第１のレベルを維持しその後前記第１のレベルから前記第２のレベルに切り替わる変化を複数回繰り返すと，最初の前記第２の周期における前記第１の駆動パルスの前記第１のトランジスタを導通する時間をより長くする出力スイッチング回路。
  8. 請求項４において，
    前記駆動パルス生成ユニットは，前記比較信号が前記第２のレベルの間，前記第１の周期よりも短い第２の周期毎に前記第２の駆動パルスにおける前記第２のトランジスタを導通する時間を徐々に長くする出力スイッチング回路。
  9. 請求項８において，
    前記駆動パルス生成ユニットは，前記比較信号が前記第２のレベルになった時，最初の前記第２の周期における前記第２の駆動パルスの前記第２のトランジスタの導通パルス数を第２の数に制御し，その後，前記第２の周期毎に前記第２の駆動パルスの前記第２のトランジスタの非導通パルスを前記導通パルスに徐々に置換することにより前記第２のトランジスタの導通パルス幅を徐々に長くする，または，前記比較信号が前記第２のレベルになった時，前記第２の周期毎に前記第２の駆動パルスの前記第２のトランジスタの導通パルス数を徐々に増やす出力スイッチング回路。
  10. 請求項８において，
    前記駆動パルス生成ユニットは，前記比較信号が，前記第１のレベルから前記第２のレベルに切り替わり複数の前記第２の周期の間前記第２のレベルを維持しその後前記第２のレベルから前記第１のレベルに切り替わる変化を複数回繰り返すと，最初の前記第２の周期における前記第２の駆動パルスの前記第２のトランジスタを導通する時間をより長くする出力スイッチング回路。
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