CN102386901B - 输出开关电路 - Google Patents

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Abstract

本发明公开了输出开关电路，该输出开关电路包括：开关电路，其具有连接到高压电源的第一晶体管、连接到低压电源的第二晶体管以及在第一和第二晶体管之间的连接节点处的输出端子；比较单元，其比较输入信号和经由低通滤波器通过反馈输出端子的输出信号而获得的反馈信号，以便生成比较信号；和驱动脉冲发生单元，其根据比较信号生成用于驱动第一晶体管的第一驱动脉冲和用于驱动第二晶体管的第二驱动脉冲。

Description

输出开关电路
技术领域
本实施例涉及输出开关电路(output switching circuit)。
背景技术
已知其中通过晶体管的开关操作来控制输出电压的输出开关电路。
输出开关电路例如具有PWM发生器和开关电路，PWM发生器执行对输入模拟信号的脉宽调制(PWM)并且生成PWM信号，开关电路基于PWM信号通过开关操作来控制输出电压。
PWM发生器具有三角波发生电路和比较器，并且通过比较器比较输入模拟信号的电压和三角波发生电路生成的三角波的电压。当输入模拟信号的电压高于或低于三角波时，生成高电平(H电平)或低电平(L电平)的PWM信号。例如在日本早期专利公开No.2007-67554中讨论了具有这种输出开关电路的D类放大器。
随着电子设备数字化的发展，对于输出开关电路中模拟电路的规模缩减的需求已经增长。特别是，希望缩减模拟电路的规模以便在一个芯片中组合模拟电路和数字电路。
此外，输出开关电路中安装的三角波发生电路通常是自激振荡的模拟振荡电路。因此，难以抑制生产扩散(spread)造成的三角波发生电路之间的振荡频率中的扩散。因此，在输出开关电路的大规模生产中不能预期到高成品率。
发明内容
本发明的目的是提供一种输出开关电路，其中尽可能地缩减模拟电路的规模。
根据实施例的一个方面，一种输出开关电路包括
开关电路，其具有连接到高压电源的第一晶体管、连接到低压电源的第二晶体管以及在第一和第二晶体管之间的连接节点处的输出端子；
比较单元，其对输入信号和经由低通滤波器通过反馈输出端子的输出信号而获得的反馈信号进行比较，以便生成比较信号；和
驱动脉冲发生单元，其根据比较信号生成用于驱动第一晶体管的第一驱动脉冲和用于驱动第二晶体管的第二驱动脉冲。
附图说明
图1示出了第一实施例的输出开关电路。
图2是示出图1中所示的输出开关电路1的操作的信号波形图。
图3示出了图1中所示的比较单元10。
图4是示出图3中所示的比较单元10的操作的信号波形图。
图5示出了第二实施例的驱动脉冲发生单元。
图6是示出图5中所示的驱动脉冲发生单元50的操作的信号波形图。
图7示出了第三实施例的驱动脉冲发生单元70。
图8是示出图7中所示的驱动脉冲发生单元70的操作的信号波形图。
图9示出了根据第四实施例的驱动脉冲发生单元90。
图10是示出图9中所示的驱动脉冲发生单元90的信号波形图。
图11是示出在每一个第二周期T2中在第二驱动脉冲Vn中逐渐地增大第二晶体管32的导通时间所进行的另一种控制的信号波形图。
图12是示出第五实施例中的比较信号的周期性重复的图形；
图13是示出第五实施例中的比较信号的周期性重复的另一个图形；
图14示出了根据第六实施例的驱动脉冲发生单元140。
具体实施方式
第一实施例(1)
图1示出了第一实施例的输出开关电路。输出开关电路1具有比较下述反馈信号FB和输入信号In的比较电路10，根据从比较单元10输出的比较信号Vcomp生成驱动脉冲Vp、Vn的驱动脉冲发生单元20，以及基于从驱动脉冲发生单元20输出的驱动脉冲Vp、Vn进行操作的开关电路30。
比较单元10比较通过从开关电路30的输出端子33输出的信号Vo经由LPF 40的反馈(返回)而获得的反馈信号FB和输入信号In，生成比较信号Vcomp，并且向驱动脉冲发生单元20输出比较信号。
驱动脉冲发生单元20根据从比较单元10输出的比较信号Vcomp生成用于驱动开关电路30的第一晶体管31的第一驱动脉冲Vp和用于驱动开关电路30的第二晶体管32的第二驱动脉冲Vn。此外，驱动脉冲发生单元20向第一晶体管31的栅极输出第一驱动脉冲Vp，并且向第二晶体管32的栅极输出第二驱动脉冲Vn。
开关电路30具有基于第一驱动脉冲Vp而采取导通状态和非导通状态的第一晶体管31以及基于第二驱动脉冲Vn而采取导通状态和非导通状态的第二晶体管32。第一晶体管31的源极连接到高压电源的电源电压Vdd，并且第二晶体管32的源极连接到低压电源的地GND。第一晶体管31的漏极和第二晶体管32的漏极相互连接。而且，输出端子33位于第一晶体管31和第二晶体管32之间的连接节点处。输出端子33连接到LPF(低通滤波器)40。
第一晶体管31例如是PMOS晶体管，并且第二晶体管32例如是NMOS晶体管。下面的说明基于第一晶体管31是PMOS晶体管并且第二晶体管32是NMOS晶体管的假设。
LPF 40例如具有电感器Lo(线圈)和电容器Co，并且是移除开关电路30的输出端子33的信号Vo中包含的谐波分量的平滑电路。该平滑电路对输出信号Vo进行平滑并且将产生的信号输出到负载装置41。负载装置41例如是扬声器或集成电路。LPF 40还将平滑后的信号反馈到比较单元10。
图2是示出图1中所示的输出开关电路1的操作的信号波形图。这里，以描述的顺序从上面开始示出基准时钟RCLK的信号波形、比较信号Vcomp的波形、第一驱动脉冲Vp和第二驱动脉冲Vn。
下面将参考图2说明图1中所示的输出开关电路1。
当输入信号In的电压高于反馈信号FB的电压时，比较单元10输出具有第一电平的比较信号Vcomp，表示输入信号In的电压高于反馈信号FB的电压，如图2中的标号X21所指示。该第一电平是高电平(1)。
当比较单元10输出高电平比较信号Vcomp时，驱动脉冲发生单元20与基准时钟RCLK同步地向第一晶体管31的栅极输出具有第二电平的第一驱动脉冲Vp，如图2中的标号X22所指示。同时，与基准时钟RCLK同步地向第二晶体管32的栅极输出具有第二电平的第二驱动脉冲Vn，如图2中的标号X23所指示。第二电平是低电平(0)。
第一晶体管31被第一驱动脉冲Vp设置为导通状态，而第二晶体管32被第二驱动脉冲Vn设置为非导通状态。因此，对应于电源电压Vdd的高电平信号从开关电路30的输出端子33输出。LPF 40对高电平信号进行平滑，并且平滑后的信号被输出到负载装置41和比较单元10。
利用开关单元30的上述操作，当输入信号In的电压低于反馈信号FB的电压时，比较单元10输出具有第二电平的比较信号Vcomp，表示输入信号In的电压低于反馈信号FB的电压，如图2中的标号X24所指示。如上所述，第二电平是低电平(0)。
当比较单元10输出低电平比较信号Vcomp时，驱动脉冲发生单元20与基准时钟RCLK同步地向第一晶体管31的栅极输出高电平的第一驱动脉冲Vp，如图2中的标号X25所指示。同时，驱动脉冲发生单元20与基准时钟RCLK同步地向第二晶体管32的栅极输出高电平的第二驱动脉冲Vn，如图2中的标号X26所指示。
第一晶体管31被第一驱动脉冲Vp设置为非导通状态，而第二晶体管32被第二驱动脉冲Vn设置为导通状态。因此，对应于地GND的低电平信号从开关电路30的输出端子33输出。LPF 40对低电平信号进行平滑，并且平滑后的信号被输出到负载装置41和比较单元10。
第一实施例中说明的输出开关电路的驱动脉冲发生单元基于反馈信号和输入信号的比较结果生成开关电路的驱动脉冲。因此，可以尽可能地缩减模拟电路的规模。并且可以去掉容易受生产扩散影响的三角波发生电路。因此，可在输出开关电路的大规模生产中实现高成品率。
第一实施例(2)
图3示出了图1中所示的比较单元10。比较单元10具有比较反馈信号FB的电压和输入信号In的电压的比较器11，对比较器11的输出信号进行采样的采样电路12，和基于采样电路12的输出信号生成比较信号Vcomp的比较信号发生电路13。
图4是示出图3中所示的比较单元10的操作的信号波形图。这里，以描述的顺序从上面开始示出基准时钟RCLK的信号波形、比较器11的输出信号Van1的波形、采样电路12的采样信号Vsmp的波形以及比较信号发生电路13的比较信号Vcomp的波形。
下面将参考图4说明图3中所示的比较单元10。
在比较器11中，输入信号In输入到同相输入端子(+端子)，并且反馈信号FB输入到反相输入端子(-端子)。当输入信号In的电压高于反馈信号FB的电压时，比较器11输出高电平信号，并且当输入信号In的电压低于反馈信号FB的电压时，比较器11输出低电平信号。
在当混合有噪声的反馈信号FB的电压和也混合有噪声的输入信号In的电压被比较时这两个电压之间的电平差较小的情况下，比较器11的输出电压Van1的电平调和地(harmonically)从高电平改变为低电平并且从低电平改变为高电平(所谓的信号电平的振抖(fluttering))，如图4中的标号X41所示。因为反馈信号FB和输入信号In之间的电压电平差较小并且噪声与这两种信号混合(如上所述)，所以输出电压Van1没有准确地反映出反馈信号FB和输入信号In之间的电压电平差。因此，当比较单元10直接输出比较器11的输出信号Van1作为比较信号Vcomp时，驱动脉冲发生单元20不会生成适当的驱动脉冲。因此，在比较器11的末级处设置采样电路12。
采样电路12以基准时钟RCLK对比较器11的输出信号Van1采样并且生成采样信号Vsmp。更具体地，采样电路12在基准时钟RCLK的上升定时处锁存比较器11的输出信号Van1，如图4中的标号X42所示，并且生成图4中所示的采样信号Vsmp。
然而，即使这样生成了采样信号Vsmp，但是在比较器11的输出信号Van1中包括高频变动的情况下，这些变动出现在采样信号Vsmp中，如图4中的标号X43所示。因此，在采样电路12的末级处设置比较信号发生电路13。
根据采样信号Vsmp在每个第一周期T1的高电平或低电平脉冲宽度，比较信号发生电路13生成具有高电平或低电平并且具有第一周期T1的脉冲宽度(相比于用于采样的基准时钟RCLK来说足够长)的比较信号Vcomp。
更具体地，比较信号发生电路13对与采样信号Vsmp的第一周期T1内的高电平脉冲宽度相对应的基准时钟RCLK的时钟数目(以下被简称为“高电平时钟数目”)和与低电平脉冲宽度相对应的基准时钟RCLK的时钟数目(以下被简称为“低电平时钟数目”)进行比较。然后，将具有更大时钟数目的信号电平采用为第一周期T1中的比较信号Vcomp的电平。例如，在图4中的标号X44所表示的第一周期T1中，标号X45表示的范围内的时钟数目对应于高电平时钟数目，并且标号X46表示的范围内的时钟数目对应于低电平时钟数目。在第一周期T1中，高电平时钟数目大于低电平时钟数目，因此比较信号发生电路13在第一周期T1中生成高电平的比较信号Vcomp。在下一个第一周期T1中，情况相反。
因为比较单元以上述方式生成比较信号，所以即使在输出信号振抖时也可以生成准确地反映出反馈信号和输入信号之间的电压电平差的适当的比较信号。
此外，因为仅仅将比较器用作为模拟电路，所以可大大缩减模拟电路的规模。因此，可大大缩减电路的表面积，可抑制生产过程中的扩散，并且便利了电路设计。因此，可减少生产成本和设计成本。另外，可以容易地在一个芯片中形成模拟电路和数字电路。
第二实施例
图5示出了第二实施例的驱动脉冲发生单元。驱动脉冲发生单元50具有第一PDM电路51和第二PDM电路52，第一PDM电路51基于比较单元10输出的比较信号Vcomp生成第一驱动脉冲Vp，并且第二PDM电路52基于经反相器53反相的比较信号Vcomp生成第二驱动脉冲Vn。
当输入到第一PDM电路51的信号(比较信号Vcomp)是高电平信号时，第一PDM电路51生成通过基于基准时钟RCLK对该高电平输入信号进行脉冲密度调制(PDM)而获得的第一驱动脉冲Vp，并且将生成的第一驱动脉冲输出到开关电路30的第一晶体管31。第一驱动脉冲Vp具有频率高于第一周期T1的频率的脉冲序列。换言之，第一驱动脉冲Vp在比较信号Vcomp处于高电平的区间内的脉冲成为与基准时钟RCLK相同的脉冲序列。此外，在所输入的信号处于低电平的区间内，第一PDM电路51向第一晶体管31输出高电平的第一驱动脉冲Vp。
当输入到第二PDM电路52的信号(反相后的比较信号Vcomp)是高电平信号时，以与第一PDM电路51中相同的方式，第二PDM电路52生成通过基于基准时钟RCLK对该高电平输入信号进行脉冲密度调制而获得的第二驱动脉冲Vn，并且将生成的第二驱动脉冲输出到开关电路30的第二晶体管32。第二驱动脉冲Vn具有频率高于第一周期T1的频率的脉冲序列。换言之，第二驱动脉冲Vn在比较信号Vcomp处于低电平的区间内的脉冲成为与基准时钟RCLK相同的脉冲序列。此外，在所输入信号处于低电平时，第二PDM电路52向第二晶体管32输出低电平的第二驱动脉冲Vn。
图6是示出图5中所示的驱动脉冲发生单元50的操作的信号波形图。这里，以描述的顺序从上面开始示出基准时钟RCLK的信号波形、比较信号Vcomp的波形、第一驱动脉冲Vp、第二驱动脉冲Vn以及开关电路30的输出电压(输出信号)Vo。
下面将参考图6说明图5中所示的驱动脉冲发生单元50。
当比较信号Vcomp处于高电平时，如图6中的标号X61所示，第一PDM电路51生成图6中的标号X62所示的具有高频脉冲序列的第一驱动脉冲Vp。该第一驱动脉冲Vp是基准时钟RCLK的脉冲。
当比较信号Vcomp处于高电平时，第二PDM电路52生成图6中的标号X63所示的低电平第二驱动脉冲Vn。至于第二PDM电路52的输入信号的电平，由反相器53将高电平的比较信号Vcomp反相为低电平。
开关电路30的第一晶体管31被第一驱动脉冲Vp在导通状态和非导通状态之间高速地重复切换。相比之下，第二晶体管32被第二驱动脉冲Vn切换到非导通状态。因此，开关电路30的输出电压Vo逐渐升高，如图6中所示的标号X64所示。
当输出电压Vo升高时，反馈信号FB的电压变得高于输入信号In的电压。因此，比较单元10输出图6中的标号X65所示的低电平比较信号Vcomp。
当比较信号Vcomp处于低电平时，第一PDM电路51生成图6中的标号X66所示的高电平的第一驱动脉冲Vp。相比之下，当比较信号Vcomp处于低电平时，第二PDM电路52生成图6中的标号X67所示的具有高频脉冲序列的第二驱动脉冲Vn。第二驱动脉冲Vn是基准时钟RCLK的脉冲。
第一驱动脉冲Vp将开关电路30的第一晶体管31切换到非导通状态，而第二驱动脉冲Vn高速重复地将第二晶体管32切换到导通状态和非导通状态。因此，开关电路30的输出电压Vo逐渐降低，如图6中的标号X68所示。
当输出电压Vo降低时，反馈信号FB的电压变得低于输入信号In的电压。因此，比较单元10输出高电平比较信号Vcomp。上面描述了随后的处理，并且在这里省略了对其的说明。
使用第二实施例，可以使得对开关电路的输出电压(输出信号)进行平滑的LPF小型化。将通过使用式(1)来说明其原因。
[式1]
fc = 1 2 π LC
式(1)表示了当将初级LC滤波器用作为LPF时，LPF的截止频率(fc)、“L”(自电感)和“C”(电容器的电容)之间的关系。
如上所述，开关电路是由高频驱动脉冲进行驱动控制的，并且输出例如图6中所示的输出信号Vo。与低频脉冲相比，高频脉冲不包括低谐波分量。因此，与由低频驱动脉冲进行驱动控制的开关电路的输出信号相比，由高频驱动脉冲进行驱动控制的开关电路的输出信号不包括低谐波分量。因此，对由高频驱动脉冲生成的输出信号进行平滑的LPF不必对低谐波分量进行截止。因此，可增大LPF的截止频率。在可增大LPF的截止频率的情况下，降低了“L”和“C”，如等式(1)所示，并且因此可使LPF小型化。
此外，因为开关电路是由高频驱动脉冲进行驱动控制的，可增大在晶体管的非导通状态和导通状态之间改变的速率。因此，恒定时间区间内输出电压的调整循环(adjustment cycle)的数目增大，即，分辨率增大并且因此LPF的输出信号的失真减小。此外，因为晶体管没有维持在导通状态中，并且高速地重复非导通状态和导通状态，所以开关电路的输出电压不会突然升高或降低。因此，防止了LPF的输出信号的上冲和下冲。另外，因为第一晶体管和第二晶体管不同时处于导通状态，所以在开关电路中不会有直通电流流动。
第三实施例
假设例如将第二实施例中说明的输出开关电路用作为DC-DC变换器的情况。在该情况下，输出开关电路的输入信号In的电压电平是恒定的。此外，在负载装置的某个所希望的电力(负载)处，从比较单元10输出的比较信号Vcomp的电平是连续的，高电平的状态被维持，并且输出电压Vo未被控制为最优值。在第三实施例中，说明了当从比较单元10输出的比较信号Vcomp的电平是连续的并且高电平状态被维持时执行的驱动脉冲发生处理。
图7示出了第三实施例的驱动脉冲发生单元70。驱动脉冲发生单元70具有第一PDM电路71、第二PDM电路72、反相器73、对短于第一周期T1的第二周期T2的数目进行计数的第一时隙(slot)计数器74和控制第一驱动脉冲Vp的数目的第一驱动脉冲控制电路75。
图8是示出图7中所示的驱动脉冲发生单元70的操作的信号波形图。这里，以描述的顺序从上面开始示出基准时钟RCLK的信号波形、比较信号Vcomp的波形、第一驱动脉冲Vp和第二驱动脉冲Vn。
下面将参考图8说明图7中所示的驱动脉冲发生单元。第一PDM电路71和第二PDM电路72的功能类似于图5中所示的第一PDM电路51和第二PDM电路52，并且反相器73的功能类似于图5中所示的反相器53。因此，省略了对这些组件的说明。
当输入到第一时隙计数器74的信号(比较信号Vcomp)处于高电平时，第一时隙计数器74基于基准时钟RCLK对第二周期T2的数目进行计数。
在图8中所示的示例中，当比较信号Vcomp处于高电平时(第一时隙计数器74的输入信号处于高电平)，如标号X81所示，第一时隙计数器74对与基准时钟RCLK的八个周期相对应的第二周期T2的数目进行计数，如标号X82所示。第一时隙计数器74将计数结果输出到第一驱动脉冲控制电路75。在图8中所示的示例中，当比较信号Vcomp处于高电平时，第一时隙计数器74将第二周期T2的数目计数为1到4。当比较信号Vcomp处于低电平时，计数结果被重置。参考图8，如标号X83所示，在第五个计数处，比较信号Vcomp呈现为低电平，并且计数结果被重置。在下面的说明中，对于每一个第二周期T2将按照图中从左侧开始的顺序将第一驱动脉冲Vp中的时隙称作为S1到S5，并且这些时隙对应于计数1到5，如图8中所示。在图8中，将基准时钟RCLK的八个周期采用为第二周期T2，但是不限于八个周期。
当比较信号Vcomp处于高电平时，第一驱动脉冲控制电路75在用于每一个第二周期T2的第一驱动脉冲Vp中逐渐增大第一晶体管31的导通时间。例如，当比较信号Vcomp呈现高电平时，第一驱动脉冲控制电路75将初始的第二周期T2中的第一驱动脉冲Vp的导通脉冲的数目控制为第一数目。然后，第一驱动脉冲控制电路75对于每一个第二周期T2逐渐用导通脉冲取代第一驱动脉冲Vp中第一晶体管31的非导通脉冲，由此逐渐增大导通脉冲的宽度。导通脉冲对应于将第一晶体管31切换到导通状态的低电平脉冲，并且非导通脉冲对应于将第一晶体管31切换到非导通状态的高电平脉冲。
更具体地，当第一时隙计数器74计数了一个第二周期T2(时隙S1)时，第一驱动脉冲控制电路75将由第一PDM电路71输出的第一驱动脉冲Vp中的低电平脉冲的数目控制为8个，如图8中的标号X84所示。然后，当第一时隙计数器74计数了2、3和4个第二周期T2(时隙2到4)时，第一驱动脉冲控制电路75逐渐地用低电平脉冲取代第一PDM电路71输出的第一驱动脉冲Vp的高电平脉冲，如图8中的标号X85所示，以便逐渐增大第一晶体管31的导通时间。以该方式，第一驱动脉冲控制电路75与时隙S2到S4相对应地逐渐降低高电平脉冲的数目，并且逐渐地增大低电平脉冲宽度(第一晶体管31的导通脉冲宽度)。
下面将说明第一晶体管31为导通的时间区间的这种延长的原因。当长时间维持比较信号Vcomp的高电平状态时，负载装置41的负载较高，并且第一晶体管31的导通时间明显不足。因此，可通过逐渐增大第一晶体管31的导通时间，将输出电压Vo的电平控制为更加适合于高负载的电平。
在上面的示例中，低电平脉冲的初始数目为8，但是脉冲的数目可小于8，即例如为7或6。此外，在图8中所示的示例中，在第二周期T2的第二半时(second half)中逐渐扩大低电平脉冲宽度，但是也可在第一半时中逐渐扩大低电平脉冲宽度。
根据第三实施例，可以执行如下的电压控制：通过在比较信号维持在高电平状态的情况下增大第一晶体管的导通时间，使得输出信号电平的升高量被增大并且快速适应于比较信号的电平变化。因此，可改进输出信号对比较信号的电平变化的响应性。
第四实施例(1)
在第四实施例中，说明了当比较单元10的比较信号Vcomp的电平维持在低电平状态时执行的驱动脉冲生成处理。
图9示出了根据第四实施例的驱动脉冲发生单元90。驱动脉冲发生单元90具有第一PDM电路91、第二PDM电路92、反相器93、对第二周期T2的数目进行计数的第二时隙计数器94以及控制第二驱动脉冲Vn的数目的第二驱动脉冲控制电路95。
图10是示出图9中所示的驱动脉冲发生单元90的信号波形图。这里，以描述的顺序从上面开始示出基准时钟RCLK的信号波形、比较信号Vcomp的波形、第一驱动脉冲Vp和第二驱动脉冲Vn。
下面将参考图10说明图9中所示的驱动脉冲发生单元。第一PDM电路91和第二PDM电路92的功能类似于图5中所示的第一PDM电路51和第二PDM电路52，并且反相器93的功能类似于图5中所示的反相器53。因此，省略了对这些组件的说明。
第二时隙计数器94的功能类似于图7中所示的第一时隙计数器74的功能，并且当输入到第二时隙计数器94的信号处于高电平时(比较信号Vcomp处于低电平)，第二时隙计数器94基于基准时钟RCLK对第二周期T2的数目进行计数。
在图10中所示的示例中，当比较信号Vcomp处于低电平时(第二时隙计数器94的输入信号处于高电平)，如标号X101所示，第二时隙计数器94对与基准时钟RCLK的八个周期相对应的第二周期T2的数目进行计数，如标号X102所示。第二时隙计数器94将计数结果输出到第二驱动脉冲控制电路95。在图10中所示的示例中，当比较信号Vcomp处于低电平时，第二时隙计数器94将第二周期T2的数目计数为1到4。当比较信号Vcomp处于高电平时，计数结果被重置。参考图10，如标号X103所示，在第五个计数处，比较信号Vcomp呈现为高电平，并且计数结果被重置。在下面的说明中，对于每一个第二周期T2将按照图中从左侧开始的顺序将第二驱动脉冲Vn中的时隙称作为S1到S5，并且这些时隙对应于计数1到5，如图10中所示。在图10中，将基准时钟RCLK的八个周期采用为第二周期T2，但是不限于八个周期。
当比较信号Vcomp处于低电平时，第二驱动脉冲控制电路95在用于每一个第二周期T2的第二驱动脉冲Vn中逐渐增大第二晶体管32的导通时间。例如，当比较信号Vcomp呈现低电平时，第二驱动脉冲控制电路95将初始的第二周期T2中的第二驱动脉冲Vn的导通脉冲的数目控制为第二数目。然后，第二驱动脉冲控制电路95对于每一个第二周期T2逐渐用导通脉冲取代第二驱动脉冲Vn中第二晶体管32的非导通脉冲，由此逐渐增大导通脉冲的宽度。导通脉冲对应于将第二晶体管32切换到导通状态的高电平脉冲，并且非导通脉冲对应于将第二晶体管32切换到非导通状态的低电平脉冲。
更具体地，当第二时隙计数器94计数了一个第二周期T2(时隙S1)时，第二驱动脉冲控制电路95将由第二PDM电路92输出的第二驱动脉冲Vn中的高电平脉冲的数目控制为8个，如图10中的标号X104所示。然后，当第二时隙计数器94计数了2、3和4个第二周期T2(时隙S2到S4)时，第二驱动脉冲控制电路95逐渐地用高电平脉冲取代第二PDM电路92输出的第二驱动脉冲Vn的低电平脉冲，如图10中的标号X105所示，以便逐渐增大第二晶体管32的导通时间。以该方式，第二驱动脉冲控制电路95与时隙S2到S4相对应地逐渐降低低电平脉冲的数目，并且逐渐地增大高电平脉冲宽度(第二晶体管32的导通脉冲宽度)。
下面将说明第二晶体管32为导通的时间区间的这种延长的原因。当长时间维持比较信号Vcomp的低电平状态时，负载装置41的负载较低，LPF 40的电容器Co中累积的电荷不被完全地牵引出来到达地GND和负载装置41，并且输出电压Vo的降低量较小。因此，第二晶体管32的导通时间看起来是不够的。因此，可通过逐渐增大第二晶体管32的导通时间，将输出电压Vo的电平控制为更加适合于低负载的电平。
在上面的示例中，低电平脉冲的初始数目为8，但是脉冲的数目可小于8，即例如为7或6。此外，在图10中所示的示例中，在第二周期T2的第二半时中逐渐扩大高电平脉冲宽度，但是也可在第一半时中逐渐扩大高电平脉冲宽度。
第四实施例(2)
图11是示出在每一个第二周期T2中在第二驱动脉冲Vn中逐渐地增大第二晶体管32的导通时间所进行的另一种控制的信号波形图，该图形对应于图10中所示的信号波形图。
当比较信号Vcomp呈现低电平时，第二驱动脉冲控制电路95将在初始第二周期T2中第二驱动脉冲Vn中的第二晶体管32的导通脉冲的数目例如控制为0。然后，第二驱动脉冲控制电路95逐渐增大在每一个第二周期T2中第二驱动脉冲Vn的导通脉冲的数目。导通脉冲对应于高电平的脉冲。
更具体地，当第二时隙计数器94计数了一个第二周期T2(时隙S1)时，第二驱动脉冲控制电路95将由第二PDM电路92输出的第二驱动脉冲Vn中的高电平脉冲的数目控制为0个，如图11中的标号X111所示。然后，当第二时隙计数器94计数了2、3和4个第二周期T2(时隙S2到S4)时，第二驱动脉冲控制电路95与时隙S2到S4相对应地逐渐增大第二驱动脉冲Vn中的高电平脉冲的数目，如图11中的标号X112所示，以便逐渐地增大第二晶体管32的导通时间。
下面将说明将高电平脉冲的初始数目设置为0的原因。当负载装置41的负载较高时，负载装置41充分地将LPF 40的电容器Co中累积的电荷牵引出来，并且输出电压Vo可显著降低。因此，第二晶体管32可能为导通的并且电荷没有被牵引到地GND。然而，负载装置41的负载可通过负载装置41的操作而被减少。结果，在没有使得第二晶体管32导通的情况下，输出电压Vo将不会充分地降低。因此，如上所述，随着比较信号Vcomp的低电平的维持，第二晶体管32的导通时间逐渐增大。
在上面的示例中，高电平脉冲的初始数目为0，但是脉冲的数目也可被设置为较小的数目，例如1和2。此外，在图11中所示的示例中，在第二周期T2的第二半时中逐渐扩大高电平脉冲的数目，但是也可在第一半时中逐渐扩大高电平脉冲的数目。
在该情况下，当比较信号Vcomp呈现低电平时，初始的第二周期T2的时隙S1中第二晶体管32的导通时间被设置为最小值，然后随着比较信号Vcomp的低电平的维持，在时隙S2到S4中第二晶体管32的导通时间逐渐增大。结果，第二晶体管32为导通的，并且可防止电容器Co的电荷被浪费地丢弃到地GND。
第五实施例(1)
在如第三实施例中所述地生成驱动脉冲的情况下，比较信号Vcomp从低电平切换到高电平、在多个第二周期T2内维持在高电平、然后从高电平切换到低电平的变化被重复多次。在下面的说明中，该变化被称为周期性变化，并且多个第二周期T2被称为第三周期T3。
图12是示出这种周期性变化的重复的图形；以描述的顺序从上面开始示出图8中说明的时隙S和比较信号Vcomp的波形。
如图7和图8中所示，当第一时隙计数器74计数了一个第二周期T2(时隙S 1)时，第一驱动脉冲控制电路75将由第一PDM电路71输出的第一驱动脉冲Vp中的低电平脉冲的数目控制为第一数目(由图8中的标号X84所示)。然后，当第一时隙计数器74计数了2、3和4个第二周期T2(时隙S2到S4)时，第一驱动脉冲控制电路75逐渐地增大第一晶体管31的导通时间(参见图8中的标号X85)。
在第一驱动脉冲控制电路75执行对第一驱动脉冲Vp的这种控制的情况下，比较信号Vcomp重复周期性变化，如图12中所示的标号X121所示。在图12中所示的示例中，周期性变化被重复四次。下面说明出现这种周期性变化的原因。与在比较信号Vcomp呈现高电平的定时处的初始时隙S1对应的第一驱动脉冲Vp的导通时间是不够的，并且在第三周期T3内将第一晶体管31的导通脉冲宽度(导通时间)控制为足够值所需的时间太长了。因此，输出信号Vo的电平升高需要一定的时间，并且出现了这种周期性变化。
因此，当比较信号Vcomp多次重复上述变化时(如上所述)，第一驱动脉冲控制电路75之后执行下述的控制。因此，在比较信号Vcomp已呈现为低电平之后，第一驱动脉冲控制电路75在初始的第二周期T2中将第一驱动脉冲Vp中的第一晶体管31的导通时间(以下简单地称作为“初始时间”)增大到超过与时隙S1相对应的第一驱动脉冲Vp的导通时间的值。多次例如为“4”次。
参考图12中所示的示例来说明处理，在标号X121处，初始时间为与图8中说明的时隙S1相对应的第一驱动脉冲Vp中的低电平时间(第一晶体管31的导通时间)。然而，如上所述，即使低电平时间从初始时间逐渐地增大，输出信号Vo的电平升高也需要一定时间。因此，第一驱动脉冲控制电路75将初始时间设置为与图8中说明的时隙S4相对应的第一驱动脉冲Vp中的低电平时间，如标号X122所示，并且增大第一晶体管31的导通时间。
利用这种控制，当比较信号Vcomp切换到高电平时，比较信号Vcomp的电平迅速地升高，并且反馈信号FB的电平变得高于输入信号In的电平。结果，比较信号Vcomp迅速地从高电平切换到低电平，如由标号X123所示。
为了执行这种控制，当周期性变化重复时，第一驱动脉冲控制电路75连续地保存在比较信号Vcomp维持高电平状态的区间内从第一时隙计数器74输出的第二周期T2的数目的计数结果的最大值。在图12中所示的示例中，计数结果的最大值为“4”，并且第一驱动脉冲控制电路75保存了计数结果的四个最大值“4”。已被连续保存的计数结果的数目例如为上述的多次，并且当已被保存的计数结果的全部值例如等于或大于4时，当比较信号Vcomp的电平从低电平切换到高电平时，第一驱动脉冲控制电路75之后将第一驱动脉冲Vp中的低电平脉冲的数目和低电平脉冲宽度控制为与时隙S4相对应的第一驱动脉冲Vp中的低电平脉冲的数目和低电平脉冲宽度。
当比较信号Vcomp的电平在与从第一时隙计数器74输出的第二周期T2的数目的计数结果相对应的第二周期T2中从高电平切换到低电平时(从第一PDM电路71输出的第一驱动脉冲Vp的电平维持为高电平状态)，“计数结果-1”被认为是最大值。在图12中所示的示例中，因为比较信号Vcomp的电平在对应于计数结果“5”的第二周期T2(时隙S5)中从高电平切换到低电平，所以将“5-1”＝“4”采用为计数结果的最大值。
第五实施例(2)
在如第四实施例中所述地生成驱动脉冲的情况下，比较信号Vcomp从低电平切换到高电平、在多个第二周期T2内维持在低电平、然后从低电平切换到高电平的变化也被重复多次。在下面的说明中，该变化被称为周期性变化，并且多个第二周期T2被称为第三周期T3。
图13是示出这种周期性变化的重复的图形；以描述的顺序从上面开始示出图10和图11中说明的时隙S和比较信号Vcomp的波形。
如图9、图10和图11中所示，当第二时隙计数器94计数了一个第二周期T2(时隙S1)时，第二驱动脉冲控制电路95将由第二PDM电路92输出的第二驱动脉冲Vn中的高电平脉冲的数目控制为第二数目或第三数目(图10中的标号X104或图11中的标号X111)。然后，当第二时隙计数器94计数了2、3和4(时隙S2到S4)时，第二驱动脉冲控制电路95逐渐地增大第二晶体管32的导通时间(参见图10中的标号X105和图11中的标号X112)。
在第二驱动脉冲控制电路95执行对第二驱动脉冲Vn的这种控制的情况下，比较信号Vcomp重复周期性变化，如图13中所示的标号X131所示。在图13中所示的示例中，周期性变化被重复四次。下面说明出现这种周期性变化的原因。如上所述，与在比较信号Vcomp呈现低电平的定时处的初始时隙S1相对应的第二驱动脉冲Vn的导通时间是不够的，并且在第三周期T3内将第二晶体管32的导通脉冲宽度(导通时间)控制为足够值所需的时间太长了。因此，输出信号Vo的电平降低需要一定的时间，并且出现了这种周期性变化。
因此，当比较信号Vcomp多次重复上述变化时(如上所述)，第二驱动脉冲控制电路95之后执行下述的控制。因此，在比较信号Vcomp已呈现为低电平之后，第二驱动脉冲控制电路95在初始的第二周期T2中将第二驱动脉冲Vn中第二晶体管32的导通时间(以下简单地称作为“初始时间”)增大到超过与时隙S1相对应的第二驱动脉冲Vn的导通时间的值。多次例如为“4”次。
参考图13中所示的示例来说明处理，在标号X131处，初始时间为与图10或图11中说明的时隙S1相对应的第二驱动脉冲Vn中的高电平时间(第二晶体管32的导通时间)。然而，如上所述，即使高电平时间从初始时间逐渐地增大，输出信号Vo的电平降低也需要一定时间。因此，第二驱动脉冲控制电路95将初始时间设置为与图10或图11中说明的时隙S4对应的第二驱动脉冲Vn中的高电平时间，如标号X132所示，并且增大第二晶体管32的导通时间。
利用这种控制，当比较信号Vcomp切换到低电平时，输出信号Vo的电平迅速地降低，并且反馈信号FB的电平变得低于输入信号In的电平。结果，比较信号Vcomp迅速地从低电平切换到高电平，如由标号X133所示。
为了执行这种控制，当周期性变化重复时，第二驱动脉冲控制电路95连续地保存在比较信号Vcomp维持低电平状态的区间内从第二时隙计数器94输出的第二周期T2的数目的计数结果的最大值。在图13中所示的示例中，计数结果的最大值为“4”，并且第二驱动脉冲控制电路95保存了计数结果的四个最大值“4”。已被连续保存的计数结果的数目例如为上述的多次，并且当已被保存的计数结果的全部值例如等于或大于4时，当比较信号Vcomp的电平从高电平切换到低电平时，第二驱动脉冲控制电路95之后将第二驱动脉冲Vn中的高电平脉冲的数目和高电平脉冲宽度控制为与时隙S4相对应的第二驱动脉冲Vn中的高电平脉冲的数目和高电平脉冲宽度。
当比较信号Vcomp的电平在与从第二时隙计数器94输出的第二周期T2的数目的计数结果相对应的第二周期T2中从低电平切换到高电平时(从第二PDM电路92输出的第二驱动脉冲Vn的电平维持为低电平状态)，“计数结果-1”被认为是最大值。在图13中所示的示例中，因为比较信号Vcomp的电平在对应于计数结果“5”的第二周期T2(时隙S5)中从低电平切换到高电平，所以将“5-1”＝“4”取为计数结果的最大值。
根据第五实施例，当比较信号重复周期性变化时，驱动脉冲发生单元检测周期性变化并且生成最优的驱动脉冲。因此，可以快速地适应于比较信号的电平变化。
第六实施例
图14示出了根据第六实施例的驱动脉冲发生单元140。驱动脉冲发生单元140是通过组合图7中所示的驱动脉冲发生单元70和图9中所示的驱动脉冲发生单元90而获得的驱动脉冲发生单元。驱动脉冲发生单元140具有第一PDM电路141、第二PDM电路142、反相器143、第一时隙计数器144和第一驱动脉冲控制电路145。这些组件的功能类似于图7中所示的第一PDM电路71、第二PDM电路72、反相器73、第一时隙计数器74和第一驱动脉冲控制电路75。驱动脉冲发生单元还具有功能类似于图9中所示的第二时隙计数器94和第二驱动脉冲控制电路95的第二时隙计数器146和第二驱动脉冲控制电路147。
根据第六实施例，即使当比较单元10的比较信号Vcomp的电平维持在高电平或低电平状态时，也可改善输出信号对比较信号Vcomp的电平变化的响应性。
不用说，可不同地修改或改变上述实施例中说明的输出开关电路。例如，反馈信号FB可被输入到图3中所示的比较器11的同相输入端子，并且输入信号In可被输入到反相输入端子。在该情况下，可按需改变上述实施例中说明的输出开关电路的配置。例如，图5中所示的比较单元10和驱动脉冲发生单元50中的第二PDM电路52之间设置的反相器53可被移动到比较单元10和第一PDM电路51之间的位置。
当上述实施例中说明的输出开关电路用于没有LPF的设备中时，可在输出开关电路中设置LPF。
这里列举的所有示例和条件语言旨在用于教育的目的，以帮助读者理解发明者贡献的发明和概念，以便促进技术，并且将被解释为不限于这些被具体列举的示例和条件，说明书中对这些示例的组织也不涉及对本发明的优劣的展示。尽管已详细描述了本发明的实施例，但是应当理解，在不偏离本发明精神和范围的情况下，可对其做出各种改变、替换和变更。

Claims (16)

1.一种输出开关电路，包括：
开关电路，其具有连接到高压电源的第一晶体管、连接到低压电源的第二晶体管以及在所述第一和第二晶体管之间的连接节点处的输出端子；
比较器，其经配置以比较输入信号和通过经由低通滤波器反馈所述输出端子的输出信号而获得的反馈信号；
采样电路，其经配置以根据基准时钟对所述比较器的输出进行采样，以便生成具有第一或第二电平的采样信号；
比较信号发生电路，其经配置以在当比较信号周期中经一段时间后所述采样信号处于所述第一电平比处于所述第二电平持续较长期间时生成具所述第一电平的所述比较信号，或在当比较信号周期中经一段时间后所述采样信号处于所述第一电平比处于所述第二电平持续较短期间时生成具所述第二电平的所述比较信号；和
驱动脉冲发生单元，其经配置以根据所述比较信号生成驱动所述第一晶体管的第一驱动脉冲和驱动所述第二晶体管的第二驱动脉冲。
2.根据权利要求1所述的输出开关电路，其中
所述反馈信号是通过经由所述低通滤波器的电感器反馈所述输出端子的输出信号而获得。
3.根据权利要求1所述的输出开关电路，其中
当所述比较信号处于表示所述输入信号的电压高于所述反馈信号的电压的第一电平时，所述驱动脉冲发生单元经配置以脉冲密度调制该比较信号以生成第一驱动脉冲。
4.根据权利要求1所述的输出开关电路，其中
当所述比较信号处于表示所述输入信号的电压低于所述反馈信号的电压的第二电平时，所述驱动脉冲发生单元经配置以脉冲密度调制该比较信号以生成第二驱动脉冲。
5.根据权利要求1所述的输出开关电路，其中
当所述比较信号处于表示所述输入信号的电压高于所述反馈信号的电压的所述第一电平时，所述驱动脉冲发生单元经配置以生成第一驱动脉冲，该第一驱动脉冲具有频率高于所述比较信号周期的频率的脉冲序列。
6.根据权利要求1所述的输出开关电路，其中
当所述比较信号处于表示所述输入信号的电压低于所述反馈信号的电压的所述第二电平时，所述驱动脉冲发生单元经配置以生成第二驱动脉冲，该第二驱动脉冲具有频率高于所述比较信号周期的频率的脉冲序列。
7.根据权利要求5所述的输出开关电路，其中
当所述比较信号处于所述第一电平时，所述驱动脉冲发生单元经配置以对于短于第一周期的每一个第二周期，在所述第一驱动脉冲中增大所述第一晶体管导通的时间。
8.根据权利要求7所述的输出开关电路，其中
当所述比较信号处于所述第一电平时，所述驱动脉冲发生单元经配置以在所述第二周期中将所述第一驱动脉冲的一些导通脉冲控制为第一数目，并且用所述导通脉冲取代所述第一驱动脉冲的非导通脉冲，以增大所述第一驱动脉冲的导通脉冲宽度。
9.根据权利要求8所述的输出开关电路，其中
所述驱动脉冲发生单元进一步经配置以在所述第二周期的第二半时中增大所述第一驱动脉冲的导通脉冲宽度。
10.根据权利要求7所述的输出开关电路，其中
当所述比较信号多次重复其中所述比较信号从所述第二电平切换到所述第一电平、在多个所述第二周期内维持在所述第一电平、然后从所述第一电平切换到所述第二电平的变化时，所述驱动脉冲发生单元进一步经配置以在所述第二周期中增大所述第一晶体管导通的时间。
11.根据权利要求6所述的输出开关电路，其中
当所述比较信号处于所述第二电平时，所述驱动脉冲发生单元经配置以在短于第一周期的第二周期时增大所述第二晶体管导通的时间。
12.根据权利要求11所述的输出开关电路，其中
当所述比较信号处于所述第二电平时，所述驱动脉冲发生单元经配置以在所述第二周期中将所述第二驱动脉冲的一些导通脉冲控制为第二数目，并且在所述第二周期中用所述导通脉冲取代所述第二驱动脉冲的非导通脉冲，以增大所述第二晶体管的导通脉冲宽度。
13.根据权利要求12所述的输出开关电路，其中
所述驱动脉冲发生单元进一步经配置以在所述第二周期的第二半时中增大所述第二驱动脉冲的导通脉冲宽度。
14.根据权利要求11所述的输出开关电路，其中
当所述比较信号处于所述第二电平时，所述驱动脉冲发生单元经配置以对于每一个第二周期增大所述第二驱动脉冲的一些导通脉冲的数目。
15.根据权利要求14所述的输出开关电路，其中
所述驱动脉冲发生单元经配置以在所述第二周期的第二半时中增大所述第二驱动脉冲的导通脉冲的数目。
16.根据权利要求11所述的输出开关电路，其中
当所述比较信号多次重复其中所述比较信号从所述第一电平切换到所述第二电平、在多个所述第二周期内维持在所述第二电平、然后从所述第二电平切换到所述第一电平的变化时，所述驱动脉冲发生单元进一步经配置以在第二周期中增大所述第二晶体管导通的时间。
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