CN1257343A - 一种低噪声、低失真的d类放大器 - Google Patents

Abstract

一种低颤动死区时间电路,使用一种RC组合对半桥式电路中的上下两个MOSFET的导通延迟进行调节。此电路在半桥式电路中能将导通延迟的颤动降至最低,并对于两个MOSFET都得到符合一致的导通延迟。这能使噪声和失真降至最低。此电路被设计成和分流调节器一起使用于从供电装置中排除纹波。

Description

一种低噪声、低失真的D类放大器

本发明提供在D类音频放大器中使导通延迟(死区时间)中的颤动和不对称引起的失真减轻的电路和技术。此公开的电路能将噪声降到最低并能保证桥电路中两个MOSFET的导通延迟一致符合。这种符合能将失真降到最低。通过降低颤动，此电路也可改善D类放大器的信号噪声比(SNR)和动态范围。

D类放大器通常有很高的底部噪声。其噪声由脉冲宽度调制器(PWM)的比较器输出端的颤动和与导通延迟时间相关的颤动所引起。在一个D类放大器中，导通延迟是有意加到半桥式电路上以防止FET同时导通的时间。从而，只有超低噪声的比较器被用来产生PWM信号。颤动的第二个来源常被忽略，但它完全是一样重要的。几乎所有的死区时间电路都是以固定的导通延迟来实现。这使得行将关闭的FET能在另一个FET导通之前关闭。死区时间很早就被认为是D类放大器中失真的主要形式。死区时间能建立奇数阶谐波，而上下FET的死区时间的不对称性产生二阶失真。此处公布的电路能保证这一失真来源能减到最低。

本发明通过使用同一个定时电容器和电阻建立每个导通延迟而获得较低的失真。这里通过保证各个FET的导通延迟没有不对称而使失真降到最低。由于导通延迟的颤动是一种重要的噪声来源，这种电路也能实施降低颤动的技术。结果得到一种动态范围为120dB而SNR大于115dB(低于剩余噪声的100μv)的D类放大器。

本发明可以用任何模拟的PWM调制技术、固定的或可变的频率进行工作。由于所有桥式电路的拓扑结构都要求有一定的死区时间，此种电路可以使用在很广种类范围的各种应用中。一种超低噪声的比较器产生PWM信号。则低颤动的死区时间电路(LJDTC)产生一个导通延迟而防止击穿。这些被延迟的逻辑信号驱动输出的MOSFET通过各电平移动器和门驱动器。该桥式电路被连接在高低电压电源总线之间，并且至少有两个相互串联连接的MOSFET。

本发明包括有一种带有一个桥式电路、一个包含有脉冲宽度调制器的低颤动电路、一个耦合在该调制器和一个MOSFET桥式电路之间用于在该桥式电路中控制各个MOSFET的门的驱动电路的D类放大器，其特征在于，该桥式电路包含有相互串联的并被连接到该驱动电路且在高低电压电源之间的高侧和低侧的MOSFET、一个被连接在高低供电线路之间并有时间延迟电路用于使MOSFET中导通的一个延迟的死区时间电路、一个被耦合到延迟时间电路以选择MOSFET中的一个的逻辑电路、和一对用于快速关闭另一个MOSFET的锁存装置。

第一和第二这一对分流调节器调节供给LJDT电路50的电流是有好处的。分流调节器比串联调节器好，因为分流调节比串联调节去除高频纹波要好得多。由于导通延迟通常约为100-200ns，只有供电装置上的高频纹波才会造成颤动。一个电阻器和一个电容器为死区时间电路系统设立定时。在每次PWM转换时，电容器充电直至达到一个预先确定的阈值为止。一个超低噪声比较器检测阈值交叉处。一对锁存装置许可使用该同一个电阻器和电容器去设定上下两个FET的导通延迟。这可以保证使每个FET的导通延迟时间一致符合，并因而使得这一延迟带来的失真降至最低。定时RC滤波器能导致低颤动，因为该电阻器被连接到一个分流调节供电装置而电容器的阴极被连接到接地平面。供电装置上的高频纹波由于分流调节被降到最低，而RC滤波器进一步滤除存在的纹波。结果得到能获得具有极低底部噪声的D类放大器的一种无颤动导通延迟。

本发明也包括一种用于在D类放大器中降低颤动的方法。该方法包括如下步骤：

对用于分别导通各个高低桥式MOSFET的高低供电装置进行分流调节；

对一个信号进行脉冲宽度调制，以产生一个脉冲宽度对应于输入信号幅度的输出脉冲串；

对输出脉冲串进行延迟，使高低MOSFET的导通时间延迟相同的时间量。

现在将参照各附图通过例子对本发明进行说明。各图中：

图1A是现有技术的D类放大器的一种电路示意图；

图1B是现有技术的占空度脉冲宽度调制器的一个部分电路示意图；

图1C是该脉冲宽度调制器的各输入信号和输出信号的波形示意图；

图1D是一个具有分流调节器和低颤动死区时间电路的D类放大器的一个简图；

图1E是表示各个FET如何随一次延迟而导通和关闭的比较定时图形；

图2A是图1的D类放大器的调制器供电装置的简图；

图2B是一种串联调节供电装置，不推荐用于低噪声；

图3A是向源电容有寄生泄漏的电流反射镜(current mirror)的简图；

图3B是一个能提供附加滤波的电阻电容定时电路。

图4是一个低颤动定时电路的简图；

图5是颤动最低的定时电路。

图6是可以用同一个RC建立能将不对称降至最低的两个导通延迟的电路。

D类放大器将一个音频信号转换成高频脉冲。该高频脉冲根据该音频输入信号对输出进行转换。有的D类放大器使用脉冲宽度调制器产生一列宽度随音频信号的幅度变化的调整脉冲。此宽度变化的脉冲在一固定频率对各个功率输出晶体管进行开关转换。其他一些D类放大器依赖于脉冲密度调制器。还有其他一些D类放大器可能依赖于其他类型的脉冲调制器。D类放大器的输出被馈送至一低通滤波器。该低通滤波器将此脉冲变回成一个放大的音频信号。此音频信号再驱动一个或更多的扬声器。这种设计方法产生了一种效率优于90％的也比它的线性的对应型号更为复杂的放大器。

D类放大器要求有一个积分器、一个脉冲宽度调制器、一个门驱动器和电平移动器、和一个输出滤波器。使用恒定频率和占空度调制的半桥式D类放大器(图1A)将各转换功率晶体管的方波输出和音频输入相加而给出负反馈。通常不能在低通滤波器之后取反馈，除非使用一种复杂的补偿网络来处理滤波器带来的相位移动。例如一种两极点滤波器会带来180°的相位移动，因而引起电路发生振荡。

图1A和1B表示D类放大器的一种可能的实现方式。积分器100将输出A的各成分和音频输入B相加，建立一个误差信号E。该误差信号和一个固定频率的三角形波相比较而产生一个脉冲宽度调制(PWM)输出，如图1B中所示。此输出被一低通滤波器滤波，以滤除载波(三角波)并同时重新产生一个放大的音频信号。

该被调制的输出是一个方波，其占空度正比于输入信号。在此半桥式电路中，此输出驱动反相的上下功率开关转换器；该电路总是驱动一个转换器达到饱和而将另一个截止。给定用于制造转换器的技术，方波能使得转换器尽量快地改变状态。快速转换限制了转换器在线性工作范围内耗费的时间，从而提高了效率并降低了热量的产生。转换损耗和导通损耗的总和决定了放大器效率的上限。该电路能滤除电源开关产生的高频方波，只留下被放大的音频信号。此信号然后驱动一个以地为基准的扬声器负载。

参照图1D，这里表示出了D类放大器的电路100。此处画出的除了分流器(shunt)和低颤动死区时间电路50提供的修改外，属于一种通用的电路。电路100有处于±15伏的高低供电干线(rail)。第一个分流调节器30被耦合到高供电干线，而第二个分流调节器32被耦合到低供电干线。分流调节器30、32被一起耦合到地。PWM12被耦合在高低供电干线之间。PWM12的高低侧输出被耦合到低颤动空载定时(LJDT)电路50。该LJDT电路50为高低侧两个驱动器测量同一个死区时间，因此导通的各死区时间都相同。该LJDT50的输出被耦合到电平移动器和门驱动电路30，而门驱动电路30又被耦合到一个包括FET22和24的串联电桥。桥20的输出被耦合到一个包括一个电感器25和一个电容器26的低通滤波器。该低通滤波器的输出驱动一个负载，如扬声器27。如图1E中所示，和PWM信号H与L相比，输出H′与L′有基本上相同的死区时间。

图1E中的LJDTC电路50取决于从电源很好地去除噪声，而达到低颤动的第一步是使用能很好地排除纹波的调制器供电装置。由于死区时间通常约在100-200ns，电源在RF频率的纹波排除很重要。串联通过式调节器是一种不好的选择，因为跨在通过器件上的寄生电容能降低高频端的纹波排除--见图2B。相反，分流调节器是理想的--见图2A。电路100有两个分流调节器30、32，每个带有一个两极低通滤波器。在100khz以上纹波排除高于100dB。图2A表示一种用于该种D类放大器100的调制器12和LJDT50的正负供电装置的典型的实现方法。

选取一个电路对死区时间设置定时。电流反射镜是不好的选择，因为供电装置上的高频波动将引起死区时间的颤动。见图3A。向跨于PMOS上的源电容的寄生泄漏将供电装置上的高频噪声直接耦合到定时电容器。为了获得低颤动的较好的选择是一种电阻电容组合，如图3B。电容器C tim 530的阴极被连接到地平面。其阳极由NMOS510引到负电源处。当NMOS510关闭时，电容器C tim通过电阻R tim充电。R tim和C tim构成一个能排除电源上的任何噪声的低通滤波器。

图4表示一种达到低颤动的可以接受的方法。此电路被集成在一个ASIC上，效果卓著，SNR＞115dB。NMOS510将C tim引到-7v的干线。在每次PWM转换时，NMOS关闭而C tim通过R tim充电，直至此电压达到地电位而超低噪声比较器的输出升高。从510关闭到比较器540的输出升高的时间确定了死区时间。图5表示一个更好的方法。在图4表示的实施例中不能排除-7v电源上的噪声。在图5中，使用另一个分流调节器为比较器建立一个5·1v的基准值。-7v电源上的噪声被完全消除，而+7v的干线上的噪声被滤除得甚至更彻底。

图6表示LJDTC500的一种实际的实现方式，其中只使用一种RC组合为半桥式的高低两个MOSFET建立导通延迟。希望只有一种获得延迟的来源，因为这样能使零部件减到最少，并能保证两个导通延迟都符合一致。这两个延迟的不相符合是产生失真的根源。PWM是来自PWM比较器的信号。当PWM高时，半桥式电路中的上面的FET22(图1)导通。当PWM低时，下面的FET24导通。FET22和24两者决不会同时导通。在一个FET关闭和另一个FET导通之间的死区时间通过引入一个导通延迟而被加上。在正常操作中当信号PWM升高时，下面的FET24立即关闭而上面的FET22在短暂延迟后导通。相反，当信号PWM变低时，上面的FET22立即关闭而下面的FET24在短暂延迟后导通。这样，导通延迟防止了两个FET同时导通。

在图6中，当信号PWM从低转到高时，与门630的输出随之而变。或非门632变低而定时NMOS510关闭。电容器C tim 530通过电阻器R tim充电。同时，PWM复位锁存装置535而下面的FET24关闭。当C tim 530充电到5.1v，比较器533变高。这设定锁存装置534并且上面的FET22导通。两个锁存装置534、535被复位起控制作用。当信号PWM从高转向低时，锁存装置534被复位而上面的FET22关闭。同时，与门631的输出为高，迫使632的输出为低。NMOS510关闭，而电容器C tim 530通过电阻器520充电。当它充电到5.1v时，比较器533的输出变高而锁存装置535被设定将下面的FET24导通。为了使此电路能正常工作，NMOS510必需能够在每个周期中复位电容器C tim 530。

一种使用一个RC组合在半桥式电路中为上下两个MOSFET建立导通延迟的低颤动死区时间电路。此电路能在半桥式电路中将导通延迟的颤动降至最低，并对两个MOSFET得到一致符合的导通延迟。这能使噪声和失真降至最低。此电路设计用于和分流调节器连接以排除供电电路的纹波。

Claims (10)

1.一种D类放大器，带有一个桥式电路、一个包含有脉冲宽度调制器的低颤动电路、一个耦合在该调制器和一个MOSFET桥式电路之间用于在该桥式电路中控制各个MOSFET的门的驱动电路，其特征在于，该桥式电路包含有相互串联的并被连接到驱动电路且在高低电压源之间的高侧和低侧的MOSFET、一个被连接在高低供电干线之间并有时间延迟电路用于使MOSFET中的一个的导通延迟的死区时间电路、一个被耦合到延迟时间电路以选择MOSFET中的一个的逻辑电路、和一对用于快速关闭另一个MOSFET的锁存装置。

2.如权利要求1中所要求的一种D类放大器，其特征在于，用于分别连接到高低供电线路以从所述的供电线路去除纹波的、并且其中的死区时间电路包含有一个超低底部噪声的检测比较器的正的和负的分路电流调节器。

3.如权利要求2中所要求的一种D类放大器，其中的死区时间电路也包含有一个低噪声齐纳二极管，用于为该超低噪声比较器产生一个不同于地的基准电压的分流调节器。

4.如权利要求3中所要求的一种D类放大器，其特征在于，时间延迟电路包含有一个晶体管和一个串联耦合在高低供电干线之间的电阻器和一个耦合在串联连接的晶体管和电阻器与地之间的电容器，其中的低噪声比较器被连接在该时间延迟电路和各锁存装置之间。

5.如权利要求1中所要求的一种D类放大器，其特征在于，各锁存装置有设置和复位输入端，而脉冲宽度调制器的输出端被耦合到两个锁存装置的复位输入端，而死区时间电路的输出端被连接到设置输入端，而第一和第二分流调节器被分别耦合到高低供电装置。

6.一种D类放大器带有一个桥式电路、一个用于设置导通延迟(死区时间)的、包含有被耦合到该放大器的供电装置的分流调节供电装置以从所述的供电装置去除纹波的低颤动电路、一个被连接到该分流调节供电装置和一个定时电容器的电阻，该电容器通过该电阻进行充电、一个在PWM转换之间用于使定时电容器向负供电装置放电的定时MOSFET、一个具有连接到该电阻器和电容器的输入端和连接到两个复位主锁存装置的输出端的超低噪声本底检测比较器、两个复位主锁存装置、一个耦合在PWM的输出端和定时电容器之间，用于在每次PWM转换时对定时电容器进行充电和在MOSFET门驱动信号控制各个MOSFET导通以后对定时电容器进行放电的逻辑电路。

7.如权利要求6中所要求的一种D类放大器，其特征在于，逻辑电路包含有第一和第二与门，两者都被耦合到脉冲宽度调制器的输出端，一个被耦合到一个MOSFET而另一个被耦合到另一个MOSFET，用于检测一个导通的MOSFET，一个或门被耦合到两个与门的输出端以产生一个导通的MOSFET的信号，所述的导通的MOSFET的信号被耦合到定时的MOSFET以控制在定时电容器上的充电。

8.如权利要求7中所要求的一种D类放大器，其特征在于第一和第二锁存装置，每个锁存装置都有它的设置输入端被耦合到定时电路的输出端，而它的复位输入端被耦合到脉冲宽度调制器的输出端，用于在每个脉冲之后进行复位，第一个锁存装置产生一个信号，表示该桥电路的一个MOSFET何时导通，而第二个锁存装置的输出表示该桥电路的另一个MOSFET何时导通。

9.如权利要求8中所要求的一种D类放大器，其特征在于一种低噪声基准源，包含带有一个低噪声齐纳二极管的另一个分流调节器，用于为该超低噪声比较器产生一个不同于地的基准电压。

10.一种用于在D类放大器中降低颤动的方法，包含有以下步骤：

对高低供电装置进行分流调节，以分别导通高低各桥式MOSFET；

对一个信号进行脉冲宽度调制，以产生一个脉冲宽度和输入信号幅度相对应的输出脉冲串；

对该输出脉冲串进行延迟，以将该高低各MOSFET的导通时间延迟同一个时间量。

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