TWI794538B - 展頻時脈產生器、記憶體儲存裝置及訊號產生方法 - Google Patents

展頻時脈產生器、記憶體儲存裝置及訊號產生方法 Download PDF

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Abstract

本發明的範例實施例提供一種展頻時脈產生器，其包括時脈產生電路、阻抗元件及控制電路。所述阻抗元件耦接至所述時脈產生電路的阻抗端。所述控制電路用以提供控制訊號至所述阻抗元件以於所述阻抗端產生第一電壓。所述時脈產生電路用以根據所述第一電壓於所述時脈產生電路的震盪端產生展頻時脈訊號。此外，本發明的範例實施例也提供一種記憶體儲存裝置及訊號產生方法。

Description

展頻時脈產生器、記憶體儲存裝置及訊號產生方法
本發明是有關於一種訊號處理技術，且特別是有關於一種展頻時脈產生器、記憶體儲存裝置及訊號產生方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
展頻(spread spectrum,SS)時脈具有低電磁干擾(Electromagnetic Interference,EMI)等特性。因此，展頻時脈可應用於記憶體儲存裝置等電子裝置中。傳統的展頻時脈產生器皆內建或外接相位鎖定迴路(Phase-locked loops,PLL)電路，以藉由相 位鎖定迴路電路中的特定電路(例如除頻器(frequency divider))來對時脈訊號進行展頻以產生展頻時脈訊號。然而，隨著電子裝置的體積更加縮小，內建或外接相位鎖定迴路電路的展頻時脈產生器在電路布局上較佔空間且電路設計較複雜。
本發明提供一種展頻時脈產生器、記憶體儲存裝置及訊號產生方法，可簡化展頻時脈產生器的設計及/或提升展頻時脈產生器的效能。
本發明的範例實施例提供一種展頻時脈產生器，其包括時脈產生電路、阻抗元件及控制電路。所述阻抗元件耦接至所述時脈產生電路的阻抗端。所述控制電路耦接至所述阻抗元件。所述控制電路用以提供控制訊號至所述阻抗元件以於所述阻抗端產生第一電壓。所述時脈產生電路用以根據所述第一電壓於所述時脈產生電路的震盪端產生展頻時脈訊號。
在本發明的一範例實施例中，所述時脈產生電路包括分壓電路與震盪電路。所述分壓電路位於所述阻抗端並且耦接至所述阻抗元件。所述震盪電路位於所述震盪端並且耦接至所述分壓電路。所述分壓電路用以響應於所述控制訊號而產生所述第一電壓。所述震盪電路用以比較所述第一電壓與所述震盪端的第二電壓以產生所述展頻時脈訊號。
在本發明的一範例實施例中，所述時脈產生電路更包括 充放電電路。所述充放電電路耦接至所述震盪電路並且用以根據所述展頻時脈訊號提供所述第二電壓。
在本發明的一範例實施例中，所述控制電路包括充放電電路、控制邏輯及比較電路。所述控制邏輯耦接至所述充放電電路。所述比較電路耦接至所述控制邏輯。所述比較電路用以將所述控制訊號與多個參考訊號進行比較。所述控制邏輯根據比較結果控制所述充放電電路產生所述控制訊號。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括展頻時脈產生器。所述展頻時脈產生器用以提供控制訊號至阻抗元件以於所述展頻時脈產生器的阻抗端產生第一電壓。所述阻抗元件耦接至所述阻抗端。所述展頻時脈產生器更用以根據所述第一電壓於所述展頻時脈產生器的震盪端產生展頻時脈訊號。
在本發明的一範例實施例中，所述展頻時脈產生器包括分壓電路與震盪電路。所述分壓電路位於所述阻抗端並且耦接至所述阻抗元件。所述震盪電路位於所述震盪端並且耦接至所述分壓電路。所述分壓電路用以響應於所述控制訊號而產生所述第一電壓。所述震盪電路用以比較所述第一電壓與所述震盪端的第二電壓以產生所述展頻時脈訊號。
在本發明的一範例實施例中，所述震盪電路包括比較器與震盪器。所述比較器耦接至所述分壓電路並且用以比較所述第一電壓與所述第二電壓並產生比較訊號。所述震盪器耦接至所述比較器並且用以根據所述比較訊號產生所述展頻時脈訊號。
在本發明的一範例實施例中，所述震盪器更用以根據所述比較訊號調整所述展頻時脈訊號的頻率。
在本發明的一範例實施例中，所述展頻時脈產生器更包括充放電電路。所述充放電電路耦接至所述震盪電路並且用以根據所述展頻時脈訊號提供所述第二電壓。
在本發明的一範例實施例中，所述展頻時脈產生器包括充放電電路、控制邏輯及比較電路。所述控制邏輯耦接至所述充放電電路。所述比較電路耦接至所述控制邏輯。所述比較電路用以將所述控制訊號與多個參考訊號進行比較。所述控制邏輯根據比較結果控制所述充放電電路產生所述控制訊號。
本發明的範例實施例另提供一種訊號產生方法，其用於記憶體儲存裝置。所述訊號產生方法包括：提供控制訊號至阻抗元件以於所述記憶體儲存裝置中的展頻時脈產生器的阻抗端產生第一電壓，其中所述阻抗元件耦接至所述阻抗端；以及根據所述第一電壓於所述展頻時脈產生器的震盪端產生展頻時脈訊號。
在本發明的一範例實施例中，所述展頻時脈產生器不包括相位鎖定迴路電路。
在本發明的一範例實施例中，所述阻抗元件的阻抗值影 響所述展頻時脈訊號的頻率變化範圍。
在本發明的一範例實施例中，所述控制訊號的電壓值影響所述展頻時脈訊號的頻率變化量。
在本發明的一範例實施例中，根據所述第一電壓於所述展頻時脈產生器的所述震盪端產生所述展頻時脈訊號的步驟包括：響應於所述控制訊號而產生所述第一電壓；以及比較所述第一電壓與所述震盪端的第二電壓以產生所述展頻時脈訊號。
在本發明的一範例實施例中，比較所述第一電壓與所述震盪端的所述第二電壓以產生所述展頻時脈訊號的步驟包括：比較所述第一電壓與所述第二電壓並產生比較訊號；以及根據所述比較訊號產生所述展頻時脈訊號。
在本發明的一範例實施例中，所述的訊號產生方法更包括：根據所述比較訊號調整所述展頻時脈訊號的頻率。
在本發明的一範例實施例中，所述的訊號產生方法更包括：根據所述展頻時脈訊號提供所述第二電壓。
在本發明的一範例實施例中，所述控制訊號的電壓在預設電壓範圍內震盪。
在本發明的一範例實施例中，所述的訊號產生方法更包括：將所述控制訊號與多個參考訊號進行比較；以及根據比較結果控制充放電電路產生所述控制訊號。
基於上述，展頻時脈產生器包括一個阻抗元件，其耦接至展頻時脈產生器的阻抗端。在接收到來自控制電路的控制訊號 後，阻抗元件可於展頻時脈產生器的阻抗端產生第一電壓。時脈產生電路可根據所述第一電壓於震盪端產生展頻時脈訊號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:展頻時脈產生器
11:時脈產生電路
12:阻抗元件
13:控制電路
110:阻抗端
120:震盪端
112:分壓電路
122:震盪電路
114、124、411、412:電流源
131、431、432:比較器
132:震盪器
133、41:充放電電路
1331、1332、413、414:開關元件
C:電容
Vb、Vbb:訊號
CS:控制訊號
V0、V1、V2:電壓
CK:展頻時脈訊號
R1、R2、RC:電阻元件
415、51:反向元件
42:控制邏輯
43:比較電路
401:緩衝元件
CS’:訊號
60:記憶體儲存裝置
61:連接介面單元
62:記憶體控制電路單元
63:可複寫式非揮發性記憶體模組
S701:步驟(提供控制訊號至展頻時脈產生器的阻抗元件以於所述展頻時脈產生器的阻抗端產生第一電壓)
S702:步驟(根據第一電壓於展頻時脈產生器的震盪端產生展頻時脈訊號)
圖1是根據本發明的一範例實施例所繪示的展頻時脈產生器的示意圖。
圖2是根據本發明的一範例實施例所繪示的控制訊號之波形的示意圖。
圖3是根據本發明的一範例實施例所繪示的展頻時脈訊號的頻率變化的示意圖。
圖4是根據本發明的一範例實施例所繪示的控制電路的示意圖。
圖5是根據本發明的一範例實施例所繪示的展頻時脈產生器的示意圖。
圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。
圖7是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的展頻時脈產生器的示意圖。請參照圖1，展頻時脈產生器10可用以產生展頻時脈訊號CK。例如，展頻時脈訊號CK的頻率可隨著時間持續變化。展頻時脈產生器10可設置於記憶體儲存裝置或其他類型的電子裝置中。
展頻時脈產生器10包括時脈產生電路11、阻抗元件12及控制電路13。阻抗元件12耦接於控制電路13與時脈產生電路11之間。更具體而言，時脈產生電路11包括阻抗端110與震盪端120。阻抗元件12(直接)耦接至時脈產生電路11的阻抗端110。例如，阻抗元件12可包括一或多個電阻元件RC(及/或電抗元件)以提供一阻抗值。控制電路13可提供控制訊號CS至阻抗元件12以於阻抗端110產生電壓(亦稱為第一電壓)V1。時脈產生電路11可根據電壓V1於震盪端120產生展頻時脈訊號CK。
在一範例實施例中，展頻時脈產生器10可不包括相位鎖定迴路(PLL)電路。因此，所輸出的展頻時脈訊號CK可不經過展頻時脈產生器10內部的PLL電路或類似的校正電路處理。相較於傳統包含PLL電路的展頻時脈產生器，在一範例實施例中，不包含PLL電路的展頻時脈產生器10佔用的電路佈局之面積較小、電路設計的複雜度較低、及/或運作時的耗電量較低。
在一範例實施例中，控制訊號CS為三角波或正弦波等震盪訊號或周期訊號。在一範例實施例中，控制訊號CS的電壓值可影響展頻時脈訊號CK的頻率變化量。例如，在不同時間點，展頻時脈訊號CK的頻率變化量可不同，使得展頻時脈訊號CK可具有不同的頻率。
在一範例實施例中，阻抗元件12的阻抗值可影響展頻時脈訊號CK的頻率變化範圍。亦即，展頻時脈訊號CK的頻率可在一個預設的頻率變化範圍內變化。
圖2是根據本發明的一範例實施例所繪示的控制訊號之波形的示意圖。圖3是根據本發明的一範例實施例所繪示的展頻時脈訊號的頻率變化的示意圖。
請參照圖2與圖3，以三角波為例，在不同時間點，控制訊號CS的電壓值可在由上限電壓VA與下限電壓VB所限定的電壓範圍內震盪。對應於控制訊號CS的電壓變化，展頻時脈訊號CK的頻率可以在上限頻率fA與下限頻率fB所限定的頻率範圍內變化。例如，上限頻率fA與下限頻率fB之間的頻率差值可表示 為df。以時間點T(i)為例，響應於控制訊號CS的電壓值為V(i)，展頻時脈訊號CK的頻率可為f(i)。
在一範例實施例中，阻抗元件12的阻抗值可用以控制頻率差值df。例如，阻抗元件12的阻抗值可負相關於頻率差值df。亦即，若阻抗元件12的阻抗值越小，則展頻時脈訊號CK的頻率可在越大的頻率變化範圍內變化。
在一範例實施例中，時脈產生電路11可包括分壓電路112、震盪電路122、電流源114與電流源124。分壓電路112可位於阻抗端110並耦接至阻抗元件12。震盪電路122可位於震盪端120並耦接至分壓電路112。經由阻抗元件12，分壓電路112可響應於控制訊號SC而產生電壓V1。震盪電路122可接收電壓V1與電壓(亦稱為第二電壓)V2並比較電壓V1與電壓V2以產生展頻時脈訊號CK。須注意的是，電壓V1是產生於阻抗端110，而電壓V2則是產生震盪端120，如圖1所示。
在一範例實施例中，分壓電路112可對流經阻抗元件12的控制訊號CS執行分壓操作以產生電壓(亦稱為初始電壓)V0與V1。例如，分壓電路112可包括阻抗元件R1與R2。阻抗元件R1與R2可提供相同或相似的阻抗值。電壓V1可產生於分壓電路112的輸出端。
在一範例實施例中，震盪電路122可包括比較器131、震盪器132及充放電電路133。比較器131耦接至分壓電路112、震盪器132及充放電電路133。比較器131可接收電壓V1與V2。 比較器131可比較電壓V1與V2並產生比較訊號。此比較訊號可反映電壓V1與V2之間的差異。震盪器132可根據來自比較器131的比較訊號產生展頻時脈訊號CK。例如，震盪器132可包括壓控震盪器或其他類型的震盪器。
在一範例實施例中，震盪器132可根據來自比較器131的比較訊號調整展頻時脈訊號CK的頻率。例如，根據電壓V1與V2之間不同的電壓差，展頻時脈訊號CK可具有不同的頻率。
在一範例實施例中，充放電電路133可根據展頻時脈訊號CK提供電壓V2至比較器131。例如，充放電電路133可包括開關元件1331、開關元件1332及電容C。開關元件1331與開關元件1332可根據展頻時脈訊號CK的頻率而開啟或關閉以分別對電容C進行充電與放電。
在一範例實施例中，控制電路13可包括周期訊號產生器或震盪訊號產生器，以產生包括三角波或正弦波的控制訊號CS。以三角波為例，控制訊號CS的波形可如圖2所示。
圖4是根據本發明的一範例實施例所繪示的控制電路的示意圖。請參照圖4，在一範例實施例中，控制電路13包括充放電電路41、控制邏輯42及比較電路43。控制邏輯42耦接至充放電電路41與比較電路43。控制邏輯42可根據比較電路43的比較結果控制充放電電路41產生訊號CS’。比較電路43可將訊號CS’分別與訊號Vb與Vbb(亦稱為參考訊號)進行比較並將比較結果輸出至控制邏輯42。
在一範例實施例中，充放電電路41可包括電流源411、電流源412、開關元件413、開關元件414及反相元件415。根據來自控制邏輯42的控制電壓，經反相元件415反相的控制電壓可用以控制開關元件413以導通或切斷電流源411，且未經反相的控制電壓可用以控制開關元件414以導通或切斷電流源412。藉此，充放電電路41可輸出訊號CS’。
在一範例實施例中，比較電路43可包括比較器431與432。比較器431可用以比較訊號Vb與CS’並根據比較結果產生輸出。比較器432可用以比較訊號Vbb與CS’並根據比較結果產生輸出。在一範例實施例中，根據訊號Vb與CS’的比較結果，控制邏輯42可將訊號CS’的電壓控制於小於訊號Vb的電壓。例如，訊號Vb的電壓可相同於圖2的上限電壓VA。在一範例實施例中，根據訊號Vbb與CS’的比較結果，控制邏輯42可將訊號CS’的電壓控制於大於訊號Vbb的電壓。例如，訊號Vbb的電壓可相同於圖2的下限電壓VB。在一範例實施例中，根據訊號CS’分別與Vb與Vbb的比較結果，訊號CS’的電壓值可於一個預設電壓範圍內震盪，如圖2所示。
在一範例實施例中，比較器431與432可分別為施密特觸發器(Schmitt trigger)或具有類似功能的其他類型的比較器。在一範例實施例中，控制電路13還可包括緩衝元件401。訊號CS’可經過緩衝元件401而成為控制訊號CS。
圖5是根據本發明的一範例實施例所繪示的展頻時脈產 生器的示意圖。請參照圖5，相較於圖1的範例實施例，在展頻時脈產生器50中，是以反相元件51來取代展頻時脈產生器10中的震盪器132。在本範例實施例中，比較器131的輸出可作為展頻時脈訊號CK。未經反相的展頻時脈訊號CK可用於控制開關元件1331，且經反相的展頻時脈訊號CK可用於控制開關元件1332，以產生電壓V2。此外，圖5中相同標號的元件可參照圖1的範例實施例之說明，在此不重複贅述。
在一範例實施例中，圖1的展頻時脈產生器10或圖5的展頻時脈產生器50可設置於一個記憶體儲存裝置或一個記憶體控制電路單元中，以與記憶體儲存裝置或記憶體控制電路單元共同運作。然而，在一範例實施例中，圖1的展頻時脈產生器10或圖5的展頻時脈產生器50亦可設置於其他類型的電子裝置中。
圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖6，記憶體儲存裝置60可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置60或從記憶體儲存裝置60中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置60配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置60包括連接介面單元61、記憶體控制電路單元62及可複寫式非揮發性記憶體模組63。連接介面單元61用於將記憶體儲存裝置60連接至主機系統。在一範例實施例中， 連接介面單元61是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元61亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準或其他適合的標準。連接介面單元61可與記憶體控制電路單元62封裝在一個晶片中，或者連接介面單元61也可以是佈設於一包含記憶體控制電路單元62之晶片外。
記憶體控制電路單元62用以根據主機系統的指令在可複寫式非揮發性記憶體模組63中進行資料的寫入、讀取與抹除等運作。可複寫式非揮發性記憶體模組63是耦接至記憶體控制電路單元62並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組63可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Qual Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組63中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組63中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組63的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，圖6的可複寫式非揮發性記憶體模組63亦稱為快閃記憶體模組。在一範例實施例中，圖6的記憶體控制電路單元62亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖1的展頻時脈產生器10或圖5的展頻時脈產生器50可設置於圖6的連接介面單元61、記憶體控制電路單元62或可複寫式非揮發性記憶體模組63中，以提供裝置運作所需的展頻時脈訊號CK。
須注意的是，圖1、圖4及圖5所繪示的電路結構僅為範例而非用以限制本發明。在另一範例實施例中，圖1、圖4及圖5 所繪示的電路結構中各電子元件之間的耦接關係皆可以視實務需求而調整。在另一範例實施例中，圖1、圖4及圖5所繪示的電路結構中各電子元件亦可以是以具有相同或相似功能的電子元件取代。此外，圖1、圖4及圖5所繪示的電路結構中還可包含其他類型的電子元件以提供其他附加功能，本發明不加以限制。
圖7是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。請參照圖7，在步驟S701中，提供控制訊號至展頻時脈產生器的阻抗元件以於所述展頻時脈產生器的阻抗端產生第一電壓。在步驟S702中，根據第一電壓於展頻時脈產生器的震盪端產生展頻時脈訊號。
然而，圖7中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖7中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖7的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例所提供的展頻時脈不包括PLL電路且可產生穩定的展頻時脈訊號。相較於傳統包含PLL電路的展頻時脈產生器，在一範例實施例中，不包含PLL電路的展頻時脈產生器佔用的電路佈局之面積較小、電路設計的複雜度較低、及/或運作時的耗電量較低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
10:展頻時脈產生器
11:時脈產生電路
12:阻抗元件
13:控制電路
110:阻抗端
120:震盪端
112:分壓電路
122:震盪電路
114、124:電流源
131:比較器
132:震盪器
133:充放電電路
1331、1332:開關元件
C:電容
CS:控制訊號
V0、V1、V2:電壓
CK:展頻時脈訊號
R1、R2、RC:電阻元件

Claims (30)

  1. 一種展頻時脈產生器，包括：一時脈產生電路；一阻抗元件，耦接至該時脈產生電路的一阻抗端；以及一控制電路，耦接至該阻抗元件，其中該控制電路用以提供一控制訊號至該阻抗元件以於該阻抗端產生一第一電壓，並且該時脈產生電路用以根據該第一電壓與一第二電壓之間的一電壓差於該時脈產生電路的一震盪端產生一展頻時脈訊號，其中該第二電壓由該展頻時脈訊號的一反饋產生。
  2. 如申請專利範圍第1項所述的展頻時脈產生器，其中該展頻時脈產生器不包括一相位鎖定迴路電路。
  3. 如申請專利範圍第1項所述的展頻時脈產生器，其中該阻抗元件的一阻抗值影響該展頻時脈訊號的一頻率變化範圍。
  4. 如申請專利範圍第1項所述的展頻時脈產生器，其中該控制訊號的一電壓值影響該展頻時脈訊號的一頻率變化量。
  5. 如申請專利範圍第1項所述的展頻時脈產生器，其中該時脈產生電路包括：一分壓電路，位於該阻抗端並且耦接至該阻抗元件；以及一震盪電路，位於該震盪端並且耦接至該分壓電路，其中該分壓電路用以響應於該控制訊號而產生該第一電壓，並且 該震盪電路用以比較該第一電壓與該第二電壓以產生該展頻時脈訊號。
  6. 如申請專利範圍第5項所述的展頻時脈產生器，其中該震盪電路包括：一比較器，耦接至該分壓電路並且用以比較該第一電壓與該第二電壓並產生一比較訊號；以及一震盪器，耦接至該比較器並且用以根據該比較訊號產生該展頻時脈訊號。
  7. 如申請專利範圍第6項所述的展頻時脈產生器，其中該震盪器更用以根據該比較訊號調整該展頻時脈訊號的一頻率。
  8. 如申請專利範圍第5項所述的展頻時脈產生器，其中該時脈產生電路更包括：一充放電電路，耦接至該震盪電路並且用以根據該展頻時脈訊號提供該第二電壓。
  9. 如申請專利範圍第1項所述的展頻時脈產生器，其中該控制訊號的一電壓在一預設電壓範圍內震盪。
  10. 如申請專利範圍第9項所述的展頻時脈產生器，其中該控制電路包括：一充放電電路；一控制邏輯，耦接至該充放電電路；以及一比較電路，耦接至該控制邏輯，其中該比較電路用以將該控制訊號與多個參考訊號進行比 較，並且該控制邏輯根據一比較結果控制該充放電電路產生該控制訊號。
  11. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括一展頻時脈產生器，該展頻時脈產生器用以提供一控制訊號至一阻抗元件以於該展頻時脈產生器的一阻抗端產生一第一電壓，該阻抗元件耦接至該阻抗端，並且該展頻時脈產生器更用以根據該第一電壓與一第二電壓之間的一電壓差於該展頻時脈產生器的一震盪端產生一展頻時脈訊號，其中該第二電壓由該展頻時脈訊號的一反饋產生。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該展頻時脈產生器不包括一相位鎖定迴路電路。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該阻抗元件的一阻抗值影響該展頻時脈訊號的一頻率變化範圍。
  14. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該控制訊號的一電壓值影響該展頻時脈訊號的一頻率變化量。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該展頻時脈產生器包括：一分壓電路，位於該阻抗端並且耦接至該阻抗元件；以及一震盪電路，位於該震盪端並且耦接至該分壓電路，其中該分壓電路用以響應於該控制訊號而產生該第一電壓，並且該震盪電路用以比較該第一電壓與該第二電壓以產生該展頻時脈訊號。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該震盪電路包括：一比較器，耦接至該分壓電路並且用以比較該第一電壓與該第二電壓並產生一比較訊號；以及一震盪器，耦接至該比較器並且用以根據該比較訊號產生該展頻時脈訊號。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該震盪器更用以根據該比較訊號調整該展頻時脈訊號的一頻率。
  18. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該展頻時脈產生器更包括：一充放電電路，耦接至該震盪電路並且用以根據該展頻時脈訊號提供該第二電壓。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該控制訊號的一電壓在一預設電壓範圍內震盪。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該展頻時脈產生器包括：一充放電電路；一控制邏輯，耦接至該充放電電路；以及一比較電路，耦接至該控制邏輯，其中該比較電路用以將該控制訊號與多個參考訊號進行比較，並且該控制邏輯根據一比較結果控制該充放電電路產生該控制訊號。
  21. 一種訊號產生方法，用於一記憶體儲存裝置，該訊號產生方法包括：提供一控制訊號至一阻抗元件以於該記憶體儲存裝置中的一展頻時脈產生器的一阻抗端產生一第一電壓，其中該阻抗元件耦接至該阻抗端；以及根據該第一電壓與一第二電壓之間的一電壓差於該展頻時脈產生器的一震盪端產生一展頻時脈訊號，其中該第二電壓由該展頻時脈訊號的一反饋產生。
  22. 如申請專利範圍第21項所述的訊號產生方法，其中該展頻時脈產生器不包括一相位鎖定迴路電路。
  23. 如申請專利範圍第21項所述的訊號產生方法，其中該阻抗元件的一阻抗值影響該展頻時脈訊號的一頻率變化範圍。
  24. 如申請專利範圍第21項所述的訊號產生方法，其中該控制訊號的一電壓值影響該展頻時脈訊號的一頻率變化量。
  25. 如申請專利範圍第21項所述的訊號產生方法，其中根據該第一電壓於該展頻時脈產生器的該震盪端產生該展頻時脈訊號的步驟包括：響應於該控制訊號而產生該第一電壓；以及比較該第一電壓與該第二電壓以產生該展頻時脈訊號。
  26. 如申請專利範圍第25項所述的訊號產生方法，其中比較該第一電壓與該震盪端的該第二電壓以產生該展頻時脈訊號的步驟包括：比較該第一電壓與該第二電壓並產生一比較訊號；以及根據該比較訊號產生該展頻時脈訊號。
  27. 如申請專利範圍第26項所述的訊號產生方法，更包括：根據該比較訊號調整該展頻時脈訊號的一頻率。
  28. 如申請專利範圍第25項所述的訊號產生方法，更包括：根據該展頻時脈訊號提供該第二電壓。
  29. 如申請專利範圍第21項所述的訊號產生方法，其中該控制訊號的一電壓在一預設電壓範圍內震盪。
  30. 如申請專利範圍第29項所述的訊號產生方法，更包括：將該控制訊號與多個參考訊號進行比較；以及根據一比較結果控制一充放電電路產生該控制訊號。
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