JP4704887B2

JP4704887B2 - 増幅回路

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Publication number: JP4704887B2
Application number: JP2005315016A
Authority: JP
Inventors: 信行清水
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Priority date: 2005-10-28
Filing date: 2005-10-28
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Description

本発明は、増幅回路に関し、特に全デジタル方式のＤ級電力増幅回路に関する。

従来、デジタル・オーディオ技術では、ＰＣＭ方式で符号化したデジタル・オーディオ・データ（以下、ＰＣＭデータという）をＤ／Ａ変換回路を用いてアナログ信号に変換するのが一般的であった。また、このように生成されたアナログ信号を用いてスピーカを駆動する場合、このアナログ信号を電力増幅器（以下、パワー・アンプという）で電力増幅を行うことが一般的であった。

また、近年では、オーディオ周波数帯域で使用するＤ／Ａ変換回路として、デルタ・シグマ変調（以下、ΔΣ変調という）方式によるものが広く利用されている。さらに、パワー・アンプとしては、Ｂ級出力段構成によるアナログ・アンプが一般的であるが、電力効率が求められる用途ではＤ級出力構成を利用したパワー・アンプ（以下、Ｄ級パワー・アンプという）を使用することが多くなってきている。

このようなＤ級パワー・アンプには、アナログ入力をパルス幅変調（Pulse Width Modulation：以降、ＰＷＭという）された２値データに変換する方式が多く用いられている（例えば以下に示す特許文献１参照）。ただし、ΔΣ変調方式を利用したＤ／Ａ変換回路では、出力信号がパルス幅変調（ＰＷＭ処理）されている場合が多い。以下、このようなＰＷＭ処理された出力信号をＰＷＭ信号という。このＰＷＭ信号をＤ級パワー・アンプの出力段を駆動するための信号（以下、駆動信号という）として利用することで、全デジタル方式のＤ級パワー・アンプを構成することも可能である（例えば以下に示す特許文献２参照）。このような全デジタル方式のＤ級パワー・アンプは、信号処理の途中でアナログ信号を介在させる必要が無いため、回路の簡略化が可能となる。
特開２００４−３１２５９４号公報特開２００５−８６６１１号公報

しかしながら、従来のＤ級パワー・アンプでは、最終的な出力信号であるアナログ信号のオーディオ周波数帯域での振幅が、ΔΣ変調された信号とＤ級出力段に供給される電源電圧ＶＤＤとの積で与えられるため、電源電圧ＶＤＤの変動がアナログ信号に影響してしまうという問題が存在する。

このような問題を解決するためには、電源電圧ＶＤＤの変動を抑える必要がある。そのための電源安定化回路としては、一般的にシリーズレギュレータとスイッチングレギュレータとが考えられる。しかしながら、シリーズレギュレータは、供給電圧と出力電圧との差が電力損失となる。このため、電力効率が低下してしまうという問題を発生させる。また、スイッチングレギュレータは、電力効率は高いが、コイルを使用する必要がある。このため、実装体積及び重量が増大してしまうという問題が存在する。このような理由から、シリーズレギュレータやスイッチングレギュレータなどを用いることは、高い電力効率や実装体積及び重量の低下などが要求される機器、例えば携帯機器には不向きである。

なお、上述した特許文献１には、アナログ方式のＤ級パワー・アンプにおいて、出力信号が電源電圧ＶＤＤの変動に影響されることを防止する技術が開示されている。しかしながら、アナログ方式のＤ級パワー・アンプとデジタル方式のＤ級パワー・アンプとは回路的な構成が異なるため、特許文献１による技術をデジタル方式のＤ級パワー・アンプに適用することは不可能である。

また、上述した特許文献２には、出力信号を所定の参照信号と比較し、その比較結果に応じてＰＣＭデータをフィードバック補正することで、出力信号が電源電圧ＶＤＤの変動に影響されることを防止するための技術が開示されているが。しかしながら、この技術では、ΔΣ変調回路を含む比較的大きな帰還ループを構成する必要があるため、遅延が大きく、安定した動作が実現できにくいという問題が存在する。

そこで本発明は、上記の問題に鑑みてなされたものであり、出力信号が電源電圧ＶＤＤの変動に影響されることを防止すると共に、電力損失と実装体積と重量との増加を抑え且つ安定した動作が可能なデジタル方式の増幅回路を提供することを目的とする。

また、本発明による増幅回路は、所定クロックに基づいて第１データに比例したパルス幅を持つ第１信号を生成する第１パルス幅変調回路と、所定クロックに基づいて第２データに比例したパルス幅を持つ第２信号を生成する第２パルス幅変調回路と、電源電圧に比例する第１電流と第１信号のパルス幅とを乗算した第１値と、電源電圧に依存しない第２電流と第２信号のパルス幅とを乗算した第２値との差を積分した第３値を出力する誤差積分回路と、第３値が第１所定値を上回った場合若しくは第３値が第１所定値より小さい第２所定値を下回った場合、第２データを補正して第１データを生成する補正回路とを有して構成される。

電源電圧に比例する第１電流と第１信号のパルス幅とを乗算した第１値は、第１パルス幅変調回路の後段に設けられた駆動回路（出力ドライバなど）から実際に出力される出力信号の電流量を表している。また、電源電圧に依存しない第２電流と第２信号のパルス幅とを乗算した第２値は、電源電圧の電圧レベルが通常の状態にある際に第１パルス幅変調回路の後段に設けられた駆動回路（出力ドライバなど）から実際に出力される出力信号の電流量を表している。そこで、これら２つの値の差を求め、これを積分した第３値が、ある一定量を超えた若しくは下回った場合、これに基づいて第２データを補正するように構成することで、例えば第１パルス幅変調回路の後段に設けられ、電源電圧に基づいて動作する駆動回路（出力ドライバなど）の出力信号の平均電圧を一定に保つことが可能となる。この結果、出力信号が電源電圧の変動に影響されることを防止することが可能となる。また、本発明では、スイッチングレギュレータやシリーズレギュレータなどを必要としないため、電力損失や実装体積や重量などの増加を抑えることも可能である。さらに、本発明では、ΔΣ変調回路を含む比較的大きな帰還ループを構成する必要がないため、遅延を抑えることができ、これにより、安定した動作を実現することが可能となる。

本発明によれば、出力信号が電源電圧ＶＤＤの変動に影響されることを防止すると共に、電力損失と実装体積と重量との増加を抑え且つ安定した動作が可能なデジタル方式の増幅回路を実現することができる。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。

まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、逆相の関係を持つ２つのＰＷＭ信号に基づいて動作する全デジタル方式のＤ級増幅回路１００（以下、単にアンプ１００という）を例に挙げて説明するが、本発明はこれに限定されず、単一のＰＷＭ信号に基づいて動作する全デジタル方式のＤ級増幅回路であってもよい。

図１は、本実施例によるアンプ１００の構成を示すブロック図である。図２から図４は、アンプ１００における各信号の動作波形図である。なお、図２は電源電圧ＶＤＤが通常の電圧レベルを示す際の動作波形図であり、図３は電源電圧ＶＤＤが通常の電圧レベルよりも高くなった際の動作波形図であり、図４は電源電圧ＶＤＤが通常の電圧レベルよりも低くなった際の動作波形図である。

・全体構成
まず、本実施例によるアンプ１００の全体構成について説明する。図１に示すように、アンプ１００は、タイミング制御回路１１０とオーバサンプル／ΔΣ変調回路１２０とパルス幅変調回路１３０と出力ドライバ１４０との他に、さらに電圧制御発振器（Voltage Controlled Oscillator：以下、ＶＣＯという）１６０とＶＣＯ制御電圧発生回路１７０とＶＣＯ発振制御回路１８０とを有し、出力ドライバ１４０からの出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮを用いてスピーカ１５０を駆動する。

この構成において、タイミング制御回路１１０（第２クロック生成回路）は、外部回路からシステムクロック（第３クロック）を入力し、これを所定の分周比で分周することでｎ＊ｆｓクロック（第２クロック）を生成する。生成されたｎ＊ｆｓクロックは、後述におけるパルス幅変調回路１３０とＶＣＯ発振制御回路１８０とにそれぞれ入力される。なお、ｎ＊ｆｓクロックとは、パルス幅変調回路１３０が出力するＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮの１周期（以下、オーバサンプリング周期という）を規定するための信号である。このｎ＊ｆｓクロックは、後述するように、ＰＷＭクロックの所定周期分以上の周期を持つ。

オーバサンプル／ΔΣ変調回路１２０は、外部回路からＰＣＭデータとシステムクロックとを入力する。また、オーバサンプル／ΔΣ変調回路１２０は、入力されたシステムクロックでＰＣＭデータのサンプリング周波数を上げた後、これをΔΣ変調することで量子化する。これにより、ＰＣＭデータがＰＷＭデータに変換される。これにより生成されたＰＷＭデータは、パルス幅変調回路１３０に入力される。

パルス幅変調回路１３０は、上述したｎ＊ｆｓクロックとＰＷＭデータとの他に、ＶＣＯ１６０の発振信号をＰＷＭクロックとして入力する。なお、ＰＷＭクロックとは、パルス幅変調回路１３０の動作周波数である。パルス幅変調回路１３０は、入力されたＰＷＭクロックとＰＷＭデータとｎ＊ｆｓクロックとに基づいて、ＰＷＭデータに比例したパルス幅（時間幅）を持つＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを所定の周期で生成し、これを後段の出力ドライバ１４０へ出力する。このように、パルス幅変調回路１３０は、ＰＷＭクロックに基づいてＰＷＭデータに比例した時間幅を持つＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを生成する。

出力ドライバ１４０は、後段のスピーカ１５０などを電流駆動するための回路である。この出力ドライバ１４０は、パルス幅変調回路１３０から入力されたＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを電流信号に変換した後、増幅することで、後段のスピーカ１５０を駆動するための駆動信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮを生成する。

また、ＶＣＯ１６０は、上述したように、パルス幅変調回路１３０の動作周波数となるＰＷＭクロック（第１クロック）を生成するための発振手段である。ＶＣＯ１６０は、後述するＶＣＯ制御電圧発生回路１７０から入力された制御電圧に基づいて発振し、これをＰＷＭクロックとしてパルス幅変調回路１３０へ出力する。このように、本実施例では、ｎ＊ｆｓクロックにより規定されるオーバサンプリング周波数と、ＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを生成するためのＰＷＭクロックの周波数とを独立した周波数としている。これにより、システムクロックなど、外部からのクロックに依存せずに、ＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮのパルス幅を変調することが可能となる。

ＶＣＯ制御電圧発生回路１７０は、ＶＣＯ１６０を目的の周波数で発振させるための制御電圧を生成する回路である。ＶＣＯ制御電圧発生回路１７０は、出力ドライバ１４０の動作電力である電源電圧ＶＤＤを入力し、これに基づいて制御電圧を生成する。すなわち、ＶＣＯ制御電圧発生回路１７０は、電源電圧ＶＤＤの電圧レベルに比例した電圧レベルを持つ制御電圧を生成する。したがって、ＶＣＯ１６０から出力されるＰＷＭクロックの周期は、電源電圧ＶＤＤの変動に連動して変動する。例えば、電源電圧ＶＤＤが通常の電圧レベルよりも低い場合、ＶＣＯ制御電圧発生回路１７０は、ＶＣＯ１６０に印加する制御電圧の電圧レベルを低減させることにより、ＶＣＯ１６０の発振周波数を低減させる。これにより、ＶＣＯ１６０から出力されるＰＷＭクロックの周期が長くなる。る。一方、電源電圧ＶＤＤが通常の電圧レベルよりも高い場合、ＶＣＯ制御電圧発生回路１７０は、ＶＣＯ１６０に印加する制御電圧の電圧レベルを増加させることにより、ＶＣＯ１６０の発振周波数を増加させる。これにより、ＶＣＯ１６０から出力されるＰＷＭクロックの周期が短くなる。

このように、ＶＣＯ１６０とＶＣＯ制御電圧発生回路１７０とは、電源電圧ＶＤＤの電圧レベルに依存した周波数のＰＷＭクロックを生成する回路（第１クロック生成回路）として機能する。

ＶＣＯ発振制御回路１８０は、ＶＣＯ１６０のオン／オフを制御するための回路である。ＶＣＯ発振制御回路１８０は、上述したようにタイミング制御回路１１０から出力されたｎ＊ｆｓクロックを入力すると共に、ＶＣＯ１６０から出力されたＰＷＭクロックも入力する。ＶＣＯ発振制御回路１８０は、ｎ＊ｆｓクロックが入力されると、ＶＣＯ１６０に発振を許可するための発振許可信号ＯＳＣＥＮを出力すると共に、図示しないカウンタを用いてＰＷＭクロックをカウントする。その後、ＰＷＭクロックのカウント値が所定数に達すると、ＶＣＯ発振制御回路１８０は、カウンタ値をリセットすると共に、発振許可信号ＯＳＣＥＮの出力を停止する。なお、ＶＣＯ１６０は、オン／オフを制御するための制御端子を有し、発振許可信号ＯＳＣＥＮが入力されている期間のみ、発振するように構成されている。このように、ＶＣＯ発振制御回路１８０は、ｎ＊ｆｓクロックが立ち上がった後、ＰＷＭクロックの所定周期分（本実施例では、後述するように４．５周期分）以上が経過した際、次のｎ＊ｆｓクロックの立ち上がりまでＶＣＯ１６０を停止させる。

・ＰＷＭ信号の平均電圧
次に、本実施例において、パルス幅変調回路１３０から出力されるＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮの１オーバサンプリング周期における平均電圧を説明する。なお、正相側のＰＷＭ信号ＰＷＭＯＵＴＰと負相側のＰＷＭ信号ＰＷＭＯＵＴＮとは、上述したように逆相の関係にあるため、ここでは正相側のＰＷＭ信号ＰＷＭＯＵＴＰについてのみ説明する。

ＰＷＭクロックの周期をｔＣとし、ＰＷＭデータをＤｐｗｍとすると、ＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰは、以下の式１により求めることができる。

したがって、オーバサンプリング周期をｔＣＳとし、電源電圧ＶＤＤの電圧レベルをＶＤＤとすると、ＰＷＭ信号ＰＷＭＯＵＴＰの１オーバサンプリング周期における平均電圧Ｖｏは、以下の式２により求めることができる。

ここで、本実施例では、ｔＣ＝ｋ１／ＶＤＤ（ｋ１は定数）となるように、ＶＣＯ制御電圧発生回路１７０の特性を決める。これにより、上述した式２が以下の式３となり、この結果、平均電圧Ｖｏが電源電圧ＶＤＤの変化に依存しなくなる。

このように、本実施例では、ｔＣ＝ｋ１／ＶＤＤ（ｋ１は定数）となるようにＶＣＯ制御電圧発生回路１７０の特性を決定することで、ＰＷＭ信号ＰＷＭＯＵＴＰの１オーバサンプリング周期における平均電圧Ｖｏを、電源電圧ＶＤＤの変化に依存しなくなるように構成することができる。この結果、出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴＰを安定させることが可能となる。なお、これは、負相側のＰＷＭ信号ＰＷＭＯＵＴＮについても同様であり、これにより、出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴＮを安定させることが可能となる。

・動作
次に、本実施例によるアンプ１００の動作について説明する。なお、以下の説明では、ＰＷＭデータが５値データである場合を例に挙げて説明する。また、パルス幅変調回路１３０において生成されるＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮのパルス幅は、例えばＰＷＭデータが「０」のとき、それぞれＰＷＭクロックの０．５周期分及び４．５周期分とし、ＰＷＭデータが「１」のとき、それぞれＰＷＭクロックの１．５周期分及び３．５周期分とし、ＰＷＭデータが「２」のとき、それぞれＰＷＭクロックの２．５周期分及び２．５周期分とし、ＰＷＭデータが「３」のとき、それぞれＰＷＭクロックの３．５周期分及び１．５周期分とし、ＰＷＭデータが「４」のとき、それぞれＰＷＭクロックの４．５周期分及び０．５周期分とする。この場合、ＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮのパルス幅は、ＰＷＭクロックの４．５周期分以内となる。さらに、本実施例では、上述したように、ＶＣＯ１６０の発振周波数が電源電圧ＶＤＤの電圧レベルに応じて変化する。すなわち、ＰＷＭクロックの１周期分のパルス幅（以下、単にＰＷＭクロックの周期という）ｔＣが電源電圧ＶＤＤの電圧レベルに応じて変化する。そこで、本実施例では、一対のＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを出力するためのオーバサンプリング周期ｔＣＳを、電源電圧ＶＤＤが予測される最大値を取った際のＰＷＭクロックの４．５周期分よりも長い周期に設定する。すなわち、本実施例では、オーバサンプリング周期ｔＣＳが、ＰＷＭクロックの変化に対応するためのマージン（これを余剰期間という）を含んでいる。言い換えれば、タイミング制御回路１１０において生成されるｎ＊ｆｓクロックは、ＰＷＭクロックの所定周期分（本例では４．５周期分）以上の周期を持つように生成される。

・・電源電圧ＶＤＤが通常の電圧レベルである場合の動作
まず、出力ドライバ１４０に供給される電源電圧ＶＤＤが通常の電圧レベルである場合を、図２を用いて説明する。本動作において、ＶＣＯ制御電圧発生回路１７０は、通常の電圧レベルである電源電圧ＶＤＤに基づいた電圧レベルの制御電圧を出力している。この際、ＶＣＯ１６０から出力されるＰＷＭクロックの周期をｔＣ１とする。

ここで、図２に示すように、タイミング制御回路１１０からオーバサンプリング周期の開始を示すｎ＊ｆｓクロックが出力されると、これを入力したＶＣＯ発振制御回路１８０は、ｎ＊ｆｓクロックの立ち上がりエッジで図示しないカウンタをリセットすると共に、発振許可信号ＯＳＣＥＮをＶＣＯ１６０へアサートする。これにより、ＶＣＯ１６０がＶＣＯ制御電圧発生回路１７０から入力された制御電圧、すなわち通常時の電圧レベルを持つ制御電圧に基づいて発振を開始する。ＶＣＯ１６０において発振された信号は、周期がｔＣ１のＰＷＭクロックとして、パルス幅変調回路１３０とＶＣＯ発振制御回路１８０とに入力される。

ＰＷＭクロックが入力されるＶＣＯ発振制御回路１８０は、上述したように、ＰＷＭクロックの入力数を図示しないカウンタにてカウントしている。例えば、ＶＣＯ発振制御回路１８０は、ＰＷＭクロックの立ち下がりエッジでカウンタのカウントを１インクリメントする。また、ＶＣＯ発振制御回路１８０は、１周期のＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを生成するために必要な数のＰＷＭクロックが入力されると、ＶＣＯ１６０にアサートしていた発振許可信号ＯＳＣＥＮをデアサートする。本実施例では、カウンタの値が‘５’に達すると、ＶＣＯ発振制御信号１６０が発振許可信号ＯＳＣＥＮの出力を停止する。これにより、ＶＣＯ１６０における発振が停止される。

このように、本実施例では、オーバサンプリング周期における余剰期間、ＶＣＯ１６０を停止させてＰＷＭクロックの出力を停止させることで、次のオーバサンプリング周期の開始タイミングとＰＷＭクロックの立ち上がりエッジとがずれてしまうという不具合を解消している。

また、ＰＷＭクロックが入力されるパスル幅変調回路１３０には、オーバサンプル／ΔΣ変調回路１２０から出力されたＰＷＭデータも入力される。

ここで、例えばＰＷＭデータが「０」である場合、パルス幅変調回路１３０は、上述したように、正相側のＰＷＭ信号ＰＷＭＯＵＴＰとしてＰＷＭクロックの０．５周期分のパルス幅を持つＰＷＭ信号を出力し、また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮとしてＰＷＭクロックの４．５周期分のパルス幅を持つＰＷＭ信号を出力する。したがって、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ０は、周期ｔＣ１の０．５倍、すなわち０．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ０は、上述した式３から、ＶｏＰ０＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ０は、周期ｔＣ１の４．５倍、すなわち４．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ０は、上述した式３から、ＶｏＮ０＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。

また、例えばＰＷＭデータが「１」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ１は、周期ｔＣ１の１．５倍、すなわち１．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ１は、上述した式３から、ＶｏＰ１＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ１は、周期ｔＣ１の３．５倍、すなわち３．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ１は、上述した式３から、ＶｏＮ１＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。

また、例えばＰＷＭデータが「２」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ２は、周期ｔＣ１の２．５倍、すなわち２．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ２は、上述した式３から、ＶｏＰ２＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ２は、周期ｔＣ１の２．５倍、すなわち２．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ２は、上述した式３から、ＶｏＮ２＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。

さらに、例えばＰＷＭデータが「３」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ３は、周期ｔＣ１の３．５倍、すなわち３．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ３は、上述した式３から、ＶｏＰ３＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ３は、周期ｔＣ１の１．５倍、すなわち１．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ３は、上述した式３から、ＶｏＮ３＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。

さらにまた、例えばＰＷＭデータが「４」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ４は、周期ｔＣ１の４．５倍、すなわち４．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ４は、上述した式３から、ＶｏＰ４＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ４は、周期ｔＣ１の０．５倍、すなわち０．５ｔＣ１となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ４は、上述した式３から、ＶｏＮ４＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。

・・電源電圧ＶＤＤが通常の電圧レベルよりも高い場合の動作
次に、出力ドライバ１４０に供給される電源電圧ＶＤＤが通常の電圧レベルよりも高い場合を、図３を用いて説明する。本動作において、ＶＣＯ制御電圧発生回路１７０は、通常の電圧レベルよりも高い電源電圧ＶＤＤに基づいた電圧レベルの制御電圧を出力している。このため、ＶＣＯ１６０から出力されるＰＷＭクロックの周期は、電源電圧ＶＤＤが通常の電圧レベルである場合よりも短い周期ｔＣ１’（＜ｔＣ１）となる。

ここで、図３に示すように、タイミング制御回路１１０からオーバサンプリング周期の開始を示すｎ＊ｆｓクロックが出力されると、これを入力したＶＣＯ発振制御回路１８０は、ｎ＊ｆｓクロックの立ち上がりエッジで図示しないカウンタをリセットすると共に、発振許可信号ＯＳＣＥＮをＶＣＯ１６０へアサートする。これにより、ＶＣＯ１６０がＶＣＯ制御電圧発生回路１７０から入力された制御電圧、すなわち通常時の電圧レベルよりも高い電圧レベルを持つ制御電圧に基づいて発振を開始する。ＶＣＯ１６０において発振された信号は、周期がｔＣ１’（＜ｔＣ１）のＰＷＭクロックとして、パルス幅変調回路１３０とＶＣＯ発振制御回路１８０とに入力される。

ここで、例えばＰＷＭデータが「０」である場合、パルス幅変調回路１３０は、上述したように、正相側のＰＷＭ信号ＰＷＭＯＵＴＰとしてＰＷＭクロックの０．５周期分のパルス幅を持つＰＷＭ信号を出力し、また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮとしてＰＷＭクロックの４．５周期分のパルス幅を持つＰＷＭ信号を出力する。したがって、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ０’は、周期ｔＣ１’の０．５倍、すなわち０．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ０’は、上述した式３から、ＶｏＰ０’＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ０’は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ０と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ０’は、周期ｔＣ１’の４．５倍、すなわち４．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ０’は、上述した式３から、ＶｏＮ０’＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ０’も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ０と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

また、例えばＰＷＭデータが「１」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ１’は、周期ｔＣ１’の１．５倍、すなわち１．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ１’は、上述した式３から、ＶｏＰ１’＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ１’は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ１と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ１’は、周期ｔＣ１’の３．５倍、すなわち３．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ１’は、上述した式３から、ＶｏＮ１’＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ１’も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ１と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

また、例えばＰＷＭデータが「２」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ２’は、周期ｔＣ１’の２．５倍、すなわち２．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ２’は、上述した式３から、ＶｏＰ２’＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ２’は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ２と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ２’は、周期ｔＣ１’の２．５倍、すなわち２．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ２’は、上述した式３から、ＶｏＮ２’＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ２’も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ２と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

さらに、例えばＰＷＭデータが「３」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ３’は、周期ｔＣ１’の３．５倍、すなわち３．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ３’は、上述した式３から、ＶｏＰ３’＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ３’は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ３と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ３’は、周期ｔＣ１’の１．５倍、すなわち１．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ３は、上述した式３から、ＶｏＮ３’＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ３’も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ３と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

さらにまた、例えばＰＷＭデータが「４」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ４’は、周期ｔＣ１’の４．５倍、すなわち４．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ４’は、上述した式３から、ＶｏＰ４’＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ４’は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ４と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ４’は、周期ｔＣ１’の０．５倍、すなわち０．５ｔＣ１’となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ４’は、上述した式３から、ＶｏＮ４’＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ４’も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ４と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

・・電源電圧ＶＤＤが通常の電圧レベルよりも低い場合の動作
次に、出力ドライバ１４０に供給される電源電圧ＶＤＤが通常の電圧レベルよりも高い場合を、図４を用いて説明する。本動作において、ＶＣＯ制御電圧発生回路１７０は、通常の電圧レベルよりも低い電源電圧ＶＤＤに基づいた電圧レベルの制御電圧を出力している。このため、ＶＣＯ１６０から出力されるＰＷＭクロックの周期は、電源電圧ＶＤＤが通常の電圧レベルである場合よりも長い周期ｔＣ１”（＞ｔＣ１）となる。

ここで、図４に示すように、タイミング制御回路１１０からオーバサンプリング周期の開始を示すｎ＊ｆｓクロックが出力されると、これを入力したＶＣＯ発振制御回路１８０は、ｎ＊ｆｓクロックの立ち上がりエッジで図示しないカウンタをリセットすると共に、発振許可信号ＯＳＣＥＮをＶＣＯ１６０へアサートする。これにより、ＶＣＯ１６０がＶＣＯ制御電圧発生回路１７０から入力された制御電圧、すなわち通常時の電圧レベルよりも低い電圧レベルを持つ制御電圧に基づいて発振を開始する。ＶＣＯ１６０において発振された信号は、周期がｔＣ１”（＞ｔＣ１）のＰＷＭクロックとして、パルス幅変調回路１３０とＶＣＯ発振制御回路１８０とに入力される。

ここで、例えばＰＷＭデータが「０」である場合、パルス幅変調回路１３０は、上述したように、正相側のＰＷＭ信号ＰＷＭＯＵＴＰとしてＰＷＭクロックの０．５周期分のパルス幅を持つＰＷＭ信号を出力し、また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮとしてＰＷＭクロックの４．５周期分のパルス幅を持つＰＷＭ信号を出力する。したがって、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ０”は、周期ｔＣ１”の０．５倍、すなわち０．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ０”は、上述した式３から、ＶｏＰ０”＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ０”は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ０と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ０”は、周期ｔＣ１”の４．５倍、すなわち４．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ０”は、上述した式３から、ＶｏＮ０”＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ０”も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ０と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

また、例えばＰＷＭデータが「１」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ１”は、周期ｔＣ１”の１．５倍、すなわち１．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ１”は、上述した式３から、ＶｏＰ１”＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ１”は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ１と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ１”は、周期ｔＣ１”の３．５倍、すなわち３．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ１”は、上述した式３から、ＶｏＮ１”＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ１”も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ１と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

また、例えばＰＷＭデータが「２」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ２”は、周期ｔＣ１”の２．５倍、すなわち２．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ２”は、上述した式３から、ＶｏＰ２”＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ２”は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ２と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ２”は、周期ｔＣ１”の２．５倍、すなわち２．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ２”は、上述した式３から、ＶｏＮ２”＝ｋ１×（２＋０．５）／ｔＣＳ＝ｋ１×２．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ２”も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ２と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

さらに、例えばＰＷＭデータが「３」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ３”は、周期ｔＣ１”の３．５倍、すなわち３．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ３”は、上述した式３から、ＶｏＰ３”＝ｋ１×（３＋０．５）／ｔＣＳ＝ｋ１×３．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ３”は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ３と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ３”は、周期ｔＣ１”の１．５倍、すなわち１．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ３”は、上述した式３から、ＶｏＮ３”＝ｋ１×（１＋０．５）／ｔＣＳ＝ｋ１×１．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ３”も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ３と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

さらにまた、例えばＰＷＭデータが「４」である場合、正相側のＰＷＭ信号ＰＷＭＯＵＴＰのパルス幅ｔＷＰ４”は、周期ｔＣ１”の４．５倍、すなわち４．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ４”は、上述した式３から、ＶｏＰ４”＝ｋ１×（４＋０．５）／ｔＣＳ＝ｋ１×４．５／ｔＣＳとなる。この値から明らかなように、正相側の出力信号ＡＭＰＯＵＴＰの１オーバサンプリング周期における平均電圧ＶｏＰ４”は、電圧レベルが通常である際に出力される平均電圧ＶｏＰ４と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。また、負相側のＰＷＭ信号ＰＷＭＯＵＴＮのパスル幅ｔＷＮ４”は、周期ｔＣ１”の０．５倍、すなわち０．５ｔＣ１”となる。この結果、出力ドライバ１４０から出力される負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ４”は、上述した式３から、ＶｏＮ４”＝ｋ１×（０＋０．５）／ｔＣＳ＝ｋ１×０．５／ｔＣＳとなる。この値から明らかなように、負相側の出力信号ＡＭＰＯＵＴＮの１オーバサンプリング周期における平均電圧ＶｏＮ４”も、電圧レベルが通常である際に出力される平均電圧ＶｏＮ４と同じである。すなわち、電源電圧ＶＤＤの変動に影響されていない。

・作用効果
以上のように、本実施例によるアンプ１００は、電源電圧ＶＤＤの電圧レベルに依存した周波数のＰＷＭクロックを生成するＶＣＯ制御電圧発生回路１７０及びＶＣＯ１６０と、ＰＷＭクロックに基づいてＰＷＭデータに比例したパルス幅を持つＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを生成するパルス幅変調回路１３０とを有して構成される。

ＰＷＭクロックの周波数を電源電圧ＶＤＤの電圧レベルに依存させることで、ＰＷＭクロックに基づいて生成されるＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮのパルス幅を電源電圧ＶＤＤの電圧レベルに依存させることができる。このため、例えば電源電圧ＶＤＤの電圧レベルが低下した場合、ＰＷＭクロックの周波数を低下させることで、ＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮの時間幅を広げる又は狭めることができる。この際、電源電圧ＶＤＤとＰＷＭ信号ＰＷＭＯＵＴＰ又はＰＷＭＯＵＴＮのパルス幅とを乗算した値が一定に保たれるように、電源電圧ＶＤＤの変動に対してＰＷＭクロックの周波数が変動する量を調整することで、例えばパルス幅変調回路１３０の後段に設けられ、電源電圧ＶＤＤに基づいて動作する駆動回路（出力ドライバ１４０など）の出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮの平均電圧を一定に保つことが可能となる。すなわち、本実施例では、電源電圧ＶＤＤが高くなるとＰＷＭクロックを狭くすることで出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮの面積を一定に保ち、また、電源電圧ＶＤＤが低くなるとＰＷＭクロックを広くすることで出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮの面積を一定に保つように構成されている。この結果、出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮが電源電圧ＶＤＤの変動に影響されることを防止することが可能となる。また、実施例では、スイッチングレギュレータやシリーズレギュレータなどを必要としないため、電力損失や実装体積や重量などの増加を抑えることも可能である。さらに、本実施例では、ΔΣ変調回路を含む比較的大きな帰還ループを構成する必要がないため、遅延を抑えることができ、これにより、安定した動作を実現することが可能となる。

また、以上のように、本実施例では、ＰＷＭクロックの周波数を出力ドライバ１４０の電源電圧ＶＤＤによって変化させることで、電源電圧ＶＤＤが変動しても出力ドライバ１４０からの出力信号ＡＭＰＯＵＴＰ及びＡＭＰＯＵＴＮの平均電圧が抑えられるため、より大きな電源変動を許容することができる。

さらに、本実施例では、電源電圧ＶＤＤの変動に対するＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮの補正を、各オーバサンプリング周期以内で行うため、複数のオーバサンプリング周期に渡って離散的に補正を行う場合に問題となり易いトーンなどが発生し難いという効果も得られる。

次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。

本実施例では、単一のＰＷＭ信号に基づいて動作する全デジタル方式のＤ級増幅回路２００（以下、単にアンプ２００という）を例に挙げて説明する。ただし、本発明はこれに限定されず、実施例１と同様に、逆相の関係を持つ２つのＰＷＭ信号に基づいて動作する全デジタル方式のＤ級増幅回路であってもよい。

図５は、本実施例によるアンプ２００の構成を示すブロック図である。図６は、本実施例によるパルス幅変調回路２３０の構成例を示すブロック図である。図７は、本実施例によるパルス幅変調回路２３０における誤差積分回路２３２の構成例を示す回路図である。図８（ａ）は、図７における第１電流源２３２−１の構成例を示す回路図であり、図８（ｂ）は、図７における第２電流源２３２−３の構成例を示す回路図である。図９は、アンプ２００における各信号の動作波形図である。

・全体構成
まず、本実施例によるアンプ２００の全体構成について説明する。なお、本実施例において、実施例１と同様の構成には、同一の符号を付し、その詳細な説明を省略する。

図５に示すように、アンプ２００は、タイミング制御回路１１０とオーバサンプル／ΔΣ変調回路１２０とパルス幅変調回路２３０と出力ドライバ１４０とを有し、出力ドライバ１４０からの出力信号ＡＭＰＯＵＴを用いてスピーカ１５０を駆動する。

この構成において、タイミング制御回路１１０とオーバサンプル／ΔΣ変調回路１２０と出力ドライバ１４０との構成は、実施例１によるアンプ１００と同様であるため、ここでは詳細な説明を省略する。

また、本実施例によるパルス幅変調回路２３０は、理想状態時に出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴと、実際に出力ドライバ１４０からされる出力信号ＡＭＰＯＵＴとの差分を蓄積し、この蓄積された差分に基づいてＰＷＭデータを補正し、補正されたＰＷＭデータ（以下、これを補正ＰＷＭデータという）に基づいてＰＷＭ信号ＰＷＭＯＵＴを生成する。なお、理想状態とは、電源電圧ＶＤＤが通常の電圧レベルである状態をいう。

・・パルス幅変調回路の構成
ここで、パルス幅変調回路２３０の構成例を図面と共に詳細に説明する。図６に示すように、パルス幅変調回路２３０は、第２パルス幅変調回路２３１及び第１パルス幅変調回路２３６と誤差積分回路２３２と比較器２３３、２３４とパルス幅補正回路２３５とを有する。

この構成において、第２パルス幅変調回路２３１には、オーバサンプル／ΔΣ変調回路１２０から出力されたＰＷＭデータがそのまま入力される。第２パルス幅変調回路２３１には、タイミング制御回路１１０においてシステムクロックから生成されたＰＷＭクロック（所定クロック）とｎ＊ｆｓクロックとも入力される。なお、本実施例によるＰＷＭクロックには、システムクロックをそのまま使用することができる。第２パルス幅変調回路２３１は、ＰＷＭクロックに基づいてＰＷＭデータ（第２データ）に比例したパルス幅（時間幅）を持つＰＷＭ信号（第２信号：以下、これを基準ＰＷＭ信号ＰＷＭＯＵＴＲという）を生成する。

また、第１パルス幅変調回路２３６には、後述するパルス幅補正回路２３５において値が補正された補正ＰＷＭデータが入力される。第１パルス幅変調回路２３６には、第２パルス幅変調回路２３１と同様に、タイミング制御回路１１０においてシステムクロックから生成されたＰＷＭクロック（所定クロック）とｎ＊ｆｓクロックとも入力される。第１パルス幅変調回路２３６は、ＰＷＭクロックに基づいて補正ＰＷＭデータ（第１データ）に比例したパルス幅（時間幅）を持つＰＷＭ信号ＰＷＭＯＵＴ（第１信号）を生成する。

第２パルス幅変調回路２３１において生成された基準ＰＷＭ信号ＰＷＭＯＵＴＲは誤差積分回路２３２に入力される。同様に、第１パルス幅変調回路２３６において生成されたＰＷＭ信号ＰＷＭＯＵＴも誤差積分回路２３２に入力される。本実施例による誤差積分回路２３２は、理想状態時に出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴ、すなわち電源電圧ＶＤＤが通常の電圧レベルである際に出力信号ＡＭＰＯＵＴと、実際に出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴ、すなわち電源電圧ＶＤＤの変動に依存して実際に出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴとの電流量の差分を求め、これを積分するための回路である。また、誤差積分回路２３２は、求めた差分の積分値を誤差信号Ｖｅｒｒ（第３値）として出力する。

誤差積分回路２３２から出力された誤差信号Ｖｅｒｒは、２つの比較器２３３及び２３４それぞれに入力される。一方の比較器２３３には、正相側の基準電圧Ｖｒｅｆ１（第１所定値）も入力される。比較器２３３は、誤差信号Ｖｅｒｒと基準電圧Ｖｒｅｆ１とを比較し、誤差信号Ｖｅｒｒが基準電圧Ｖｒｅｆ１を超えた場合、ＰＷＭデータを１デクリメントさせるための補正信号Ｓｃｏｍｐ１を出力する。他方の比較器２３４には、上述した誤差信号Ｖｅｒｒの他に、負相側の基準電圧Ｖｒｅｆ２（第２所定値）も入力される。比較器２３４は、誤差信号Ｖｅｒｒと基準電圧Ｖｒｅｆ２とを比較し、誤差信号Ｖｅｒｒが基準電圧Ｖｒｅｆ２を下回った場合、ＰＷＭデータを１インクリメントさせるための補正信号Ｓｃｏｍｐ２を出力する。

比較器２３３から出力された補正信号Ｓｃｏｍｐ１と比較器２３４から出力された補正信号Ｓｃｏｍｐ２とは、パルス幅補正回路２３５に入力される。パルス幅補正回路２３５には、オーバサンプル／ΔΣ変調回路１２０から出力されたＰＷＭデータも入力される。パルス幅補正回路２３５は、例えば比較器２３３から補正信号Ｓｃｏｍｐ１が入力された場合、ＰＷＭデータを１デクリメントし、これを補正ＰＷＭデータとして出力する。また、パルス幅補正回路２３５は、例えば比較器２３４から補正信号Ｓｃｏｍｐ２が入力された場合、ＰＷＭデータを１インクリメントし、これを補正ＰＷＭデータとして出力する。

ただし、本実施例によるＰＷＭデータ及び補正ＰＷＭデータを、例えば実施例１と同様に５値であるとすると、ＰＷＭデータが最大値である「４」である場合、これを１インクリメントすることができない。また、例えばＰＷＭデータが最小値である「０」である場合、これを１デクリメントすることができない。そこで、本実施例によるパルス幅補正回路２３５は、補正を次のＰＷＭデータに持ち越すための持越し回路２３５ａを有する。

持越し回路２３５ａは、ＰＷＭデータが「４」または「０」であるか否かを判定する判定回路を含む。また、持越し回路２３５ａは、ＰＷＭデータが「４」である際に入力された補正信号Ｓｃｏｍｐ２に基づいてカウント値を１インクリメントし、ＰＷＭデータが「０」である際に入力された補正信号Ｓｃｏｍｐ１に基づいてカウント値を１デクリメントするカウンタを含む。なお、このカウンタは初期状態である値（これを初期値という）を格納し、この値を補正信号Ｓｃｏｍｐ１又はＳｃｏｍｐ２に基づいて増減するものとする。

また、本実施例によるパルス幅補正回路２３５は、ＰＷＭデータが「４」でない場合であって、持越し回路２３５ａにおけるカウント値が初期値よりも大きい場合、これらの差分だけＰＷＭデータをインクリメントする。この際、持越し回路２３５ａは、ＰＷＭデータがインクリメントされた分、カウンタの値をデクリメントする。ただし、パルス幅補正回路２３５は、ＰＷＭデータが最大値（本例では「４」）に達した場合、残りの差分を次のＰＷＭデータに持ち越す。一方、ＰＷＭデータが「０」でない場合であって、持越し回路２３５ａにおけるカウント値が初期値よりも小さい場合、これらの差分だけＰＷＭデータをデクリメントする。この際、持越し回路２３５ａは、ＰＷＭデータがデクリメントされた分、カウンタの値をインクリメントする。ただし、パルス幅補正回路２３５は、ＰＷＭデータが最小値（本例では「０」）に達した場合、残りの差分を次のＰＷＭデータに持ち越す。

上記のようなパルス幅補正回路２３５から出力された補正ＰＷＭデータは、第１パルス幅変調回路２３６に入力される。第１パルス幅変調回路２３６は、上述したように、入力されたＰＷＭクロックに基づいて補正ＰＷＭデータに比例したパルス幅を持つＰＷＭ信号ＰＷＭＯＵＴを生成する。また、生成されたＰＷＭ信号ＰＷＭＯＵＴは、図５に示す出力ドライバ１４０へ出力されると共に、上述の誤差積分回路２３２にフィードバックされる。

・・・誤差積分回路の構成
ここで、本実施例による誤差積分回路２３２の具体例を、図７を用いて説明する。図７に示すように、誤差積分回路２３２は、電源電圧ＶＤＤに略比例する電流を出力する第１電流源２３２−１と、ＰＷＭ信号ＰＷＭＯＵＴに基づいて第１電流源の出力をオン／オフする第１スイッチ２３２−２と、電源電圧ＶＤＤに依存せず且つ第１電流源２３２−１とは逆極性の電流を出力する第２電流源２３２−３と、基準ＰＷＭ信号ＰＷＭＯＵＴＲに基づいて第２定電流源２３２−１の出力をオン／オフする第２スイッチ２３２−４と、第１電流源２３２−１から出力された電流Ｉｒｅｆ１（第１電流）及び第２電流源２３２−３から出力された電流Ｉｒｅｆ２（第２電流）を加算及び積分するためのコンデンサ２３２−５とを有する。

第１電流源２３２−１は、電源電圧ＶＤＤとノードｎとの間に接続される。第１電流源２３２−１は、図８（ａ）に示すように、抵抗２３２−１ａ、２３２−１ｄ及び２３２−１ｅと、オペレーショナル・アンプ（以下、単にオペアンプという）２３２−１ｂと、トランジスタ２３２−１ｃとを有する。トランジスタ２３２−１ｃのゲートには、オペアンプ２３２−１ｂの出力が印加される。オペアンプ２３２−１ｂの一方の入力には、電源電圧ＶＤＤが抵抗２３２−１ａを介して入力される。また、オペアンプ２３２−１ｂの他方の入力には、トランジスタ２３２−１ｃのドレインが入力される。このような構成により、ＰＷＭ信号ＰＷＭＯＵＴが入力されて第１スイッチ２３２−２がオンしている際、電源電圧ＶＤＤに略比例した電流Ｉｒｅｆ１がトランジスタ２３２−１ｃ及び抵抗２３２−１ｄを介してノードｎへ流れる。

第２電流源２３２−３は、グランドとノードｎとの間に接続される。第２電流源２３２−３は、図８（ｂ）に示すように、定電圧源２３２−３ａと、オペアンプ２３２−３ｂと、トランジスタ２３２−３ｃと、抵抗２３２−１ｄとを有する。トランジスタ２３２−３ｃのゲートには、オペアンプ２３２−３ｂの出力が印加される。オペアンプの一方の入力には、定電圧源２３２−３ａの正極が入力。また、オペアンプ２３２−３ｂの他方の入力には、トランジスタ２３２−３ｃのドレインが入力される。このような構成により、基準ＰＷＭ信号ＰＷＭＯＵＴＲが入力されて第２スイッチ２３２−４がオンしている際、電源電圧ＶＤＤに依存しない電流Ｉｒｅｆ２がノードｎからトランジスタ２３２−３ｃ及び抵抗２３２−３ｄを介してグランドへ流れる。

なお、本実施例において、第１電流源２３２−１に流れる電流Ｉｒｅｆ１は、電源電圧ＶＤＤが通常の電圧レベル（以下、通常レベルという）にある際に第２電流源２３２−１に流れる電流Ｉｒｅｆ２と等しくなるように設定される。

また、上述したように、第１電流源２３２−１に流れる電流Ｉｒｅｆ１は、ＰＷＭ信号ＰＷＭＯＵＴにより第１スイッチ２３２−２がオンしている期間のみ、ノードｎを介して流れる。このため、ノードｎの後段に設けられたコンデンサ２３２−５には、補正ＰＷＭデータに基づいて生成されたＰＷＭ信号ＰＷＭＯＵＴのパルス幅に相当する期間、電源電圧ＶＤＤに依存した電流Ｉｒｅｆ１が蓄えられる。言い換えれば、コンデンサ２３２−５には、補正ＰＷＭデータに基づいて生成されたＰＷＭ信号ＰＷＭＯＵＴのパルス幅ｔＷと、電源電圧ＶＤＤに略比例する電流Ｉｒｅｆ１とを乗算した分の電荷（ｔＷ×Ｉｒｅｆ１：第１値）が蓄えられる。

また、第２電流源２３２−３に流れる電流Ｉｒｅｆ２は、上述したように、基準ＰＷＭ信号ＰＷＭＯＵＴＲにより第２スイッチ２３２−４がオンしている期間のみ、ノードｎを介して流れる。ただし、電流Ｉｒｅｆ２は、上述したように、電流Ｉｒｅｆ１と逆極性である。このため、ノードｎの後段に設けられたコンデンサ２３２−５からは、補正されていないＰＷＭデータに基づいて生成された基準ＰＷＭ信号ＰＷＭＯＵＴＲのパルス幅（ｔＷＲ）と、電源電圧ＶＤＤに依存しない電流Ｉｒｅｆ２とを乗算した分の電荷（ｔＷＲ×Ｉｒｅｆ２：第２値）が放出される。

ここで、誤差信号Ｖｅｒｒとして誤差積分回路２３２から出力される電圧レベルについて説明する。例えばＰＷＭデータを補正する必要が無い場合、すなわち、誤差信号Ｖｅｒｒの電圧レベル（簡略化のため、これをＶｅｒｒとする）が、比較器２３３における基準電圧Ｖｒｅｆ１を超えず且つ比較器２３４における基準電圧Ｖｒｅｆ２を下回っていない場合、誤差信号Ｖｅｒｒの１オーバサンプリング周期ｔＣＳ（所定周期）における電位変化ΔＶｅｒｒは、以下の式４で表すことができる。なお、以下の式４において、ｔＣはＰＷＭクロックの１周期を示し、ＤｐｗｍはＰＷＭデータ示し、Ｉｒｅｆ１は電流Ｉｒｅｆ１の電流値を示し、Ｉｒｅｆ２は電流Ｉｒｅｆ２の電流値を示す。

また、実際の電源電圧ＶＤＤの電圧レベルをＶＤＤとし、通常の電源電圧ＶＤＤの電圧レベルをＶＤＤａとすると、電流Ｉｒｅｆ１は、以下の式５で表すことができる。なお、以下の式５において、ｋ２，ＶＤＤａはそれぞれ定数である。

以上の式５を式４に代入することで、誤差信号Ｖｅｒｒの１オーバサンプリング周期ｔＣＳにおける電位変化ΔＶｅｒｒは、以下の式６で表される。

この式６を参照すると明らかなように、例えば電源電圧ＶＤＤが高い場合、電位変化ΔＶｅｒｒは正となるため、誤差信号Ｖｅｒｒの電圧レベルは上昇する。一方、例えば電源電圧ＶＤＤが低い場合、電位変化ΔＶｅｒｒは負となるため、誤差信号Ｖｅｒｒの電圧レベルは下降する。

・動作
次に、本実施例によるアンプ２００の動作について説明する。なお、以下の説明では、ＰＷＭデータが「２」である場合を例に挙げる。

まず、出力ドライバ１４０に供給される電源電圧ＶＤＤが通常の電圧レベル（通常レベル）である場合、誤差積分回路２３２における誤差信号Ｖｅｒｒの電位変化ΔＶｅｒｒが‘０’である。このため、誤差積分回路２３２から出力される誤差信号Ｖｅｒｒの電圧レベルは、一定である。このため、パルス幅変調回路２３０においてＰＷＭデータが補正されることは無く、これからは元のＰＷＭデータに比例したパルス幅（これをｔＷ０とする）を持つＰＷＭ信号ＰＷＭＯＵＴが出力される（図９におけるオーバサンプリング周期ｔＣＳ１及びｔＣＳ２参照）。

また、電源電圧ＶＤＤが通常レベルよりも低い場合、誤差積分回路２３２における誤差信号Ｖｅｒｒの電位変化ΔＶｅｒｒが負である。このため、誤差積分回路２３２から出力される誤差信号Ｖｅｒｒの電圧レベルが下降し、その後、あるタイミングｔ１でパルス幅変調回路２３０における比較器２３４に入力されている基準電圧Ｖｒｅｆ２を下回る。誤差電圧Ｖｅｒｒが基準電圧Ｖｒｅｆ２を下回ると、パルス幅補正回路２３５はＰＷＭデータが１インクリメントされた補正ＰＷＭデータを生成する。本実施例では、「３」である補正ＰＷＭデータが生成される。このため、第１パルス幅変調回路２３６からは、補正ＰＷＭデータに比例したパルス幅（これをｔＷ１とする）を持つＰＷＭ信号ＰＷＭＯＵＴ、すなわち電源電圧ＶＤＤが通常レベルである際に出力されるＰＷＭ信号ＰＷＭＯＵＴよりもＰＷＭクロック１周期分パルス幅が広いＰＷＭ信号ＰＷＭＯＵＴが出力される（図９におけるオーバサンプリング周期ｔＣＳ２参照）。

また、電源電圧ＶＤＤが通常レベルよりも高い場合、誤差積分回路２３２における誤差信号Ｖｅｒｒの電位変化ΔＶｅｒｒが正である。このため、誤差積分回路２３２から出力される誤差信号Ｖｅｒｒの電圧レベルが上昇し、その後、あるタイミングｔ２でパルス幅変調回路２３０における比較器２３３に入力されている基準電圧Ｖｒｅｆ１を上回る。誤差電圧Ｖｅｒｒが基準電圧Ｖｒｅｆ１を上回ると、パルス幅補正回路２３５はＰＷＭデータが１デクリメントされた補正ＰＷＭデータを生成する。本実施例では、「１」である補正ＰＷＭデータが生成される。このため、第１パルス幅変調回路２３６からは、補正ＰＷＭデータに比例したパルス幅（これをｔＷ２とする）を持つＰＷＭ信号ＰＷＭＯＵＴ、すなわち電源電圧ＶＤＤが通常レベルである際に出力されるＰＷＭ信号ＰＷＭＯＵＴよりもＰＷＭクロック１周期分パルス幅が狭いＰＷＭ信号ＰＷＭＯＵＴが出力される（図９におけるオーバサンプリング周期ｔＣＳ２参照）。

・作用効果
以上のように、本実施例によるアンプ２００は、ＰＷＭクロックに基づいて補正ＰＷＭデータに比例したパルス幅を持つＰＷＭ信号ＰＷＭＯＵＴを生成する第１パルス幅変調回路２３６と、ＰＷＭクロックに基づいてＰＷＭデータに比例したパルス幅を持つ基準ＰＷＭ信号ＰＷＭＯＵＴＲを生成する第２パルス幅変調回路２３１と、電源電圧ＶＤＤに比例する電流Ｉｒｅｆ１とＰＷＭ信号ＰＷＭＯＵＴのパルス幅とを乗算した値と、電源電圧ＶＤＤに依存しない電流Ｉｒｅｆ２と基準ＰＷＭ信号ＰＷＭＯＵＴＲのパルス幅とを乗算した値との差を積分した誤差信号Ｖｅｒｒを出力する誤差積分回路２３２と、誤差信号Ｖｅｒｒが基準電圧Ｖｒｅｆ１を上回った場合若しくは誤差信号Ｖｅｒｒが基準電圧Ｖｒｅｆ２を下回った場合、ＰＷＭデータを補正して補正ＰＷＭデータを生成するパルス幅補正回路２３５とを有して構成される。

電源電圧ＶＤＤに比例する電流Ｉｒｅｆ１とＰＷＭ信号ＰＷＭＯＵＴのパルス幅とを乗算した値は、第１パルス幅変調回路２３６の後段に設けられた駆動回路（出力ドライバ１４０など）から実際に出力される出力信号ＡＭＰＯＵＴの電流量を表している。また、電源電圧ＶＤＤに依存しない電流Ｉｒｅｆ２と基準ＰＷＭ信号ＰＷＭＯＵＴＲのパルス幅とを乗算した値は、電源電圧ＶＤＤの電圧レベルが通常の状態にある際に第１パルス幅変調回路の後段に設けられた駆動回路（出力ドライバ１４０など）から実際に出力される出力信号ＡＭＰＯＵＴの電流量を表している。そこで、これら２つの値の差を求め、これを積分した誤差信号Ｖｅｒｒが、ある一定量を超えた若しくは下回った場合、これに基づいてＰＷＭデータを補正するように構成することで、例えば第１パルス幅変調回路２３６の後段に設けられ、電源電圧ＶＤＤに基づいて動作する駆動回路（出力ドライバ１４０など）の出力信号ＡＭＰＯＵＴの平均電圧を一定に保つことが可能となる。すなわち、本実施例では、出力ドライバ１４０から実際に出力される出力信号ＡＭＰＯＵＴと、理想状態時に出力される出力信号ＡＭＰＯＵＴとの誤差の積分値がある一定値（Ｖｒｅｆ１）を超えた場合は、ＰＷＭデータを補正してＰＷＭ信号ＰＷＭＯＵＴのパルス幅を狭くすることで、出力信号ＡＭＰＯＵＴの面積を一定に保ち、また、出力ドライバ１４０から実際に出力される出力信号ＡＭＰＯＵＴと、理想状態時に出力される出力信号ＡＭＰＯＵＴとの誤差の積分値がある一定値（Ｖｒｅｆ２）を下回った場合は、ＰＷＭデータを補正してＰＷＭ信号ＰＷＭＯＵＴのパルス幅を広くすることで、出力信号ＡＭＰＯＵＴの面積を一定に保つように構成されている。この結果、出力信号ＡＭＰＯＵＴが電源電圧ＶＤＤの変動に影響されることを防止することが可能となる。また、本実施例では、スイッチングレギュレータやシリーズレギュレータなどを必要としないため、電力損失や実装体積や重量などの増加を抑えることも可能である。さらに、本実施例では、ΔΣ変調回路を含む比較的大きな帰還ループを構成する必要がないため、遅延を抑えることができ、これにより、安定した動作を実現することが可能となる。

また、以上のように、本実施例では、出力ドライバ１４０の電源電圧ＶＤＤによってパルス幅を補正することで、出力ドライバ１４０から出力される出力信号ＡＭＰＯＵＴの平均電圧の変化を補正無しの状態よりも少なくしているため、より大きな電源変動を許容することができる。

なお、上記した実施例２では、オーバサンプル／ΔΣ変調回路１２０の出力（ＰＷＭデータ）に対して補正を行うように構成した場合を例に挙げたが、本発明はこれに限定されず、オーバサンプル／ΔΣ変調回路１２０における帰還量子化値に対して補正を行うように構成することも可能である。なお、この構成は、上記した構成を適用することで容易に推測することが可能であるため、ここでは詳細な説明を省略する。

また、上記実施例１及び実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。

本発明の実施例１によるアンプ１００の構成を示すブロック図である。本発明の実施例１によるアンプ１００における各信号の動作波形図であって、電源電圧ＶＤＤが通常の電圧レベルを示す際の動作波形図である。本発明の実施例１によるアンプ１００における各信号の動作波形図であって、電源電圧ＶＤＤが通常の電圧レベルよりも高くなった際の動作波形図である。本発明の実施例１によるアンプ１００における各信号の動作波形図であって、電源電圧ＶＤＤが通常の電圧レベルよりも低くなった際の動作波形図である。本発明の実施例２によるアンプ２００の構成を示すブロック図である。本発明の実施例２によるパルス幅変調回路２３０の構成例を示すブロック図である。本発明の実施例２によるパルス幅変調回路２３０における誤差積分回路２３２の構成例を示す回路図である。（ａ）は図７における第１電流源２３２−１の構成例を示す回路図であり、（ｂ）は図７における第２電流源２３２−３の構成例を示す回路図である。本発明の実施例２によるアンプ２００における各信号の動作波形図である。

符号の説明

１００、２００アンプ
１１０タイミング制御回路
１２０オーバサンプル／ΔΣ変調回路
１３０、２３０パルス幅変調回路
１４０出力ドライバ
１５０スピーカ
１６０ＶＣＯ
１７０ＶＣＯ制御電圧発生回路
１８０ＶＣＯ発振制御回路
２３１第２パルス幅変調回路
２３２誤差積分回路
２３３、２３４比較器
２３５パルス幅補正回路
２３５ａ持越し回路
２３６第１パルス幅変調回路
２３２−１第１電流源
２３２−１ａ、２３２−１ｄ、２３２−１ｅ、２３２−３ｄ抵抗
２３２−１ｂ、２３２−３ｂオペアンプ
２３２−１ｃ、２３２−３ｃトランジスタ
２３２−２第１スイッチ
２３２−３第２電流源
２３２−３ａ定電圧源
２３２−４第２スイッチ
２３２−５コンデンサ
ｎノード
ＡＭＰＯＵＴ、ＡＭＰＯＵＴＰ、ＡＭＰＯＵＴＮ出力信号
ＯＳＣＥＮ発振許可信号
ＰＷＭＯＵＴ、ＰＷＭＯＵＴＰ、ＰＷＭＯＵＴＮＰＷＭ信号
ＰＷＭＯＵＴＲ基準ＰＷＭ信号
Ｓｃｏｍｐ１、Ｓｃｏｍｐ２補正信号
ＶＤＤ電源電圧
Ｖｅｒｒ誤差信号
Ｖｒｅｆ１、Ｖｒｅｆ２基準電圧
Ｉｒｅｆ１、Ｉｒｅｆ２電流

Claims

所定クロックに基づいて第１データに比例したパルス幅を持つ第１信号を生成する第１パルス幅変調回路と、
前記所定クロックに基づいて第２データに比例したパルス幅を持つ第２信号を生成する第２パルス幅変調回路と、
電源電圧に比例する第１電流と前記第１信号のパルス幅とを乗算した第１値と、前記電源電圧に依存しない第２電流と前記第２信号のパルス幅とを乗算した第２値との差を積分した第３値を出力する誤差積分回路と、
前記第３値が第１所定値を上回った場合若しくは前記第３値が前記第１所定値より小さい第２所定値を下回った場合、前記第２データを補正して前記第１データを生成する補正回路と
を有することを特徴とする増幅回路。
前記補正回路は、前記第３値が前記第１所定値を上回った場合、前記第２データを減少するように補正することで前記第１データを生成し、前記第３値が前記第２所定値を下回った場合、前記第２データを増加させるように補正することで前記第１データを生成することを特徴とする請求項１記載の増加回路。
前記第１パルス幅変調回路は、所定周期ごとに前記第１信号を生成し、
前記第２パルス幅変調回路は、前記所定周期ごとに前記第２信号を生成し、
前記誤差積分回路は、前記所定周期ごとに前記第３値を出力し、
前記補正回路は、前記所定周期ごとに前記第２データを補正して前記第１データを生成すると共に、前記第２データが最大値又は最小値である場合、前記第２データの補正を次の周期に持ち越すことを特徴とする請求項１または２記載の増幅回路。
前記誤差積分回路は、前記第１値及び第２値を蓄積するコンデンサと、前記電源電圧に比例する前記第１電流を生成する第１電流源と、前記第１信号に基づいて前記第１電流源と前記コンデンサとの間をオン／オフする第１スイッチと、前記電源電圧に依存しない前記第２電流を生成する第２電流源と、前記第２信号に基づいて前記第２電流源と前記コンデンサとの間をオン／オフする第２スイッチとを有することを特徴とする請求項１から３の何れか１項に記載の増幅回路。