JP6626024B2

JP6626024B2 - 電圧変換装置

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Publication number: JP6626024B2
Application number: JP2017037125A
Authority: JP
Inventors: 龍彦丸山
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2017-02-28
Filing date: 2017-02-28
Publication date: 2019-12-25
Anticipated expiration: 2037-02-28
Also published as: JP2018143065A; US20180248483A1; US10256726B2

Description

本発明の実施形態は、電圧変換装置に関する。

省エネルギーを促進するため、オンチップのＤＣＤＣコンバータを使用することが一般的になってきている。この場合、回路構成が簡単で、応答速度が速い非線形制御方式（ヒステリシス制御方式）のＤＣＤＣコンバータを使用することが多い。

一方、無線通信などの分野では、雑音に対する要求がシビアであるため、ＤＣＤＣコンバータの動作周波数を一定にすることが求められる。しかしながら、非線形制御方式は、外部クロックを必要としない制御方式であるため、動作周波数が一定にならないことが問題となる。

そこで、非線形制御方式のＤＣＤＣコンバータにＰＬＬ（Phase Locked Loop）を適用することが提案されているが、ＰＬＬによりＤＣＤＣコンバータの回路規模が大きくなることが問題となる。

特開２０１３−１６５５３７号公報

簡単な構成で動作周波数を固定化することが可能な電圧変換装置を提供する。

一の実施形態によれば、電源変換装置は、入力電圧を受信して、基準電圧に応じた出力電圧を出力する出力部と、前記出力電圧から得られた電圧と前記基準電圧との比較結果を示す比較信号を出力する比較器とを備える。前記装置はさらに、前記比較信号の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号を出力する遅延回路であって、前記遅延信号の遅延時間を、周期的に変化する変調信号に基づいて変化させる遅延回路を備える。前記装置はさらに、前記遅延信号に基づいて前記出力部を制御する制御回路であって、前記出力信号の周波数を、前記変調信号に依存する所定値に調整する制御回路を備える。

第１実施形態の電圧変換装置の構成を示す回路図である。第１実施形態の電圧変換装置の動作を説明するための波形図である。第１実施形態の遅延回路の構成を示す回路図である。第１実施形態の遅延回路の動作を説明するための波形図である。第１実施形態の遅延時間の例を説明するための波形図である。第１実施形態の遅延時間の例を説明するための波形図である。第１実施形態の遅延時間の別の例を説明するための波形図である。第２実施形態の電圧変換装置の構成を示す回路図である。第２実施形態の電流源の構成を示す回路図である。第２実施形態の電流源の動作を説明するための波形図である。第３実施形態の遅延回路の構成を示す回路図である。第３実施形態の遅延回路の動作を説明するための波形図である。第４実施形態の電圧供給部の構成を示す回路図である。第４実施形態の電圧供給部の動作を説明するための波形図である。第５実施形態の遅延回路の構成を示す回路図である。第５実施形態の遅延回路の動作を説明するための波形図である。第６実施形態の電圧変換装置の構成を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態の電圧変換装置１の構成を示す回路図である。図１は、電圧変換装置１、インダクタＬ_１、キャパシタＣ_１、および抵抗Ｒ_１、Ｒ_２により構成される非線形制御方式のＤＣＤＣコンバータを示している。

電圧変換装置１は、入力電圧Ｖ_ｉｎを受信して、入力電圧Ｖ_ｉｎと０Ｖとの間で変化する矩形波を出力電圧Ｖ_ｏｕｔ’として出力する。本実施形態の電圧変換装置１は、半導体チップにより構成されている。出力電圧Ｖ_ｏｕｔ’は、インダクタＬ_１やキャパシタＣ_１の作用により最終的な出力電圧Ｖ_ｏｕｔに変化し、出力電圧Ｖ_ｏｕｔが負荷２に供給される。

インダクタＬ_１、抵抗Ｒ_１、および抵抗Ｒ_２は、電圧変換装置１の出力端子と接地ノードとの間に直列に接続されている。キャパシタＣ_１と負荷２は、インダクタＬ_１と抵抗Ｒ_１の間のノードと接地ノードとの間に並列に接続されている。抵抗Ｒ_１と抵抗Ｒ_２は、出力電圧Ｖ_ｏｕｔを分圧してフィードバック電圧Ｖ_ｆｂを生成する。フィードバック電圧Ｖ_ｆｂは、抵抗Ｒ_１と抵抗Ｒ_２との間のノードから電圧変換装置１に供給される。

電圧変換装置１は、入力電圧Ｖ_ｉｎ、基準電圧Ｖ_ｒｅｆ、およびフィードバック電圧Ｖ_ｆｂに基づいて出力電圧Ｖ_ｏｕｔ’を制御する。その結果、電圧変換装置１は、基準電圧Ｖ_ｒｅｆに応じた出力電圧Ｖ_ｏｕｔ’を出力する。具体的には、出力電圧Ｖ_ｏｕｔ’の平均値が、基準電圧Ｖ_ｒｅｆに（Ｒ_１＋Ｒ_２）／Ｒ_２を乗じた値となる。出力電圧Ｖ_ｏｕｔ’と出力電圧Ｖ_ｏｕｔの詳細については、後述する。

電圧変換装置１は、比較器１１と、変調信号供給回路１２と、遅延回路１３と、制御回路１４と、出力部の一例としての第１および第２出力トランジスタ１５、１６とを備えている。

比較器１１は、フィードバック電圧Ｖ_ｆｂと基準電圧Ｖ_ｒｅｆとを比較し、これらの電圧の比較結果を示す比較信号Ｖ_ｄ１を遅延回路１３に出力する。変調信号供給回路１２は、周期的に変化する信号である変調信号Ｖ_ｍｏｄを遅延回路１３に供給する。本実施形態の変調信号Ｖ_ｍｏｄは、一定の周波数Ｆ_ｍｏｄを有するパルス信号である。

遅延回路１３は、比較信号Ｖ_ｄ１の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号Ｖ_ｄ２を制御回路１４に出力する回路である。遅延回路１３は、遅延信号Ｖ_ｄ２の遅延時間を変調信号Ｖ_ｍｏｄに基づいて変化させる。遅延回路１３の構成や動作の詳細は、後述する。

制御回路１４は、遅延信号Ｖ_ｄ２に基づいて第１および第２出力トランジスタ１５、１６を制御する。その結果、本実施形態の出力信号（出力電圧）Ｖ_ｏｕｔ’と出力信号（出力電圧）Ｖ_ｏｕｔの周波数は、変調信号Ｖ_ｍｏｄに依存する所定値に調整され、具体的には、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整される。

第１および第２出力トランジスタ１５、１６は、電圧変換装置１の入力端子と接地ノードとの間に直列に接続されている。本実施形態の第１出力トランジスタ１５はｐＭＯＳであり、本実施形態の第２出力トランジスタ１６はｎＭＯＳである。第１および第２出力トランジスタ１５、１６のゲートには、制御回路１４からの制御信号が入力される。第１および第２出力トランジスタ１５、１６の間のノードは、電圧変換装置１の出力端子に接続されている。よって、第１および第２出力トランジスタ１５、１６は、電圧変換装置１の入力端子から入力電圧Ｖ_ｉｎを供給され、基準電圧Ｖ_ｒｅｆに応じた出力電圧Ｖ_ｏｕｔ’を電圧変換装置１の出力端子に出力する。

図２は、第１実施形態の電圧変換装置１の動作を説明するための波形図である。

図２(ａ)は、出力電圧Ｖ_ｏｕｔ’の一例を示し、図２(ｂ)は、出力電圧Ｖ_ｏｕｔの一例を示している。符号Ｆは、これらの出力電圧Ｖ_ｏｕｔ’、Ｖ_ｏｕｔの周波数を表す。符号Ｔ_ｏｎは、上述の遅延信号Ｖ_ｄ２の遅延時間を表す。符号Ｖ_ｍａｘ、Ｖ_ｍｉｎは、出力電圧Ｖ_ｏｕｔの最大値と最小値を表す。遅延回路１３や制御回路１４は、これらの出力電圧Ｖ_ｏｕｔ’、Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整するよう動作する（Ｆ＝Ｆ_ｍｏｄ）。

図２(ａ)の出力電圧Ｖ_ｏｕｔ’は、最大値がＶ_ｉｎ、最小値が０、パルス幅がＴ_ｏｎのパルス波（矩形波）である。図２(ａ)の出力電圧Ｖ_ｏｕｔ’の平均値は、上述のように、基準電圧Ｖ_ｒｅｆに（Ｒ_１＋Ｒ_２）／Ｒ_２を乗じた値となる。一方、図２(ｂ)の出力電圧Ｖ_ｏｕｔは、時間Ｔ_ｏｎの間に最大値Ｖ_ｍａｘから最小値Ｖ_ｍｉｎに変化する三角波である。

出力電圧Ｖ_ｏｕｔ’のデューティ比Ｄは、次の式（１）で与えられる。出力電圧Ｖ_ｏｕｔ’、Ｖ_ｏｕｔの周波数Ｆは、次の式（２）で与えられる。
Ｄ＝Ｔ_ｏｎ／（１／Ｆ）〜Ｖ_ｏｕｔ／Ｖ_ｉｎ・・・（１）
Ｆ＝Ｄ／Ｔ_ｏｎ〜Ｖ_ｏｕｔ／（Ｖ_ｉｎＴ_ｏｎ）・・・（２）
ただし、式（１）と式（２）中のＶ_ｉｎ、Ｖ_ｏｕｔは、Ｖ_ｉｎ、Ｖ_ｏｕｔの平均値を表す。

図３は、第１実施形態の遅延回路１３の構成を示す回路図である。

本実施形態の遅延回路１３は、第２出力部の一例としての第１および第２トランジスタ１３ａ、１３ｂと、電流源１３ｃと、電圧供給部１３ｄと、第２比較器の一例としての比較器１３ｅと、ＯＲ演算器１３ｆと、キャパシタＣ_ｄとを備えている。

第１および第２トランジスタ１３ａ、１３ｂは、電流源１３ｃと接地ノードとの間に直列に接続されている。本実施形態の第１トランジスタ１３ａはｐＭＯＳであり、本実施形態の第２トランジスタ１３ｂはｎＭＯＳである。第１および第２トランジスタ１３ａ、１３ｂのゲートには、比較器１１からの比較信号Ｖ_ｄ１が入力される。そして、第１および第２トランジスタ１３ａ、１３ｂは、比較信号Ｖ_ｄ１に応じた第１信号Ｖ_１を第１および第２トランジスタ１３ａ、１３ｂの間のノードに出力し、比較器１３ｅとキャパシタＣ_ｄとに第１信号Ｖ_１を供給する。キャパシタＣ_ｄは、このノードと接地ノードとの間に配置されている。

電流源１３ｃは、第１トランジスタ１３ａにバイアス電流Ｉ_ｂｉａｓを供給する。第１および第２トランジスタ１３ａ、１３ｂは、このバイアス電流Ｉ_ｂｉａｓと比較信号Ｖ_ｄ１とに基づいて第１信号Ｖ_１を出力する。一方、電圧供給部１３ｄは、比較器１３ｅに基準信号である電圧Ｖ_ｔｕｎｅを供給する。

比較器１３ｅは、第１信号Ｖ_１と電圧Ｖ_ｔｕｎｅとを比較し、これらの信号の比較結果を示す第２信号Ｖ_２をＯＲ演算器１３ｆに出力する。ＯＲ演算器１３ｆは、比較信号Ｖ_ｄ１と第２信号Ｖ_２とのＯＲ演算結果を示す遅延信号Ｖ_ｄ２を出力する。

本実施形態の遅延回路１３は、上述の変調信号Ｖ_ｍｏｄに基づいて、電流源１３ｃのバイアス電流Ｉ_ｂｉａｓ、電圧供給部１３ｄの電圧Ｖ_ｔｕｎｅ、またはキャパシタＣ_ｄの静電容量を周期的に変化させる。そして、遅延回路１３は、このようなバイアス電流Ｉ_ｂｉａｓ、電圧Ｖ_ｔｕｎｅ、または静電容量に基づいて、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎを変化させる。その結果、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数は、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整される。なお、周期的に変化するバイアス電流Ｉ_ｂｉａｓ、電圧Ｖ_ｔｕｎｅ、または静電容量の詳細については、後述する第２〜第５実施形態にて説明する。

図４は、第１実施形態の遅延回路１３の動作を説明するための波形図である。

図４(ａ)、図４(ｂ)、図４(ｃ)はそれぞれ、比較信号Ｖ_ｄ１、第２信号Ｖ_２、遅延信号Ｖ_ｄ２の例を示している。図４(ａ)の比較信号Ｖ_ｄ１は、時間Ｔ_１にローからハイに変化し、時間Ｔ_２にハイからローに変化している。そのため、図４(ｂ)の第２信号Ｖ_２は、時間Ｔ_２から増加し始めており、時間Ｔ_３に電圧Ｖ_ｔｕｎｅに達している。その結果、図４(ｃ)の遅延信号Ｖ_ｄ２は、時間Ｔ_１にローからハイに変化し、時間Ｔ_３にハイからローに変化している。

このように、遅延回路１３は、比較信号Ｖ_ｄ１の立ち上がりタイミングを時間Ｔ_１に維持し、比較信号Ｖ_ｄ１の立ち下がりタイミングを時間Ｔ_２から時間Ｔ_３に遅延させることで、遅延信号Ｖ_ｄ２を生成する。遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎは「Ｔ_３−Ｔ_１」となる。

図４(ｂ)と図４(ｃ)から明らかなように、電圧Ｖ_ｔｕｎｅが変化すると遅延時間Ｔ_ｏｎも変化する。例えば、電圧Ｖ_ｔｕｎｅが周波数Ｆ_ｍｏｄで変化すると、遅延時間Ｔ_ｏｎも周波数Ｆ_ｍｏｄで変化する。このように、遅延回路１３は、電圧Ｖ_ｔｕｎｅを変調信号Ｖ_ｍｏｄに応じて周期的に変化させることで、遅延時間Ｔ_ｏｎを変調信号Ｖ_ｍｏｄに応じて周期的に変化させることができる。これは、バイアス電流Ｉ_ｂｉａｓを周期的に変化させる場合や、キャパシタＣ_ｄの静電容量を周期的に変化させる場合にも同様である。遅延時間Ｔ_ｏｎは、次の式（３）で与えられる。
Ｔ_ｏｎ〜Ｖ_ｔｕｎｅＣ_ｄ／Ｉ_ｂｉａｓ・・・（３）
ただし、式（３）中のＣ_ｄは、キャパシタＣ_ｄの静電容量を表す。

なお、比較信号Ｖ_ｄ１と遅延信号Ｖ_ｄ２は、正論理ではなく負論理の信号でもよい。この場合、遅延回路１３は、比較信号Ｖ_ｄ１の立ち下がりタイミングを時間Ｔ_１に維持し、比較信号Ｖ_ｄ１の立ち上がりタイミングを時間Ｔ_２から時間Ｔ_３に遅延させることで、遅延信号Ｖ_ｄ２を生成することとなる。

図５は、第１実施形態の遅延時間Ｔ_ｏｎの例を説明するための波形図である。

図５(ａ)は、遅延時間Ｔ_ｏｎの一例を示している。遅延回路１３は、図５(ａ)に示すように、変調信号Ｖ_ｍｏｄに基づいて遅延時間Ｔ_ｏｎを周期的に変化させる。図５(ａ)の遅延時間Ｔ_ｏｎは、周波数Ｆ_ｍｏｄの「のこぎり波」の形で周期的に変化している。符号Ｔ_{ｏｎ（ｔ）}は、遅延時間Ｔ_ｏｎの目標値を表す。

図５(ｂ)は、出力電圧Ｖ_ｏｕｔの一例を示している。遅延時間Ｔ_ｏｎが周波数Ｆ_ｍｏｄで周期的に変化すると、出力電圧Ｖ_ｏｕｔの周波数Ｆは、図５(ｂ)に示すように、周波数Ｆ_ｍｏｄに調整されることとなる（Ｆ＝Ｆ_ｍｏｄ）。符号Ｖ_{ｏｕｔ（ｔ）}は、出力電圧Ｖ_ｏｕｔの最大値の目標値を表す。出力電圧Ｖ_ｏｕｔの周波数Ｆが周波数Ｆ_ｍｏｄに調整されると、出力電圧Ｖ_ｏｕｔが最小値から最大値に変化する時間はＴ_{ｏｎ（ｔ）}となる。時間Ｔ_{ｏｎ（ｔ）}は、次の式（４）で与えられる。
Ｔ_{ｏｎ（ｔ）} 〜Ｖ_ｏｕｔ／（Ｖ_ｉｎＦ_ｍｏｄ）・・・（４）
ただし、式（４）中のＶ_ｉｎ、Ｖ_ｏｕｔは、Ｖ_ｉｎ、Ｖ_ｏｕｔの平均値を表す。

図６は、第１実施形態の遅延時間Ｔ_ｏｎの例を説明するための波形図である。図６は、出力電圧Ｖ_ｏｕｔの周波数Ｆが周波数Ｆ_ｍｏｄに調整される過程を示している。

図６(ａ)は、遅延時間Ｔ_ｏｎの一例を示し、図６(ｂ)は、出力電圧Ｖ_ｏｕｔの一例を示している。時間ｔ_１、ｔ_２、ｔ_３、ｔ_４は、図４(ａ)のＴ_１と同様に、比較信号Ｖ_ｄ１がローからハイに変化する時間を表す。

比較信号Ｖ_ｄ１が時間ｔ_１にローからハイに変化すると、出力電圧Ｖ_ｏｕｔが時間ｔ_１に増加し始める（図６(ｂ)）。ここで、時間ｔ_１の遅延時間Ｔ_ｏｎ１は、目標値Ｔ_{ｏｎ（ｔ）}よりも大きい（図６(ａ)）。その結果、時間ｔ_１＋Ｔ_ｏｎ１の出力電圧Ｖ_ｏｕｔ１は、目標値Ｖ_{ｏｕｔ（ｔ）}よりも高くなる（図６(ｂ)）。さらには、時間ｔ_１から時間ｔ_２までの時間も長くなる。

その後、比較信号Ｖ_ｄ１が時間ｔ_２にローからハイに変化すると、出力電圧Ｖ_ｏｕｔが時間ｔ_２に再び増加し始める。ここで、時間ｔ_２の遅延時間Ｔ_ｏｎ２は、目標値Ｔ_{ｏｎ（ｔ）}よりも小さい。その結果、時間ｔ_２＋Ｔ_ｏｎ２の出力電圧Ｖ_ｏｕｔ２は、目標値Ｖ_{ｏｕｔ（ｔ）}よりも低くなる。さらには、時間ｔ_２から時間ｔ_３までの時間も短くなる。

比較信号Ｖ_ｄ１と出力電圧Ｖ_ｏｕｔは、その後も同様の変化を繰り返す。その結果、比較信号Ｖ_ｄ１は、遅延時間Ｔ_ｏｎが目標値Ｔ_{ｏｎ（ｔ）}になる時間にローからハイに変化するようになる（図５(ａ)を参照）。さらには、出力電圧Ｖ_ｏｕｔは、出力電圧Ｖ_ｏｕｔの最大値が目標値Ｖ_{ｏｕｔ（ｔ）}となるように変化するようになる（図５(ｂ)を参照）。このようにして、出力電圧Ｖ_ｏｕｔの周波数Ｆが周波数Ｆ_ｍｏｄに調整される。すなわち、電圧変換装置１の動作周波数Ｆが周波数Ｆ_ｍｏｄに固定化される。

図７は、第１実施形態の遅延時間Ｔ_ｏｎの別の例を説明するための波形図である。

本実施形態の遅延時間Ｔ_ｏｎは、周期的に変化すれば、のこぎり波以外の形で変化してもよい。図７(ａ)は、その一例として、周波数Ｆ_ｍｏｄの「三角波」の形で周期的に変化する遅延時間Ｔ_ｏｎを示している。図７(ｂ)は、その別の例として、周波数Ｆ_ｍｏｄの「擬似的な三角波」の形で周期的に変化する遅延時間Ｔ_ｏｎを示している。さらに別の例としては、周波数Ｆ_ｍｏｄの「正弦波」の形で周期的に変化する遅延時間Ｔ_ｏｎが考えられる。

以上のように、本実施形態の電圧変換装置１は、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎを変調信号Ｖ_ｍｏｄに基づいて変化させ、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整する。よって、非線形制御方式のＤＣＤＣコンバータの動作周波数を、ＰＬＬのような大規模な回路を用いずに一定に調整することができる。すなわち、本実施形態によれば、電圧変換装置１の動作周波数を簡単な構成で固定化することが可能となる。

（第２実施形態）
図８は、第２実施形態の電圧変換装置１の構成を示す回路図である。

図８の電圧変換装置１は、図１に示す構成要素に加え、フリップフロップ１７を備えている。フリップフロップ１７は、比較信号Ｖ_ｄ１が入力されるＲ（リセット）端子と、遅延信号Ｖ_ｄ２が入力されるＳ（セット）端子と、比較信号Ｖ_ｄ１と遅延信号Ｖ_ｄ２とに応じた出力信号を出力するＱ端子とを備えている。Ｑ端子からの出力信号は、後述する切替器ＳＷに供給される。

図９は、第２実施形態の電流源１３ｃの構成を示す回路図である。

本実施形態の電流源１３ｃは、三角波発生回路２１と、ＶＩ（電圧電流）変換回路２２とを備えている。三角波発生回路２１は、トランジスタ２３と、電流源２４と、キャパシタＣ_ａと、抵抗Ｒ_ａとを備えている。ＶＩ変換回路２２は、オペアンプ２５と、第１トランジスタ２６と、第２トランジスタ２７と、切替器ＳＷと、キャパシタＣ_ｂと、抵抗Ｒ_ｂとを備えている。

本実施形態の遅延回路１３は、このような電流源１３ｃによりバイアス電流Ｉ_ｂｉａｓを周期的に変化させる。一方、電圧供給部１３ｄの電圧Ｖ_ｔｕｎｅと、キャパシタＣ_ｄの静電容量は一定とする。その結果、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎは、バイアス電流Ｉ_ｂｉａｓに応じて変化する。バイアス電流Ｉ_ｂｉａｓは、周期的に変化する変調電流の一例である。

トランジスタ２３のゲートには、変調信号Ｖ_ｍｏｄが供給される。キャパシタＣ_ａと抵抗Ｒ_ａは、電流源２４と接地ノードとの間に直列に接続されており、キャパシタＣ_ａは、トランジスタ２３と並列に接続されている。電流源２４は、トランジスタ２３およびキャパシタＣ_ａに電流を供給する定電流源である。三角波発生回路２１は、このような回路構成により、電流源２４とキャパシタＣ_ａとの間のノードから三角波電圧を出力する。

切替器ＳＷは、このノードとオペアンプ２５の非反転入力端子との間に配置され、キャパシタＣ_ｂは、この非反転入力端子と接地ノードとの間に配置されている。切替器ＳＷは、フリップフロップ１７から出力信号を受け取り、出力信号がハイのときに三角波電圧を通過させ、出力信号がローのときに三角波電圧を遮断する。このように、フリップフロップ１７からの出力信号は、三角波電圧をＶＩ変換回路２２に供給するタイミングを制御するために使用される。

符号Ｖ_＋は、オペアンプ２５の非反転入力端子に印加される電圧を示し、符号Ｖ₋は、オペアンプ２５の反転入力端子に印加される電圧を示す。オペアンプ２５の反転入力端子は、第１トランジスタ２６のドレインと抵抗Ｒ_ｂとの間のノードに接続されている。その結果、オペアンプ２５は、ボルテージフォロワとして機能し、このノードの電圧は電圧Ｖ_＋、Ｖ₋と等しくなる。オペアンプ２５の出力端子は、第１および第２トランジスタ２６、２７のゲートに接続されている。

なお、キャパシタＣ_ｂは、切替器ＳＷが三角波電圧を遮断している間に、電圧Ｖ_＋を遮断直前の電圧に維持する作用を有する。

第１トランジスタ２６のゲートは、オペアンプ２５の出力端子と、第２トランジスタ２７のゲートに接続されており、第１および第２トランジスタ２６、２７は、カレントミラーを構成している。抵抗Ｒ_ｂは、第１トランジスタ２６のドレインと接地ノードとの間に配置されている。第１および第２トランジスタ２６、２７のゲートには、オペアンプ２５からの出力電圧が印加される。第２トランジスタ２７は、この出力電圧に応じたバイアス電流Ｉ_ｂｉａｓをドレイン電流として出力する。ＶＩ変換回路２２は、このような回路構成により、三角波電圧をバイアス電流Ｉ_ｂｉａｓに変換して、周期的に変化するバイアス電流Ｉ_ｂｉａｓを生成する。

図１０は、第２実施形態の電流源１３ｃの動作を説明するための波形図である。

図１０(ａ)、図１０(ｂ)、図１０(ｃ)はそれぞれ、変調信号Ｖ_ｍｏｄ、電圧Ｖ_＋、遅延時間Ｔ_ｏｎの例を示している。三角波発生回路２１は、図１０(ａ)の変調信号Ｖ_ｍｏｄに応じて三角波電圧を出力し、その結果、周波数Ｆ_ｍｏｄの電圧Ｖ_＋がオペアンプ２５の非反転入力端子に印加される（図１０(ｂ)）。よって、オペアンプ２５からの出力電圧や、ＶＩ変換回路２２からのバイアス電流Ｉ_ｂｉａｓも、図１０(ｂ)と同様の波形を有することとなる。その結果、遅延時間Ｔ_ｏｎは、電圧Ｖ_＋を反転した波形を有することとなり、周波数Ｆ_ｍｏｄで周期的に変化することとなる（図１０(ｃ)）。

以上のように、本実施形態の遅延回路１３は、バイアス電流Ｉ_ｂｉａｓを周期的に変化させることで、遅延時間Ｔ_ｏｎを周期的に変化させる。これにより、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな電流源１３ｃにより、電圧変換装置１の動作周波数を固定化することが可能となる。

（第３実施形態）
図１１は、第３実施形態の遅延回路１３の構成を示す回路図である。

本実施形態の電流源１３ｃは、電流源３１_０と、第１から第Ｎ電流源の例としての電流源３１_１〜３１_Ｎと、第１から第Ｎ切替器の例としてのトランジスタ３２_１〜３２_Ｎとを備えている（Ｎは２以上の整数）。

電流源３１_０〜３１_Ｎは、第１トランジスタ１３ａにそれぞれ電流Ｉ_{ｂｉａｓ０}〜Ｉ_{ｂｉａｓＮ}を供給する定電流源であり、互いに並列に接続されている。トランジスタ３２_１〜３２_Ｎはそれぞれ、電流源３１_１〜３１_Ｎに直列に接続されている。トランジスタ３２_１〜３２_Ｎのゲートには、互いに異なる変調信号Ｖ_ｍｏｄが供給される。

本実施形態の電流源１３ｃは、電流源３１_０〜３１_Ｎからの電流Ｉ_{ｂｉａｓ０}〜Ｉ_{ｂｉａｓＮ}により、周期的に変化するバイアス電流Ｉ_ｂｉａｓを生成する。一方、電圧供給部１３ｄの電圧Ｖ_ｔｕｎｅと、キャパシタＣ_ｄの静電容量は一定とする。その結果、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎは、バイアス電流Ｉ_ｂｉａｓに応じて変化する。バイアス電流Ｉ_ｂｉａｓは、周期的に変化する変調電流の一例である。

なお、図１１は、一定の電圧Ｖ_ｔｕｎｅの例として、基準電圧Ｖ_ｒｅｆを示している。この基準電圧Ｖ_ｒｅｆは、図１の基準電圧Ｖ_ｒｅｆと同じものでもよいし、図１の基準電圧Ｖ_ｒｅｆと別のものでもよい。

図１２は、第３実施形態の遅延回路１３の動作を説明するための波形図である。

図１２(ａ)、図１２(ｂ)、図１２(ｃ)はそれぞれ、トランジスタ３２_１、３２_２、３２_Ｎに供給される変調信号Ｖ_ｍｏｄの例を示している。図１２(ｄ)は、バイアス電流Ｉ_ｂｉａｓの例を示している。トランジスタ３２_１〜３２_Ｎに供給される変調信号Ｖ_ｍｏｄは、いずれも周波数Ｆ_ｍｏｄで周期的に変化するが、パルス幅が互いに異なる（図１２(ａ)〜図１２(ｃ)）。その結果、バイアス電流Ｉ_ｂｉａｓの波形は、図１２(ｄ)に示すように、周波数Ｆ_ｍｏｄで周期的に変化する階段状の波形となる。

以上のように、第２実施形態の遅延回路１３は、バイアス電流Ｉ_ｂｉａｓを連続的な周期波形に変化させるのに対し、本実施形態の遅延回路１３は、バイアス電流Ｉ_ｂｉａｓを離散的な周期波形に変化させる。これにより、本実施形態の電圧変換装置１は、遅延時間Ｔ_ｏｎを周期的に変化させ、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整することができる。本実施形態によれば、ＰＬＬよりもシンプルな電流源１３ｃにより、電圧変換装置１の動作周波数を固定化することが可能となる。

（第４実施形態）
図１３は、第４実施形態の電圧供給部１３ｄの構成を示す回路図である。

図１３の電圧供給部１３ｄは、図９の電流源１３ｃから第１トランジスタ２６、第２トランジスタ２７、および抵抗Ｒ_ｂを取り除いた構成を有している。ただし、オペアンプ２５の反転入力端子は、オペアンプ２５の出力端子と接続されている。そして、オペアンプ２５は、電圧Ｖ_＋と同じ値の出力電圧を出力端子から出力し、この出力電圧が電圧Ｖ_ｔｕｎｅとなる。なお、本実施形態の遅延回路１３は、第２実施形態の遅延回路１３と同様に、図８の電圧変換装置１に設けられており、切替器ＳＷの動作がフリップフロップ１７により制御される。

本実施形態の遅延回路１３は、このような電圧供給部１３ｄにより電圧Ｖ_ｔｕｎｅを周期的に変化させる。一方、電流源１３ｃのバイアス電流Ｉ_ｂｉａｓと、キャパシタＣ_ｄの静電容量は一定とする。その結果、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎは、電圧Ｖ_ｔｕｎｅに応じて変化する。電圧Ｖ_ｔｕｎｅは、周期的に変化する変調電圧の一例である。

図１４は、第４実施形態の電圧供給部１３ｄの動作を説明するための波形図である。

図１４(ａ)、図１４(ｂ)、図１４(ｃ)はそれぞれ、変調信号Ｖ_ｍｏｄ、電圧Ｖ_＋、遅延時間Ｔ_ｏｎの例を示している。三角波発生回路２１は、図１４(ａ)の変調信号Ｖ_ｍｏｄに応じて三角波電圧を出力し、その結果、周波数Ｆ_ｍｏｄの電圧Ｖ_＋がオペアンプ２５の非反転入力端子に印加される（図１４(ｂ)）。よって、電圧Ｖ_ｔｕｎｅや遅延時間Ｔ_ｏｎは、図１４(ｂ)と同様の波形を有することとなり、遅延時間Ｔ_ｏｎは、周波数Ｆ_ｍｏｄで周期的に変化することとなる（図１４(ｃ)）。

以上のように、本実施形態の遅延回路１３は、電圧Ｖ_ｔｕｎｅを周期的に変化させることで、遅延時間Ｔ_ｏｎを周期的に変化させる。これにより、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな電圧供給部１３ｄにより、電圧変換装置１の動作周波数を固定化することが可能となる。また、本実施形態によれば、第２実施形態の電流源１３ｃよりもシンプルな電圧供給部１３ｄにより、電圧変換装置１の動作周波数を固定化することが可能となる。

（第５実施形態）
図１５は、第５実施形態の遅延回路１３の構成を示す回路図である。

本実施形態のキャパシタＣ_ｄは、キャパシタＣ_ｄ０と、第１から第Ｎキャパシタの例としてのキャパシタＣ_ｄ１〜Ｃ_ｄＮと、第１から第Ｎ切替器の例としてのトランジスタ３３_１〜３３_Ｎとを備えている（Ｎは２以上の整数）。

キャパシタＣ_ｄ０〜Ｃ_ｄＮは、一定の静電容量を有し、第１および第２トランジスタ１３ａ、１３ｂの間のノードと接地ノードとの間で互いに並列に接続されている。トランジスタ３３_１〜３３_Ｎはそれぞれ、キャパシタＣ_ｄ１〜Ｃ_ｄＮに直列に接続されている。トランジスタ３３_１〜３３_Ｎのゲートには、互いに異なる変調信号Ｖ_ｍｏｄが供給される。

本実施形態の遅延回路１３は、これらの変調信号Ｖ_ｍｏｄに基づいて、遅延回路１３に作用する静電容量を周期的に変化させる。具体的には、キャパシタＣ_ｄ１〜Ｃ_ｄＮに接続されたトランジスタ３３_１〜３３_Ｎのオン／オフを切り替えることで、遅延回路１３に作用する静電容量を周期的に変化させる。一方、電流源１３ｃのバイアス電流Ｉ_ｂｉａｓと、電圧供給部１３ｄの電圧Ｖ_ｔｕｎｅは一定とする。その結果、遅延信号Ｖ_ｄ２の遅延時間Ｔ_ｏｎは、遅延回路１３に作用する静電容量の変化に応じて変化する。

なお、図１５は、一定の電圧Ｖ_ｔｕｎｅの例として、基準電圧Ｖ_ｒｅｆを示している。この基準電圧Ｖ_ｒｅｆは、図１の基準電圧Ｖ_ｒｅｆと同じものでもよいし、図１の基準電圧Ｖ_ｒｅｆと別のものでもよい。

図１６は、第５実施形態の遅延回路１３の動作を説明するための波形図である。

図１６(ａ)、図１６(ｂ)、図１６(ｃ)はそれぞれ、トランジスタ３３_１、３３_２、３３_Ｎに供給される変調信号Ｖ_ｍｏｄの例を示している。図１２(ｄ)は、遅延回路１３に作用する静電容量の値の例を示している。トランジスタ３３_１〜３３_Ｎに供給される変調信号Ｖ_ｍｏｄは、いずれも周波数Ｆ_ｍｏｄで周期的に変化するが、パルス幅が互いに異なる（図１６(ａ)〜図１６(ｃ)）。その結果、遅延回路１３に作用する静電容量の値は、図１６(ｄ)に示すように、周波数Ｆ_ｍｏｄで周期的に変化することとなる。

以上のように、本実施形態の遅延回路１３は、遅延回路１３に作用する静電容量を周期的に変化させることで、遅延時間Ｔ_ｏｎを周期的に変化させる。これにより、出力信号Ｖ_ｏｕｔ’と出力信号Ｖ_ｏｕｔの周波数Ｆを、変調信号Ｖ_ｍｏｄの周波数Ｆ_ｍｏｄに調整することが可能となる。本実施形態によれば、ＰＬＬよりもシンプルな遅延回路１３により、電圧変換装置１の動作周波数を固定化することが可能となる。

（第６実施形態）
図１７は、第６実施形態の電圧変換装置１の構成を示す回路図である。

図１７は、図１に示す構成要素に加え、リップル注入回路の一例としてのリップル注入フィルタ３を備えるＤＣＤＣコンバータを示している。リップル注入フィルタ３は、フィードバック電圧Ｖ_ｆｂにリップルを注入して、フィードバック電圧Ｖ_ｆｂ’を出力する回路であり、フィードバック電圧Ｖ_ｆｂ’を比較器１１に供給する。

リップル注入フィルタ３は、抵抗Ｒ_Ｒと、キャパシタＣ_Ｒ１、Ｃ_Ｒ２、Ｃ_Ｒ３とを備えている。抵抗Ｒ_ＲとキャパシタＣ_Ｒ１は、電圧変換装置１とインダクタＬ_１との間の第１ノードと、抵抗Ｒ_１、Ｒ_２間のノードと比較器１１との間の第２ノードとの間に直列に接続されている。キャパシタＣ_Ｒ２は、抵抗Ｒ_ＲとキャパシタＣ_Ｒ１との間の第３ノードと、インダクタＬ_１と抵抗Ｒ_１との間の第４ノードとの間に配置されている。キャパシタＣ_Ｒ３は、抵抗Ｒ_１、Ｒ_２間のノードと第２ノードとの間の第５ノードと、キャパシタＣ_Ｒ２と第４ノードとの間の第６ノードとの間に配置されている。

本実施形態のＤＣＤＣコンバータは、このようなリップル注入フィルタ３により、フィードバック電圧Ｖ_ｆｂ’のピークをフィードバック電圧Ｖ_ｆｂのピークより高くすることができる。よって、本実施形態によれば、電圧変換装置１におけるフィードバック電圧Ｖ_ｆｂ’の変化の検出精度を向上させることが可能となる。

なお、本実施形態のリップル注入フィルタ３は、第１から第５実施形態のいずれに対しても適用可能である。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：電源変換装置、２：負荷、３：リップル注入フィルタ、
１１：比較器、１２：変調信号供給回路、１３：遅延回路、
１３ａ：第１トランジスタ、１３ｂ：第２トランジスタ、１３ｃ：電流源、
１３ｄ：電圧供給部、１３ｅ：比較器、１３ｆ：ＯＲ演算器、
１４：制御回路、１５：第１出力トランジスタ、
１６：第２出力トランジスタ、１７：フリップフロップ、
２１：三角波発生回路、２２：ＶＩ変換回路、２３：トランジスタ、２４：電流源、
２５：オペアンプ、２６：第１トランジスタ、２７：第２トランジスタ、
３１_０、３１_１、３１_２、・・・３１_Ｎ：電流源、
３２_１、３２_２、・・・３２_Ｎ：トランジスタ、
３３_１、３３_２、・・・３３_Ｎ：トランジスタ

Claims

入力電圧を受信して、基準電圧に応じた出力電圧を出力する出力部と、
前記出力電圧から得られた電圧と前記基準電圧との比較結果を示す比較信号を出力する比較器と、
前記比較信号の立ち上がりタイミングまたは立ち下がりタイミングを遅延させた遅延信号を出力する遅延回路であって、前記遅延信号の遅延時間を、周期的に変化する変調信号に基づいて変化させる遅延回路と、
前記遅延信号に基づいて前記出力部を制御する制御回路であって、前記出力電圧の周波数を、前記変調信号に依存する所定値に調整する制御回路と、
を備える電圧変換装置。
前記所定値は、前記変調信号の周波数である、請求項１に記載の電圧変換装置。
前記遅延回路は、前記変調信号に基づいて前記遅延時間を周期的に変化させる、請求項１または２に記載の電圧変換装置。
前記遅延回路は、前記変調信号に基づいて、周期的に変化する変調電流を生成し、前記変調電流に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
前記遅延回路は、前記変調信号に基づいて、周期的に変化する変調電圧を生成し、前記変調電圧に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
前記遅延回路は、前記変調信号に基づいて、前記遅延回路に作用する静電容量を周期的に変化させ、前記静電容量に基づいて前記遅延時間を変化させる、請求項１から３のいずれか１項に記載の電圧変換装置。
前記遅延回路は、
前記比較信号に応じた第１信号を出力する第２出力部と、
前記第１信号と基準信号との比較結果を示す第２信号を出力する第２比較器と、
前記比較信号と前記第２信号とのＯＲ演算結果を示す前記遅延信号を出力するＯＲ演算器と、
を備える請求項１から６のいずれか１項に記載の電圧変換装置。