JP2010050614A - 半導体装置および増幅装置 - Google Patents
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Abstract
【課題】三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことが可能な半導体装置および増幅装置を提供する。
【解決手段】半導体集積回路101は、受けたクロックに同期して電流を入出力する電流制御回路51と、電流制御回路51による電流の出力および入力によって充電および放電される第1のキャパシタC1を含み、第1のキャパシタC1の充電電荷に基づいて三角波を出力する電流/電圧変換回路52とを備える。
【選択図】図2
【解決手段】半導体集積回路101は、受けたクロックに同期して電流を入出力する電流制御回路51と、電流制御回路51による電流の出力および入力によって充電および放電される第1のキャパシタC1を含み、第1のキャパシタC1の充電電荷に基づいて三角波を出力する電流/電圧変換回路52とを備える。
【選択図】図2
Description
本発明は、半導体装置および増幅装置に関し、特に、クロックに同期した三角波を生成する半導体装置および増幅装置に関する。
スイッチング回路によって電力増幅を行なういわゆるD級アンプが知られている。D級アンプは、たとえば、積分器と、三角波生成回路と、積分器の出力と三角波生成回路の出力を比較する比較器と、比較器から受けた信号に基づいて電流を出力する電流制御回路とを備える。そして、比較器の出力が積分器の入力にフィードバックされている。
三角波生成回路の一例として、たとえば、非特許文献1には、以下のような構成が開示されている。すなわち、三角波生成回路は、差動アンプと、抵抗およびコンデンサによって構成される積分回路と、ヒステリシスを有するコンパレータとを備える。
また、D級アンプにおける三角波生成回路の一例として、たとえば、特許文献1には、以下のような構成が開示されている。すなわち、入力信号をパルス幅変調して得られるパルス幅変調出力をスイッチング増幅するスイッチング増幅段を備えたD級増幅器において使用される三角波生成回路であって、スイッチング増幅段の正電源電圧に比例した第1の定電流を出力する第1の定電流手段と、スイッチング増幅段の負電源電圧に比例した第2の定電流を出力する第2の定電流手段と、高インピーダンス素子をもって第1および第2の定電流を周期的かつ交互に選択する定電流選択手段と、選択された定電流により充電される容量を増幅器の入力端および出力端間に介挿してなり積分出力を三角波として出力する第1の積分手段と、第1の積分手段の出力を積分し三角波の位相補正指示として第1の積分手段の入力端に負帰還する第2の積分手段とを備える。
特開2006−20177号公報
本田潤著、「D級/ディジタル・アンプの設計と製作」、CQ出版、2004年発行、pp.60−61
しかしながら、非特許文献1および特許文献1記載の三角波生成回路をデジタル回路とともに用いると、システムクロック等の干渉によってビートノイズが発生してしまい、性能が劣化する場合がある。
それゆえに、本発明の目的は、三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことが可能な半導体装置および増幅装置を提供することである。
上記課題を解決するために、本発明のある局面に係わる半導体装置は、受けたクロックに同期して電流を入出力する電流制御回路と、電流制御回路による電流の出力および入力によって充電および放電される第1のキャパシタを含み、第1のキャパシタの充電電荷に基づいて三角波を出力する電流/電圧変換回路とを備える。
好ましくは、電流/電圧変換回路は、電流制御回路および第1のキャパシタの第1端に結合された第1入力端子と、第1の基準電圧を受ける第2入力端子と、第1のキャパシタの第2端に結合された出力端子とを有する第1の差動アンプと、第1の差動アンプの第1入力端子と第1のキャパシタの第1端との結合点と、電流制御回路との間に接続された第1の抵抗とを含む。
より好ましくは、半導体装置は、さらに、第1の差動アンプの出力端子に結合された第1入力端子と、第2の基準電圧を受ける第2入力端子と、出力端子とを有する第2の差動アンプと、第2の差動アンプの第1入力端子と第2の差動アンプの出力端子との間に接続された第2のキャパシタと、第2のキャパシタの一端と第2の差動アンプの第1入力端子との結合点と、第1のキャパシタの第2端と第1の差動アンプの出力端子との結合点との間に接続された第2の抵抗とを備え、第1の基準電圧は第2の差動アンプの出力端子から出力される電圧である。
より好ましくは、第1の抵抗は、抵抗値を変更可能である。
好ましくは、半導体装置は、さらに、三角波と第2の基準電圧を比較する比較回路を備え、電流/電圧変換回路は、比較回路による比較結果に基づいて三角波の直流レベルを変更する。
好ましくは、半導体装置は、さらに、三角波と第2の基準電圧を比較する比較回路を備え、電流/電圧変換回路は、比較回路による比較結果に基づいて三角波の直流レベルを変更する。
好ましくは、電流制御回路は、クロックを受ける制御電極と、電源電圧が供給されるノードに結合された第1導通電極と、第1のキャパシタに結合された第2導通電極とを有する第1導電形式の第1のトランジスタと、クロックを受ける制御電極と、接地電圧が供給されるノードに結合された第1導通電極と、第1のキャパシタに結合された第2導通電極とを有する第2導電形式の第2のトランジスタとを含む。
また本発明のある局面に係わる撮像装置は、デジタル信号をアナログ信号に変換するD/Aコンバータと、変換されたアナログ信号を積分して出力する積分回路と、三角波を生成する三角波生成回路と、積分されたアナログ信号と三角波とを比較し、比較結果を示す信号を出力する比較器と、比較器から受けた信号に基づいて電流を出力する第1の電流制御回路とを備え、三角波生成回路は、受けたクロックに同期して電流を入出力する第2の電流制御回路と、第2の電流制御回路による電流の出力および入力によって充電および放電される第1のキャパシタを有し、第1のキャパシタの充電電荷に基づいて三角波を出力する電流/電圧変換回路とを含む。
本発明によれば、三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係るモータシステムの構成を示す図である。
図1は、本発明の第1の実施の形態に係るモータシステムの構成を示す図である。
図1を参照して、モータシステム301は、発振器OSCと、マイクロステップ回路1と、D/A(Digital to Analog)コンバータ(DAC)2と、増幅装置201と、モータMとを備える。増幅装置201は、演算器3と、積分器4と、比較器5と、電流制御回路6と、三角波生成回路101とを含む。
マイクロステップ回路1は、発振器OSCから受けた発振信号に基づいて、モータMをマイクロステップ駆動するための駆動電流値を算出し、この駆動電流値を示す駆動データをD/Aコンバータ2へ出力する。
D/Aコンバータ2は、マイクロステップ回路1から受けた駆動データをアナログ信号に変換して増幅装置201へ出力する。
増幅装置201は、D/Aコンバータ2から受けたアナログ信号を増幅して駆動電流IDRVを生成し、モータMに供給する。増幅装置201は、たとえば外部端子T1およびT2を有する1個の集積回路に含まれる。
より詳細には、演算器3は、外部端子T1を介してD/Aコンバータ2から受けたアナログ信号と電流制御回路6からフィードバックされた信号とを加算して積分器4へ出力する。
積分器4は、演算器3から受けたアナログ信号を積分して比較器5へ出力する。三角波生成回路101は、三角波TRWOUTを生成して比較器5へ出力する。
比較器5は、積分器4から受けたアナログ信号と三角波生成回路101から受けた三角波TRWOUTとを比較し、比較結果を示す信号を出力する。
電流制御回路6は、比較器5から受けた信号に基づいて駆動電流IDRVを出力する。駆動電流IDRVは、外部端子T2を介してモータMに供給される。
図2は、本発明の第1の実施の形態に係る三角波生成回路の構成を示す図である。
図2を参照して、三角波生成回路101は、電流制御回路51と、電流/電圧変換回路52とを含む。
図2を参照して、三角波生成回路101は、電流制御回路51と、電流/電圧変換回路52とを含む。
電流制御回路51は、PチャネルMOS(Metal Oxide Semiconductor)トランジスタM1と、NチャネルMOSトランジスタM2とを含む。電流/電圧変換回路52は、差動アンプG1と、キャパシタC1と、抵抗R1とを含む。
PチャネルMOSトランジスタM1は、基準クロックREFCLKを受けるゲートと、電源電圧が供給されるノードVDDに結合されたソースと、キャパシタC1に結合されたドレインとを有する。NチャネルMOSトランジスタM2は、基準クロックREFCLKを受けるゲートと、接地電圧が供給されるノードVSSに結合されたソースと、キャパシタC1に結合されたドレインとを有する。
差動アンプG1は、電流制御回路51およびキャパシタC1の第1端に結合された反転入力端子と、基準電圧VREF1を受ける非反転入力端子と、キャパシタC1の第2端に結合された出力端子とを有する。抵抗R1は、PチャネルMOSトランジスタM1のドレインおよびNチャネルMOSトランジスタM2のドレインの接続ノードと差動アンプG1の反転入力端子およびキャパシタC1の第1端の接続ノードとの間に接続されている。
電流制御回路51は、基準クロックREFCLKに同期して電流を入出力する。
電流/電圧変換回路52は積分器である。電流/電圧変換回路52は、電流制御回路51による電流の出力および入力によって充電および放電されるキャパシタC1を含み、キャパシタC1の充電電荷に基づいて三角波TRWOUTを出力する。
電流/電圧変換回路52は積分器である。電流/電圧変換回路52は、電流制御回路51による電流の出力および入力によって充電および放電されるキャパシタC1を含み、キャパシタC1の充電電荷に基づいて三角波TRWOUTを出力する。
図3は、本発明の第1の実施の形態に係る三角波生成回路の動作を示す波形図である。
図3を参照して、基準クロックREFCLKが論理ハイレベルから論理ローレベルに遷移すると、ノードVDDからNチャネルMOSトランジスタM1を介して電流/電圧変換回路52へ電流が流れる。これにより、キャパシタC1が充電され、出力電圧TRWOUTのレベルが下降する。また、基準クロックREFCLKが論理ローレベルから論理ハイレベルに遷移すると、キャパシタC1が放電され、電流/電圧変換回路52からNチャネルMOSトランジスタM2を介してノードVSSへ電流が流れる。これにより、出力電圧TRWOUTのレベルが上昇する。
図3を参照して、基準クロックREFCLKが論理ハイレベルから論理ローレベルに遷移すると、ノードVDDからNチャネルMOSトランジスタM1を介して電流/電圧変換回路52へ電流が流れる。これにより、キャパシタC1が充電され、出力電圧TRWOUTのレベルが下降する。また、基準クロックREFCLKが論理ローレベルから論理ハイレベルに遷移すると、キャパシタC1が放電され、電流/電圧変換回路52からNチャネルMOSトランジスタM2を介してノードVSSへ電流が流れる。これにより、出力電圧TRWOUTのレベルが上昇する。
すなわち、基準クロックREFCLKの周波数を制御することにより、三角波TRWOUTのレベルおよび周期を制御することができる。
ここで、基準クロックREFCLKの周波数が下がると、三角波TRWOUTの振幅が大きくなり、歪む場合がある。しかしながら、本発明の第1の実施の形態に係る三角波生成回路では、抵抗R1は、その抵抗値を変更可能である。これにより、三角波TRWOUTの振幅を調整することができる。たとえば、抵抗R1の抵抗値を大きくすることにより、三角波TRWOUTの振幅を小さくすることができるため、三角波TRWOUTの歪を抑制することができる。
ところで、非特許文献1および特許文献1記載の三角波生成回路をデジタル回路とともに用いると、システムクロック等の干渉によってビートノイズが発生してしまい、性能が劣化する場合がある。
しかしながら、本発明の第1の実施の形態に係る三角波生成回路では、電流制御回路51は、基準クロックREFCLKに同期して電流を入出力する。そして、電流/電圧変換回路52は、電流制御回路51による電流の出力および入力によって充電および放電されるキャパシタC1を含み、キャパシタC1の充電電荷に基づいて三角波TRWOUTを出力する。このような構成により、基準クロックREFCLKに同期した三角波TRWOUTを生成することができる。したがって、本発明の第1の実施の形態に係る三角波生成回路では、システムクロック等の干渉によるビートノイズの発生を防ぐことができ、性能劣化を防ぐことができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る三角波生成回路と比べて三角波のレベル調整機能を追加した三角波生成回路に関する。以下で説明する内容以外は第1の実施の形態に係る三角波生成回路と同様である。
本実施の形態は、第1の実施の形態に係る三角波生成回路と比べて三角波のレベル調整機能を追加した三角波生成回路に関する。以下で説明する内容以外は第1の実施の形態に係る三角波生成回路と同様である。
図4は、本発明の第2の実施の形態に係る三角波生成回路の構成を示す図である。
図4を参照して、三角波生成回路102は、電流制御回路51と、電流/電圧変換回路52と、比較回路53とを含む。
図4を参照して、三角波生成回路102は、電流制御回路51と、電流/電圧変換回路52と、比較回路53とを含む。
電流制御回路51は、PチャネルMOS(Metal Oxide Semiconductor)トランジスタM1と、NチャネルMOSトランジスタM2とを含む。電流/電圧変換回路52は、差動アンプG1と、キャパシタC1と、抵抗R1とを含む。比較回路53は、差動アンプG2と、抵抗R2と、キャパシタC2とを含む。
差動アンプG1は、電流制御回路51およびキャパシタC1の第1端に結合された反転入力端子と、基準電圧VREF1を受ける非反転入力端子と、キャパシタC1の第2端に結合された出力端子とを有する。抵抗R1は、PチャネルMOSトランジスタM1のドレインおよびNチャネルMOSトランジスタM2のドレインの接続ノードと差動アンプG1の反転入力端子およびキャパシタC1の第1端の接続ノードとの間に接続されている。
差動アンプG2は、差動アンプG1の出力端子に結合された反転入力端子と、基準電圧VREF2を受ける非反転入力端子と、差動アンプG1の非反転入力端子に結合された出力端子とを有する。抵抗R2は、差動アンプG1の出力端子およびキャパシタC1の第2端の接続ノードと差動アンプG2の反転入力端子およびキャパシタC2の第1端の接続ノードとの間に接続されている。キャパシタC2は、差動アンプG2の出力端子と差動アンプG2の反転入力端子および抵抗R2の接続ノードとの間に接続されている。
電流制御回路51は、基準クロックREFCLKに同期して電流を入出力する。
電流/電圧変換回路52は積分器である。電流/電圧変換回路52は、電流制御回路51による電流の出力および入力によって充電および放電されるキャパシタC1を含み、キャパシタC1の充電電荷に基づいて三角波TRWIを生成し、比較回路53へ出力する。
電流/電圧変換回路52は積分器である。電流/電圧変換回路52は、電流制御回路51による電流の出力および入力によって充電および放電されるキャパシタC1を含み、キャパシタC1の充電電荷に基づいて三角波TRWIを生成し、比較回路53へ出力する。
比較回路53は、電流/電圧変換回路52の出力電圧すなわち三角波TRWIと基準電圧VREF2を比較する。電流/電圧変換回路52は、比較回路53による比較結果に基づいて三角波TRWIの直流レベルを変更し、三角波TRWOUTとして出力する。
差動アンプG2は、三角波TRWIと基準電圧VREF2の差を示す電圧を差動アンプG1の非反転入力端子へ出力する。これにより、出力電圧TRWOUTの直流レベルが電流/電圧変換回路52にフィードバックされ、三角波生成回路102の動作点が時間とともにずれていくことを防ぐことができる。
また、抵抗R2は、三角波TRWOUTの歪を小さくするために、抵抗R1より大きい抵抗値が設定される。
その他の構成および動作は第1の実施の形態に係る三角波生成回路と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第2の実施の形態に係る三角波生成回路では、本発明の第1の実施の形態に係る三角波生成回路と同様に、システムクロック等の干渉によるビートノイズの発生を防ぐことができ、性能劣化を防ぐことができる。
なお、本発明の第2の実施の形態に係る三角波生成回路では、差動アンプG2の出力端子と差動アンプG1の非反転入力端子とが直接接続されている構成であるとしたが、これに限定するものではない。差動アンプG2の出力端子およびキャパシタC2の第2端の接続ノードと差動アンプG1の非反転入力端子との間に抵抗等が接続されている構成であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 マイクロステップ回路、2 D/Aコンバータ、3 演算器、4 積分器、5 比較器、6 電流制御回路、51 電流制御回路、52 電流/電圧変換回路、53 比較回路、101,102 三角波生成回路、201 増幅装置、301 モータシステム、R1,R2,R3 抵抗、C1,C2 キャパシタ、G1,G2 差動アンプ、OSC 発振器、M モータ、M1 PチャネルMOSトランジスタ、M2 NチャネルMOSトランジスタ。
Claims (7)
- 受けたクロックに同期して電流を入出力する電流制御回路と、
前記電流制御回路による電流の出力および入力によって充電および放電される第1のキャパシタを含み、前記第1のキャパシタの充電電荷に基づいて三角波を出力する電流/電圧変換回路とを備える半導体装置。 - 前記電流/電圧変換回路は、
前記電流制御回路および前記第1のキャパシタの第1端に結合された第1入力端子と、第1の基準電圧を受ける第2入力端子と、前記第1のキャパシタの第2端に結合された出力端子とを有する第1の差動アンプと、
前記第1の差動アンプの第1入力端子と前記第1のキャパシタの第1端との結合点と、前記電流制御回路との間に接続された第1の抵抗とを含む請求項1に記載の半導体装置。 - 前記半導体装置は、さらに、
前記第1の差動アンプの出力端子に結合された第1入力端子と、第2の基準電圧を受ける第2入力端子と、出力端子とを有する第2の差動アンプと、
前記第2の差動アンプの第1入力端子と前記第2の差動アンプの出力端子との間に接続された第2のキャパシタと、
前記第2のキャパシタの一端と前記第2の差動アンプの第1入力端子との結合点と、前記第1のキャパシタの第2端と前記第1の差動アンプの出力端子との結合点との間に接続された第2の抵抗とを備え、
前記第1の基準電圧は前記第2の差動アンプの出力端子から出力される電圧である請求項2に記載の半導体装置。 - 前記第1の抵抗は、抵抗値を変更可能である請求項2に記載の半導体装置。
- 前記半導体装置は、さらに、
前記三角波と第2の基準電圧を比較する比較回路を備え、
前記電流/電圧変換回路は、前記比較回路による比較結果に基づいて三角波の直流レベルを変更する請求項1に記載の半導体装置。 - 前記電流制御回路は、
前記クロックを受ける制御電極と、電源電圧が供給されるノードに結合された第1導通電極と、前記第1のキャパシタに結合された第2導通電極とを有する第1導電形式の第1のトランジスタと、
前記クロックを受ける制御電極と、接地電圧が供給されるノードに結合された第1導通電極と、前記第1のキャパシタに結合された第2導通電極とを有する第2導電形式の第2のトランジスタとを含む請求項1に記載の半導体装置。 - デジタル信号をアナログ信号に変換するD/Aコンバータと、
前記変換されたアナログ信号を積分して出力する積分回路と、
三角波を生成する三角波生成回路と、
前記積分されたアナログ信号と前記三角波とを比較し、比較結果を示す信号を出力する比較器と、
前記比較器から受けた信号に基づいて電流を出力する第1の電流制御回路とを備え、
前記三角波生成回路は、
受けたクロックに同期して電流を入出力する第2の電流制御回路と、
前記第2の電流制御回路による電流の出力および入力によって充電および放電される第1のキャパシタを有し、前記第1のキャパシタの充電電荷に基づいて三角波を出力する電流/電圧変換回路とを含む増幅装置。
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