KR20030083206A - 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로 - Google Patents

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Abstract

본 발명의 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로는, 동작 전원과 온도 변화에 대응하는 검출 전압 신호를 발생시키는 검출 전압 발생부, 및 검출 전압 신호 및 입력 제어 전압 신호에 대응하는 발진 제어 전류 신호를 출력하는 제어 회로부를 구비하는 것을 특징으로 한다. 본 발명에 따른 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로에 의하면, 동작 전원과 온도 변화에 대응하여 발진 제어 전류를 보상하고, 이에 따라 위상 동기 루프의 이득이 보상되도록 함으로서 위상 동기 회로의 구현시에 안정된 동작 특성을 나타낼 수 있다.

Description

전압 제어 발진기를 위한 적응형 루프 이득 제어 회로{Adaptive loop gain control circuit for voltage controlled oscillator}
본 발명은 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로에 관한 것으로서, 보다 상세하게는 위상 동기 루프 시스템에서 사용되는 전압 제어 발진기 내에서의 동작 전압 및 온도 변화에 따른 루프 이득을 보상해주는 적응형 루프 이득 제어 회로에 관한 것이다.
위상 동기 루프(PLL; Phase Locked Loop) 회로는 송신해온 신호의 위상을 동기시키는 기능을 수행하는 회로를 의미한다. 여기서 위상 동기란 기준 신호원에 관해 일정한 위상각에서 작동하도록 발진기 또는 주기 신호 발생기를 제어하는 것을 말한다. 이와 같은 위상 동기 루프 회로는 디지털 피변조파의 동기 복조, 코히어런트 반송파의 추적, 임계의 연장, 비트(bit)의 동기, 심벌의 동기 등 다양한 분야에서 사용되고 있다.
도 1은 일반적인 위상 동기 루프 시스템을 나타내 보인 블록도이다.
도 1을 참조하면, 위상 동기 루프 시스템은, 위상 검출부(PD; Phase Detector))(110), LPF(Low Pass Filter)(120) 및 전압 제어 발진부(VCO; Voltage Controlled Oscillator)(130)를 포함하여 구성되어, 전압 제어 발진부(130)의 출력 주파수 신호가 위상 검출부(110)로 궤환되도록 구성된다. 상기 전압 제어 발진부(130)는 전압-전류 변환부(131) 및 링 발진부(132)를 포함하여 구성된다. 전압-전류 변환부(131)는, LPF(120) 내의 임피던스에 의해 강하된 입력 제어 전압(VCON)에 대응하는 발진 주파수를 제어하기 위한 제어 전류(ICON)로 변환시켜 링 발진부(132)에 공급한다. 링 발진부(132)는 제어 전류(ICON)를 발진 주파수로 변환시키며, 이를 위하여 복수(N)개의 전류 스위치들(S1, …, SN)이 링 형태로 배열되어 입력과 출력의 극성이 반대로 연결되는 구조를 갖는다. 복수(N)개의 전류 스위치들(S1, …, SN)로 배열된 링 발진부(132)에서 제어 전류(ICON)에 따른 발진 주파수(fVCO)는 아래의 수학식 1과 같다.
여기서 C는 전류 스위치의 용량성 부하를 나타내고, VO는 발진 주파수 신호의 크기를 나타낸다.
한편 입력 제어 전압 신호를 출력 주파수 신호로 변환시키는 전압 제어 발진부(130)의 주파수 이득(KVCO)은 아래의 수학식 2와 같이 정의된다.
따라서 제어 전류(ICON)에 따른 전압 제어 발진부(130)의 주파수 이득(KVCO)은 아래의 수학식 3과 같이 나타낼 수 있다.
또한 위상 동기 루프 시스템의 이득(A)은 아래의 수학식 4와 같이 표현될 수 있다.
여기서, KΦ는 위상 검출부(110)의 위상차 이득을 나타내고, Z(S)는 LPF(120)의 임피던스이며, 그리고 S는 주파수 영역을 나타낸다.
상기 수학식 4에 따르면, 위상 동기 시스템의 이득(A)은 전압 제어발진부(130)의 주파수 이득(KVCO)에 1차적으로 비례한다는 것을 알 수 있다.
그런데 동작 환경이 변화하는 경우, 예컨대 동작 전압이 감소하거나 동작 온도가 증가하는 경우, 전압 제어 발진부(130)의 주파수 이득(KVCO)이 감소하게 된다. 따라서 위상 동기 루프 시스템의 이득(A)은 전압 제어 발진부(130)의 주파수 이득(KVCO)의 감소에 비례하여 감소되며, 일정한 발진 주파수를 유지하기 위하여 입력 제어 전압(VCON)은 증가되어야 한다. 이와 같이 일반적인 위상 동기 루프 시스템의 전압 제어 발진부(130)는, 동작 환경에 따른 위상 동기 루프 시스템의 이득(A)의 변화에 의해 동작 범위가 제한 받는다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 위상 동기 루프 시스템의 안정된 동작 범위를 확보하기 위하여 입력 제어 전압의 선형 영역을 최대화하면서 동작 환경의 변화에 따른 위상 동기 루프 시스템의 이득에 대한 보상이 이루어질 수 있는 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로를 제공하는 것이다.
도 1은 일반적인 위상 동기 루프 시스템을 나타내 보인 블록도이다.
도 2는 본 발명에 따른 적응형 루프 이득 제어 회로를 나타내 보인 회로도이다.
도 3은 도 2의 적응형 루프 이득 제어 회로에서의 동작 전압 및 온도 변화에 대한 검출 전압 특성을 나타내 보인 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로는, 동작 전원과 온도 변화에 대응하는 검출 전압 신호를 발생시키는 검출 전압 발생부; 및 상기 검출 전압 신호 및 입력 제어 전압 신호에 대응하는 발진 제어 전류 신호를 출력하는 제어 회로부를 구비하는 것을 특징으로 한다.
상기 검출 전압 발생부는 상기 검출 전압 신호의 잡음 성분을 제거하는 잡음 여과기를 포함하는 것이 바람직하다. 상기 잡음 여과기는, 저항기 및 커패시터로 구성될 수 있다.
상기 검출 전압 발생부는, 게이트 단자 및 드레인 단자에는 제1 공급 전원이 연결되고 소스 단자로는 상기 검출 전압을 출력하는 제1 모스 트랜지스터; 및 게이트 단자 및 드레인 단자에는 제2 공급 전원이 연결되고 소스 단자는 상기 제1 모스 트랜지스터의 소스 단자와 연결되는 제2 모스 트랜지스터를 포함하는 것이 바람직하다.
상기 제어 회로부는, 비반전 단자로 입력 제어 전압 신호가 입력되고 반전 단자는 출력 단자에 연결된 제1 연산 증폭기; 비반전 단자로 상기 검출 전압 신호가 입력되고 반전 단자는 상기 제1 연산 증폭기의 출력 단자에 연결되어 상기 검출 전압과 상기 제1 연산 증폭기의 출력 전압의 차를 증폭해서 전류 제어 전압 신호를 출력하는 제2 연산 증폭기; 및 게이트 단자는 상기 제2 연산 증폭기의 출력 단자에 연결되고 소스 단자는 제1 공급 전원에 연결되어 드레인 단자로 제어 전류 신호를 출력하는 제3 모스 트랜지스터를 포함하는 것이 바람직하다. 이 경우 상기 제2 연산 증폭기의 반전 단자와 출력 단자 사이에서 커패시터 및 저항기가 병렬로 연결되어 구성된 잡음 여과기를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 적응형 루프 이득 제어 회로를 나타내 보인 회로도이다.
도 2를 참조하면, 본 발명에 다른 적응형 루프 이득 제어 회로(200)는, 동작 전원 및 온도에 대한 정보를 갖는 검출 전압 신호(VS)를 발생시키는 검출 전압 발생부(210), 및 검출 전압 신호(VS)와 입력 제어 전압 신호에 응답하여 전압 제어 발진기의 발진 주파수를 제어하는 발진 제어 전류 신호를 발생시키는 제어 회로부(220)를 포함하여 구성된다.
검출 전압 발생부(210)는, n-채널형 모스 트랜지스터(NMOS), 제1 p-채널형 모스 트랜지스터(PMOS1), 제1 저항기(211), 제2 저항기(212) 및 제1 커패시터(213)를 포함하여 구성된다. n-채널형 모스 트랜지스터(NMOS)의 게이트 단자와 드레인 단자는 공급 전원(VCC)에 공통으로 연결되고, 소스 단자는 제1 p-채널형 모스 트랜지스터(PMOS1)의 소스 단자에 연결되면서 제어 회로부(220)의 입력으로 사용된다. 제1 p-채널형 모스 트랜지스터(PMOS1)의 게이트 단자와 드레인 단자는 공급 전원(VSS)에 연결되고, 소스 단자는 n-채널형 모스 트랜지스터(NMOS)의 소스 단자와 연결된다. 제1 저항기(211) 및 제2 저항기(212)는 직렬로 연결된다. 제1 저항기(211)의 일단은 공급 전원(VCC)에 연결되고, 제2 저항기(212)의 일단은 공급 전원(VSS)에 연결된다. 그리고 제1 커패시터(213)는 n-채널형 모스트랜지스터(NMOS)의 소스 단자 및 제1 p-채널형 모스 트랜지스터(PMOS1)의 소스 단자 사이의 제1 노드(n1)와, 제1 저항기(211) 및 제2 저항기(212) 사이의 제2 노드(n2) 사이에 배치된다.
제어 회로부(220)는 제1 증폭기(221), 제2 증폭기(222) 및 제2 p-채널형 모스 트랜지스터(PMOS2)를 포함하여 구성된다. 제1 증폭기(221) 및 제2 증폭기(222)는 연산 증폭기(OP-Amp; OPerational Amplifier)로 구성된다. 제1 증폭기(221)의 비반전 단자(+)에는 입력 제어 신호(VCON)가 입력되고, 반전 단자(-)는 제1 증폭기(221)의 출력 단자와 연결된다. 제2 증폭기(222)의 비반전 단자(+)는, 검출 전압 발생부(210)의 n-채널형 모스 트랜지스터(NMOS) 및 제1 p-채널형 모스 트랜지스터(PMOS1)의 공통 소스 단자에 연결되어, 결국 검출 전압 발생부(210)의 제2 노드(n2)에서의 검출 전압 신호(VS)가 입력된다. 제2 증폭기(222)의 반전 단자(-)는 제3 저항기(223)를 통과하여 제1 증폭기(221)의 출력 단자에 연결된다. 제2 증폭기(222)의 반전 단자(-)는, 또한 제4 저항기(224) 및 제2 커패시터(225)가 병렬로 연결된 회로를 통과하여 제2 증폭기(222)의 출력 단자와도 연결된다. 제2 증폭기(222)의 출력 단자는 제2 p-채널형 모스 트랜지스터(PMOS2)의 게이트 단자에 연결된다. 제2 p-채널형 모스 트랜지스터(PMOS2)의 소스 단자는 공급 전원(VCC)에 연결되고, 드레인 단자는 발진 제어 전류(ICON) 출력 단자에 연결된다.
이와 같은 회로 구성을 갖는 적응형 루프 이득 제어 회로의 동작을 보다 상세히 설명하면 다음과 같다.
동작 전원들(VCC및 VSS)이 n-채널형 모스 트랜지스터(NMOS) 및 제1 p-채널형 모스 트랜지스터(PMOS1)의 각 게이트 단자 및 소스 단자에 공통으로 연결되어 있으므로, n-채널형 모스 트랜지스터(NMOS) 및 제1 p-채널형 모스 트랜지스터(PMOS1)는 항상 포화 영역에서 동작한다. 검출 전압 발생부(210)의 제2 노드(n2)에서의 검출 전압 신호(VS)의 크기는 n-채널형 모스 트랜지스터(NMOS) 및 제1 p-채널형 모스 트랜지스터(PMOS2)의 전류 관계로부터 아래의 수학식 5로 나타낼 수 있다.
여기서, KN은 n-채널형 모스 트랜지스터(NMOS)의 온도 계수이며, KP는 제1 p-채널형 모스 트랜지스터(PMOS2)의 온도 계수이다. 일반적으로 KP가 KN보다 더 크다.
상기 수학식 5에서 알 수 있듯이, 검출 전압 신호(VS)는 공급 전원(VCC및 VSS)과 동작 온도의 함수이다. 즉 검출 전압 신호(VS)는 공급 전원(VCC및 VSS)에 의한 동작 전압이 증가함에 선형적으로 증가한다. 또한 검출 전압 신호(VS)는 동작온도가 증가함에 따라의 비율로 감소된다. 한편 제2 노드(n2)와 공급 전원(VCC및 VSS) 사이에 직렬로 연결된 제1 커패시터(213)와, 제1 저항기(211) 및 제2 저항기(212)는 RC 여과기(filter) 역할을 수행하여 검출 전압 신호(VS)의 잡음 성분을 여과시킨다.
도 3은 도 2의 적응형 루프 이득 제어 회로에서의 동작 전압 및 온도 변화에 대한 검출 전압 특성을 나타내 보인 그래프이다. 도 3에서 가로축은 동작 전원의 크기 및 온도를 나타내고, 왼쪽 세로축은 검출 전압(VS)을 나타내며, 그리고 오른쪽 세로축은 발진 제어 전류(ICON)를 나타낸다.
도 3을 참조하면, 동작 전원의 크기(VCC-VSS)가 증가함에 따라 검출 전압(VS)이 증가(310)하고, 검출 전압(VS)이 증가함에 따라 전류 제어 전압(VCOM)이 증가(320)한다. 또한 온도가 증가함에 따라 검출 전압(VS)이 감소(330)하고, 검출 전압(VS)이 감소함에 따라 전류 제어 전압(VCOM)이 감소한다. 이와 같이 동작 전원의 크기(VCC-VSS)의 증가 및 온도 증가에 다른 전류 제어 전압(VCOM)의 증가 및 감소는, 동작 전원의 크기 및 온도 변화에 따른 발진 제어 전류(ICON)를 보상하며, 결과적으로 위상 동기 루프 회로에서 발진기의 일정 주파수에 대응하는 입력 제어 전압(VCON)에서 동작 전압과 온도 변화에 대한 위상 동기 루프 이득이 보상된다.
다시 도 2를 참조하면, 검출 전압 발생부(210)의 제2 제1 증폭기(221)의 증폭 이득이 1인 경우, 입력 제어 전압(VCON)이 제1 증폭기(221)의 출력단에 동일한 신호 크기로 전달된다. 제2 증폭기(222)는, 비반전 단자(+)로 동작 전원과 온도 변화에 대한 정보를 갖는 검출 전압 신호(VS)가 입력되고, 반전 단자(-)로는 아래의 수학식 6으로 나타낼 수 있는 전압 신호(V1)가 입력된다.
여기서 R3은 제3 저항기(223)의 저항값이며, R4는 제4 저항기(224)의 저항값이다. 이와 같은 입력 전압들은 제2 증폭기(222)에 의해 증폭되어 아래의 수학식 7과 같이 나타낼 수 있는 전류 제어 전압(VCOM)이 제2 증폭기(222)의 출력 단자로 출력된다.
상기 수학식 7에 의해 알 수 있듯이, 발진 제어 전류(ICON)를 제어할 수 있는 입력 제어 전압(VCON)과 전류 제어 전압(VCOM)의 변화 범위는 0V에서까지이며, 제3 저항기(223) 및 제4 저항기(224)의 저항값들(R3, R4)을 조정함으로써변화된다. 제2 증폭기(222)의 반전 단자(-)와 출력 단자 사이에 연결된 제2 커패시터(225)는 제2 증폭기(222)의 출력단에서의 잡음을 제거하고 제2 증폭기(222)의 위상 이득을 강화시키는 역할을 수행한다. 제2 증폭기(222)로부터 출력되는 전류 제어 전압(VCOM)은 제2 p-채널형 모스 트랜지스터(PMOS2)의 게이트 단자로 입력된다. 제2 p-채널형 모스 트랜지스터(PMOS2)가 포화 영역에서 동작하는 경우, 발진 제어 전류(ICON)는 아래의 수학식 8과 같이 나타낼 수 있다.
여기서 KP3은 제2 p-채널형 모스 트랜지스터(PMOS2)의 전류 계수를 나타내고, VTP2는 제2 p-채널형 모스 트랜지스터(PMOS2)의 임계 전압을 나타낸다.
발진 제어 전류(ICON)를 나타낸 상기 수학식 8과, 검출 전압(VS)을 나타낸 수학식 5에서 알 수 있듯이, 동작 전원과 온도의 변화에 대하여 제2 p-채널형 모스 트랜지스터(PMOS2)에서의 드레인 출력인 발진 제어 전류(ICON)에 일차적으로 비례하는 위상 동기 루프 이득은 검출 전압(VS)의 변화에 의해 보상된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 전압 제어 발진기를 위한 적응형 루프 이득 제어 회로에 의하면, 동작 전원과 온도 변화에 대응하여 발진 제어 전류를 보상하고, 이에 따라 위상 동기 루프의 이득이 보상되도록 함으로서 위상 동기 회로의 구현시에 안정된 동작 특성을 나타낼 수 있다는 이점을 제공한다.

Claims (6)

  1. 동작 전원과 온도 변화에 대응하는 검출 전압 신호를 발생시키는 검출 전압 발생부; 및
    상기 검출 전압 신호 및 입력 제어 전압 신호에 대응하는 발진 제어 전류 신호를 출력하는 제어 회로부를 구비하는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
  2. 제1항에 있어서,
    상기 검출 전압 발생부는 상기 검출 전압 신호의 잡음 성분을 제거하는 잡음 여과기를 포함하는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
  3. 제2항에 있어서,
    상기 잡음 여과기는, 저항기 및 커패시터로 구성되는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
  4. 제1항에 있어서, 상기 검출 전압 발생부는,
    게이트 단자 및 드레인 단자에는 제1 공급 전원이 연결되고 소스 단자로는 상기 검출 전압을 출력하는 제1 모스 트랜지스터; 및
    게이트 단자 및 드레인 단자에는 제2 공급 전원이 연결되고 소스 단자는 상기 제1 모스 트랜지스터의 소스 단자와 연결되는 제2 모스 트랜지스터를 포함하는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
  5. 제1항에 있어서, 상기 제어 회로부는,
    비반전 단자로 입력 제어 전압 신호가 입력되고 반전 단자는 출력 단자에 연결된 제1 연산 증폭기;
    비반전 단자로 상기 검출 전압 신호가 입력되고 반전 단자는 상기 제1 연산 증폭기의 출력 단자에 연결되어 상기 검출 전압과 상기 제1 연산 증폭기의 출력 전압의 차를 증폭해서 전류 제어 전압 신호를 출력하는 제2 연산 증폭기; 및
    게이트 단자는 상기 제2 연산 증폭기의 출력 단자에 연결되고 소스 단자는 제1 공급 전원에 연결되어 드레인 단자로 제어 전류 신호를 출력하는 제3 모스 트랜지스터를 포함하는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
  6. 제5항에 있어서,
    상기 제2 연산 증폭기의 반전 단자와 출력 단자 사이에서 커패시터 및 저항기가 병렬로 연결되어 구성된 잡음 여과기를 더 포함하는 것을 특징으로 하는 적응형 루프 이득 제어 회로.
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