JP4785801B2

JP4785801B2 - Ｄ級増幅器

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Publication number: JP4785801B2
Application number: JP2007189768A
Authority: JP
Inventors: 輝充小松
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-07-20
Filing date: 2007-07-20
Publication date: 2011-10-05
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Description

本発明は、Ｄ級増幅器に関し、特にコイル等の負荷を駆動するパルス幅変調（ＰＷＭ：ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）による増幅器に関する。

Ｄ級増幅器は、入力信号をパルス幅変調して電力増幅を行う増幅器であって、例えば携帯電話機などのオーディオアンプとして広く使用される。このようなＤ級増幅器は、入力するアナログ信号とその差動信号とをそれぞれ三角波搬送波信号相当と比較し、パルス幅変調された正相および逆相の出力パルス信号を出力する。Ｄ級増幅器は、出力パルス信号を低飽和なパルス状の電圧で駆動することができるため、リニアアンプと比べて低消費である特徴がある。

このようなＤ級増幅器が、例えば特許文献１、２において開示されている。図７は、特許文献１において開示されているＤ級増幅器の構成を示すブロック図である。図７において、比較器１４０、１４２は、ＡＵＤＩＯＩＮ入力と電圧帰還用の積分アンプ１２４、１２６によってそれぞれ生成される差動信号と三角波信号発生器１２３で発生される三角波信号ＲＡＭＰ、反転三角波信号ＲＡＭＰＢとをそれぞれ比較する。比較器１４０の比較結果であるパルス幅変調されたパルス信号は、ハーフブリッジ１２８で増幅され、出力端子ＯＵＴＰに出力される。また、比較器１４２の比較結果であるパルス幅変調されたパルス信号は、ハーフブリッジ１３０で増幅され、出力端子ＯＵＴＮに出力される。出力端子ＯＵＴＰ、ＯＵＴＮ間には負荷１３１が接続される。出力端子ＯＵＴＰは、帰還路として抵抗器Ｒｆｂ２を介して容量Ｃ１０２が入出力間に接続される積分アンプ１２４に接続される。出力端子ＯＵＴＮは、帰還路として抵抗器Ｒｆｂ１を介して容量Ｃ１０１が入出力間に接続される積分アンプ１２６に接続される。このような構成のＤ級増幅器は、正側の回路１２１と負側の回路１２２とによってそれぞれパルス幅変調された正相および逆相の出力パルス信号を負荷１３１の両端に出力する。

また、図８は、特許文献２において開示されているＤ級増幅器の構成を示すブロック図である。図８において、Ｄ級増幅器は、入力の音声電圧信号Ｓｉｎを極性が異なる２つの信号に電流変換する電圧制御電流源回路Ｆ１、電流変換された各信号とフィードバック信号の電荷がそれぞれ蓄積される積分用容量素子Ｃ１０１、Ｃ１０２、積分用容量素子Ｃ１０１、Ｃ１０２の電位と基準電位Ｖｃｏｍとをそれぞれ比較するＰＷＭ変換用ヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２、その出力をそれぞれ増幅する出力バッファＢ１、Ｂ２、その出力をそれぞれフィードバックする定電流源帰還回路Ｉ１、Ｉ２とを備える。

入力信号Ｓｉｎを極性が反転された差動電流に変換し、フィードバック電流Ｉｆｂと電流オシレータ回路２の電流をキャパシタＣ１、Ｃ２を利用して加算し、リファレンス電圧Ｖｃｏｍと比較することにより、出力端子ＯＵＴＰ、ＯＵＴＮにパルス幅変調されたパルス信号が出力される。図８の回路構成の場合、三角波搬送波を用いるのではなく、電流オシレータの電流を用いて搬送波としているが、差動電流と搬送波パルス電流の差分をキャパシタで合成し、リファレンス電圧Ｖｃｏｍで比較することは、差動電圧を三角波搬送波電圧で比較するのと同様の効果が得られる。

米国特許第６２６２６３２号明細書特開２００５−３０３８１４号公報

以下の分析は本発明において与えられる。

特許文献１、２等の従来のＤ級増幅器における増幅動作を説明するブロック図を図９に示す。図９において、入力端子ＩＮに入力される入力信号ｓ１から２値信号である出力信号ｘ１および出力信号ｘ２を生成し、出力端子ＯＵＴＰと出力端子ＯＵＴＮとの間に接続された負荷を駆動する。出力信号ｘ１は、入力信号ｓ１と、出力信号ｘ１を係数器１０２ａ（係数β）で帰還した信号との差に対し、増幅器１０１ａ（利得Ａ１）によって増幅され出力される。また、出力信号ｘ２は、入力信号ｓ１の反転信号（差動回路１０４によって利得−１とされる信号）と、出力信号ｘ２を係数器１０２ｂ（係数β）で帰還した信号との差に対し、増幅器１０１ｂ（利得Ａ２）によって増幅され出力される。ここで、増幅器１０１ａ、１０１ｂは、積分器および比較器で構成される回路に相当する。

今、増幅器１０１ａ、１０１ｂのそれぞれの出力において、ノイズ信号ｄ１、ｄ２が混入するものと想定する。このような条件において、以下の式が成り立つ。
ｘ１＝Ａ１（ｓ−β・ｘ１）＋ｄ１
ｘ２＝Ａ２（−ｓ−β・ｘ２）＋ｄ２
∴ｘ１−ｘ２＝Ａ１・ｓ／（１＋Ａ１・β）＋Ａ２・ｓ／（１＋Ａ２・β）＋ｄ１／（１＋Ａ１・β）−ｄ２／（１＋Ａ２・β）

ところで、増幅器１０１ａ、１０１ｂは、それぞれ異なる積分器、比較器で構成されるため、正確にＡ１＝Ａ２とすることはできない。したがって、電源ノイズやグランドノイズ等のノイズ信号ｄ１、ｄ２が同相で同じ振幅の信号である場合でも、ｘ１−ｘ２が供給される負荷に対しノイズ信号が出力されてしまい、外乱に対する強い耐性が得られない。

本発明の１つのアスペクト（側面）に係るＤ級増幅器は、入力信号から２値信号である第１および第２の出力信号を生成し、第１の出力端子と第２の出力端子との間に接続された負荷を駆動するＤ級増幅器であって、入力信号、第１の出力信号の反転信号、および第２の出力信号からパルス幅変調された第１のパルス信号を生成するパルス生成回路と、第１のパルス信号を入力し、第１のパルス信号のローレベルおよびハイレベルをそれぞれ反転して第１のパルス信号の半周期分シフトした第２のパルス信号を生成する差動パルス生成回路と、第１のパルス信号を入力し、第１の出力信号を生成して第１の出力端子に供給する第１のパルス増幅回路と、第２のパルス信号を入力し、第２の出力信号を生成して第２の出力端子に供給する第２のパルス増幅回路と、を備える。

本発明によれば、Ｄ級増幅器の利得を決定するパルス生成回路が第１および第２の出力信号に対して共通に用いられる。したがって、第１および第２のパルス増幅回路に同相で同じ振幅のノイズ信号が重畳した場合に、負荷にはノイズ信号が出力されず、外乱に対する強い耐性が得られる。

図１は、本発明の実施形態に係るＤ級増幅器における増幅動作を説明するブロック図である。図１において、Ｄ級増幅器は、入力端子ＩＮに入力される入力信号ｓ１から２値信号である出力信号（第１の出力信号、＋側出力信号）ｙ１および出力信号（第２の出力信号、−側出力信号）ｙ２を生成し、出力端子（第１の出力端子）ＯＵＴＰと出力端子（第２の出力端子）ＯＵＴＮとの間に接続された負荷を駆動する。パルス生成回路１０は、入力信号ｓ１、出力信号ｙ１の反転信号、および出力信号ｙ２からパルス幅変調されたパルス信号（第１のパルス信号）ｙ０を生成する。差動パルス生成回路１４は、パルス信号ｙ０を入力し、パルス信号ｙ０のローレベルおよびハイレベルをそれぞれ反転してパルス信号ｙ０の半周期分シフトしたパルス信号（第２のパルス信号）ｙ３を生成する。パルス増幅回路（第１のパルス増幅回路）１１ａは、パルス信号ｙ０を入力し、出力信号ｙ１を生成して出力端子ＯＵＴＰに供給する。パルス増幅回路（第２のパルス増幅回路）１１ｂは、パルス信号ｙ３を入力し、出力信号ｙ２を生成して出力端子ＯＵＴＮに供給する。

以上のようなＤ級増幅器において、パルス生成回路１０は、入力信号ｓ１と、出力信号ｙ１を係数器１２ａ（係数β）で帰還して反転した信号と、出力信号ｙ２を係数器１２ｂ（係数β）で帰還した信号との和を求め、利得Ａの増幅を行って信号ｙ０を得る回路と見なすことができる。また、差動パルス生成回路１４は、デューティ比を変えずに反転するだけであるので、利得が−１である回路と見なすことができる。さらに、パルス増幅回路１１ａ、１１ｂは、デューティ比を変えないので、利得が１である回路と見なすことができる。ここで、パルス増幅回路１１ａ、１１ｂのそれぞれの出力において、ノイズ信号ｄ１、ｄ２が混入するものと想定する。このような条件において、以下の式が成り立つ。
ｙ１＝Ａ（ｓ−β・ｙ１＋β・ｙ２）＋ｄ１
ｙ２＝−Ａ（ｓ−β・ｙ１＋β・ｙ２）＋ｄ２
∴ｙ１−ｙ２＝２Ａ・ｓ＋ｄ１−ｄ２−２Ａ・β（ｙ１−ｙ２）
∴ｙ１−ｙ２＝２Ａ・ｓ／（１＋２Ａ・β）＋（ｄ１−ｄ２）／（１＋２Ａ・β）

以上の式から、ノイズ信号ｄ１、ｄ２が同相で同じ振幅の信号である場合、ｙ１−ｙ２が供給される負荷には、ノイズ信号が出力されず、外乱に対する強い耐性が得られる。

なお、本発明の実施形態に係るＤ級増幅器において、パルス生成回路は、入力信号に対応する第１の電流と、第１の出力信号の反転信号のレベルに対応して正または負となる第２の電流と、第２の出力信号のレベルに対応して正または負となる第３の電流と、方形波信号のレベルに対応して正または負となる第４の電流とを生成する電流供給回路と、第１、第２、第３および第４の電流のそれぞれによって充放電される第１の容量素子と、第１の容量素子の電圧と参照電圧とを比較し、比較結果を第１のパルス信号として出力する第１の比較回路と、を備えるようにしてもよい。

また、差動パルス生成回路は、第１のパルス信号が第１のレベルである期間を第２のパルス信号における次周期の第２のレベルの期間とし、第１のパルス信号が第２のレベルである期間を第２のパルス信号における次周期の第１のレベルの期間とすることが好ましい。

さらに、差動パルス生成回路は、第２および第３の容量素子と、一定電流によって第２の容量素子を充電および放電する第１の充放電回路と、他の一定電流によって第３の容量素子を充電および放電する第２の充放電回路と、第２の容量素子の電圧と第１の所定電圧とを比較する第２の比較器と、第３の容量素子の電圧と第２の所定電圧とを比較する第３の比較器と、第１および第２の充放電回路を制御し、第２および第３の比較器の比較結果に基づいて第２のパルス信号を生成する制御回路と、を備え、制御回路は、第２の容量素子の電圧を第１の所定電圧に設定し、方形波信号の第１のエッジにおいて第２の容量素子の充電または放電を開始し、第１のパルス信号のレベル遷移において第２の容量素子の充電または放電を停止し、方形波信号の第１のエッジと逆方向の第２のエッジにおいて第２の容量素子の放電または充電を開始し、第２の容量素子の電圧と第１の所定電圧とが一致したタイミングで第２のパルス信号を第１のレベルから第２のレベルに遷移させ、第３の容量素子の電圧を第２の所定電圧に設定し、方形波信号の第２のエッジにおいて第３の容量素子の充電または放電を開始し、第１のパルス信号のレベル遷移において第３の容量素子の充電または放電を停止し、方形波信号の第１のエッジにおいて第３の容量素子の放電または充電を開始し、第３の容量素子の電圧と第２の所定電圧とが一致したタイミングで第２のパルス信号を第２のレベルから第１のレベルに遷移させるようにしてもよい。

また、差動パルス生成回路は、第２および第３の容量素子と、一定電流によって第２の容量素子を充電および放電する第１の充放電回路と、他の一定電流によって第３の容量素子を充電および放電する第２の充放電回路と、第２の容量素子の電圧または第３の容量素子の電圧と所定電圧とを比較する比較器と、第２の容量素子の電圧または第３の容量素子の電圧を選択して比較器に与える選択回路と、第１および第２の充放電回路を制御し、比較器の比較結果に基づいて第２のパルス信号を生成する制御回路と、を備え、制御回路は、第２の容量素子の電圧を所定電圧に設定し、方形波信号の第１のエッジにおいて第２の容量素子の充電または放電を開始し、第１のパルス信号のレベル遷移において第２の容量素子の充電または放電を停止し、方形波信号の第１のエッジと逆方向の第２のエッジにおいて第２の容量素子の放電または充電を開始すると共に第２の容量素子の電圧を選択するように選択回路を制御し、第２の容量素子の電圧と所定電圧とが一致したタイミングで第２のパルス信号を第１のレベルから第２のレベルに遷移させ、第３の容量素子の電圧を所定電圧に設定し、方形波信号の第２のエッジにおいて第３の容量素子の充電または放電を開始し、第１のパルス信号のレベル遷移において第３の容量素子の充電または放電を停止し、方形波信号の第１のエッジにおいて第３の容量素子の放電または充電を開始すると共に第３の容量素子の電圧を選択するように選択回路を制御し、第３の容量素子の電圧と所定電圧とが一致したタイミングで第２のパルス信号を第２のレベルから第１のレベルに遷移させるようにしてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図２は、本発明の第１の実施例に係るＤ級増幅器の構成を示すブロック図である。図２において、Ｄ級増幅器は、入力端子Ｉｉｎ、出力端子ＯＵＴＰ、ＯＵＴＮ、電流源回路Ｉ１〜Ｉ６、ＮｃｈトランジスタＭＮ１〜ＭＮ３、ＰｃｈトランジスタＭＰ１〜ＭＰ３、バッファ回路ＢＵＦ１〜ＢＵＦ３、レベルシフト回路２２ａ、２２ｂ、容量素子Ｃ１、比較器ＣＭＰ１、差動パルス生成回路１４、ハーフブリッジ２１ａ、２１ｂを備える。

入力端子Ｉｉｎは、他端が接地される容量素子Ｃ１の一端および比較器ＣＭＰ１の非反転入力端子（＋）に接続される。

比較器ＣＭＰ１は、容量素子Ｃ１の一端の電圧と反転入力端子（−）の基準電圧Ｖｒとを比較し、比較結果であるパルス信号ＯＵＴ１をハーフブリッジ２１ａおよび差動パルス生成回路１４に出力する。

差動パルス生成回路１４は、矩形信号ＯＳＣ、基準電圧Ｖｒ、パルス信号ＯＵＴＰ１を入力し、パルス信号ＯＵＴＰ１のローレベルおよびハイレベルをそれぞれ反転してパルス信号ＯＵＴＰ１の半周期分シフトしたパルス信号ＯＵＴＮ１を生成する。すなわち、パルス信号ＯＵＴＰ１がＨレベルである期間をパルス信号ＯＵＴＮ１における次周期のＬレベルの期間とし、パルス信号ＯＵＴＰ１がＬレベルである期間をパルス信号ＯＵＴＮ１における次周期のＨレベルの期間とする。

ハーフブリッジ２１ａは、パルス信号ＯＵＴＰ１のデューティ比を変えることなく増幅して出力端子ＯＵＴＰに出力する。ハーフブリッジ２１ｂは、パルス信号ＯＵＴＮ１のデューティ比を変えることなく増幅して出力端子ＯＵＴＮに出力する。出力端子ＯＵＴＰ、ＯＵＴＮ間には、負荷１５が接続される。

出力端子ＯＵＴＰは、レベルシフト回路２２ａ、および反転機能を有するバッファ回路ＢＵＦ１を介して、ＮｃｈトランジスタＭＮ１、ＰｃｈトランジスタＭＰ１のゲートに接続される。

ＰｃｈトランジスタＭＰ１は、ソースを電流源回路Ｉ１を介して電源に接続し、ドレインを容量素子Ｃ１の一端に接続する。ＮｃｈトランジスタＭＮ１は、ソースを電流源回路Ｉ２を介して接地し、ドレインを容量素子Ｃ１の一端に接続する。ここで電流源回路Ｉ１、Ｉ２における供給電流は同じ値である。すなわち、ＰｃｈトランジスタＭＰ１がオンである時の電流源回路Ｉ１による容量素子Ｃ１への充電電流と、ＮｃｈトランジスタＭＮ１がオンである時の電流源回路Ｉ２による容量素子Ｃ１への放電電流とが同じ値である。

出力端子ＯＵＴＮは、レベルシフト回路２２ｂ、およびバッファ回路ＢＵＦ２を介して、ＮｃｈトランジスタＭＮ２、ＰｃｈトランジスタＭＰ２のゲートに接続される。

ＰｃｈトランジスタＭＰ２は、ソースを電流源回路Ｉ３を介して電源に接続し、ドレインを容量素子Ｃ１の一端に接続する。ＮｃｈトランジスタＭＮ２は、ソースを電流源回路Ｉ４を介して接地し、ドレインを容量素子Ｃ１の一端に接続する。ここで電流源回路Ｉ３、Ｉ４における供給電流は同じ値である。すなわち、ＰｃｈトランジスタＭＰ２がオンである時の電流源回路Ｉ３による容量素子Ｃ１への充電電流と、ＮｃｈトランジスタＭＮ２がオンである時の電流源回路Ｉ４による容量素子Ｃ１への放電電流とが同じ値である。さらに、電流源回路Ｉ３、Ｉ４における供給電流は、電流源回路Ｉ１、Ｉ２における供給電流とも同じ値である。

矩形信号ＯＳＣがバッファ回路ＢＵＦ３を介してＮｃｈトランジスタＭＮ３、ＰｃｈトランジスタＭＰ３のゲートに供給される。

ＰｃｈトランジスタＭＰ３は、ソースを電流源回路Ｉ５を介して電源に接続し、ドレインを容量素子Ｃ１の一端に接続する。ＮｃｈトランジスタＭＮ３は、ソースを電流源回路Ｉ６を介して接地し、ドレインを容量素子Ｃ１の一端に接続する。ここで電流源回路Ｉ５、Ｉ６における供給電流は同じ値である。すなわち、ＰｃｈトランジスタＭＰ３がオンである時の電流源回路Ｉ５による容量素子Ｃ１への充電電流と、ＮｃｈトランジスタＭＮ３がオンである時の電流源回路Ｉ６による容量素子Ｃ１への放電電流とが同じ値である。

以上のような構成のＤ級増幅器において、レベルシフト回路２２ａ、バッファ回路ＢＵＦ１、ＰｃｈトランジスタＭＰ１、電流源回路Ｉ１、ＮｃｈトランジスタＭＮ１、電流源回路Ｉ２で構成される回路が図１における帰還回路である係数器１２ａに相当し、電流源回路Ｉ１、Ｉ２における供給電流の値が帰還量βに対応する（ただし、反転による−１を含む）。また、レベルシフト回路２２ｂ、バッファ回路ＢＵＦ２、ＰｃｈトランジスタＭＰ２、電流源回路Ｉ３、ＮｃｈトランジスタＭＮ２、電流源回路Ｉ４で構成される回路が図１における帰還回路である係数器１２ｂに相当し、電流源回路Ｉ３、Ｉ４における供給電流の値が帰還量βに対応する。

さらに、矩形信号ＯＳＣのＨ、Ｌレベルにそれぞれ対応して電流源回路Ｉ５、Ｉ６から容量素子Ｃ１への充放電電流によって、容量素子Ｃ１の一端には、三角波となる電圧が発生する。また、入力端子Ｉｉｎに供給される入力信号に対応する電流に応じて容量素子Ｃ１の一端の電圧は、変動する（波打つ）。すなわち、容量素子Ｃ１の一端の電圧は、入力信号に三角波信号が重畳され、さらに出力端子ＯＵＴＰ、ＯＵＴＮのそれぞれにおける信号の帰還量βに対応する値が加算されたものとなる。

比較器ＣＭＰ１は、容量素子Ｃ１の一端の電圧と基準電圧Ｖｒとを比較し、比較結果であるパルス幅変調されたパルス信号ＯＵＴＰ１をハーフブリッジ２１ａおよび差動パルス生成回路１４に出力する。差動パルス生成回路１４は、パルス信号ＯＵＴＰ１を反転し位相をずらしてパルス信号ＯＵＴＮ１としてハーフブリッジ２１ｂに出力する。

電流源回路Ｉ１〜Ｉ６、容量素子Ｃ１、比較器ＣＭＰ１とによって、図１におけるパルス生成回路１０が構成される。そして、パルス生成回路１０が出力するパルス信号ＯＵＴＰ１は、正側のハーフブリッジ２１ａと負側のハーフブリッジ２１ｂとに共通に用いられる。

次に、差動パルス生成回路１４の詳細について説明する。図３は、本発明の第１の実施例に係る差動パルス生成回路の構成を示すブロック図である。図３において、差動パルス生成回路は、制御回路３１ａ、充放電回路３２、容量素子Ｃ２、Ｃ３、比較器ＣＭＰ２、ＣＭＰ３を備える。

制御回路３１ａは、パルス信号ＯＵＴＰ１、矩形信号ＯＳＣ、比較器ＣＭＰ２、ＣＭＰ３のそれぞれの信号を入力し、これらの信号のタイミングに応じて充放電回路３２を制御し、パルス信号ＯＵＴＮ１を出力する。

充放電回路３２は、制御回路３１ａからの制御に基づき、容量素子Ｃ２、Ｃ３の充放電を行う。

比較器ＣＭＰ２は、容量素子Ｃ２と基準電圧Ｖｒ２とを比較し、比較結果を制御回路３１ａに出力する。また、比較器ＣＭＰ３は、容量素子Ｃ３と基準電圧Ｖｒ３とを比較し、比較結果を制御回路３１ａに出力する。

図４は、本発明の第１の実施例に係る差動パルス生成回路の動作を表すタイミングチャートである。図４において、矩形信号ＯＳＣがＨレベルである期間をＴ１、Ｌレベルである期間をＴ２とする。なお、ここでは、矩形信号ＯＳＣの倍の周波数の信号をクロック信号ＣＬＫとして図示している。矩形信号ＯＳＣは、クロック信号ＣＬＫを１／２分周して生成する。

矩形信号ＯＳＣの立ち上りである時刻ｔ１１において、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ２の充電を開始させ、容量素子Ｃ３の放電を開始させるように制御する。

時刻ｔ１２において、比較器ＣＭＰ３が、容量素子Ｃ３の電圧Ｖｃ３が基準電圧Ｖｒ３に達したと判断すると、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ３の放電を停止すると共に、パルス信号ＯＵＴＮ１を立ち下げる。

時刻ｔ１３において、パルス信号ＯＵＴＰ１が立ち下ったとする。この時、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ２の充電を停止させる。

矩形信号ＯＳＣの立ち下りである時刻ｔ２１において、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ２の放電を開始させ、容量素子Ｃ３の充電を開始させるように制御する。

時刻ｔ２２において、パルス信号ＯＵＴＰ１が立ち上ったとする。この時、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ３の充電を停止させる。

時刻ｔ２３において、比較器ＣＭＰ２が、容量素子Ｃ２の電圧Ｖｃ２が基準電圧Ｖｒ２に達したと判断すると、制御回路３１ａは、充放電回路３２に対し、容量素子Ｃ２の放電を停止すると共に、パルス信号ＯＵＴＮ１を立ち上げる。

差動パルス生成回路１４は、以上のように動作し、時刻ｔ２１〜ｔ２２間の時間を時刻ｔ１１〜ｔ１２間の時間に移し変え、時刻ｔ１１〜ｔ１３間の時間を時刻ｔ２１〜ｔ２３間の時間に移し変えてパルス信号ＯＵＴＮ１を生成する。ここで、時刻ｔ１１における電圧Ｖｃ２が基準電圧Ｖｒ２であって、容量素子Ｃ２の充電電流と放電電流との値が同じとすれば、時刻ｔ１１〜ｔ１３間の時間と時刻ｔ２１〜ｔ２３間の時間とが同じになる。また、時刻ｔ２１における電圧Ｖｃ３が基準電圧Ｖｒ３であって、容量素子Ｃ３の充電電流と放電電流との値が同じとすれば、時刻ｔ１１〜ｔ１２間の時間と時刻ｔ２１〜ｔ２２間の時間とが同じになる。

このように、差動パルス生成回路１４は、パルス信号ＯＵＴＰ１がＨレベルである期間をパルス信号ＯＵＴＮ１における次周期のＬレベルの期間とし、パルス信号ＯＵＴＰ１がＬレベルである期間をパルス信号ＯＵＴＮ１における次周期のＨレベルの期間とすることができる。充放電回路３２は、カレントミラー構成とすることで、少ない素子数で精度良く、「充電電流＝放電電流」とすることが可能である。このため、差動パルス生成回路１４は、容量素子における充電電流と放電電流との値を同じにして、パルス信号ＯＵＴＰ１におけるデューティ比を正確に反転したパルス信号ＯＵＴＮ１を出力することができる。したがって、差動パルス生成回路１４における利得を正確に「−１」とすることができる。

図５は、本発明の第２の実施例に係る差動パルス生成回路の構成を示すブロック図である。図５において、図３と同一の符号は、同一物を表し、その説明を省略する。図５の差動パルス生成回路は、選択回路３３を備え、図３の制御回路３１ａの替わりに制御回路３１ｂを備える。また、図３の比較器ＣＭＰ２、ＣＭＰ３を共通の比較器ＣＭＰ４とし、図３の基準電圧Ｖｒ２、Ｖｒ３を共通の基準電圧Ｖｒとする。

図６は、充放電回路３２および選択回路３３の詳細を表す回路図である。図６において、充放電回路３２は、電流源回路Ｉ１１〜Ｉ１４、ＮｃｈトランジスタＭＮ１１、ＭＮ１２、ＰｃｈトランジスタＭＰ１１、ＭＰ１２を備える。また、選択回路３３は、ＮｃｈトランジスタＭＮ１３、ＭＮ１４、インバータ回路ＩＮＶを備える。

制御回路３１ｂは、図４の時刻ｔ１１〜ｔ１３間で信号ＣＤＣ１をＬレベルとしてＰｃｈトランジスタＭＰ１１をオンとし、電流源回路Ｉ１１による電流で容量素子Ｃ２を充電する。また、図４の時刻ｔ２１〜ｔ２３間で信号ＣＤＣ２をＨレベルとしてＮｃｈトランジスタＭＮ１１をオンとし、電流源回路Ｉ１２による電流で容量素子Ｃ２を放電する。

さらに、制御回路３１ｂは、図４の時刻ｔ２１〜ｔ２２間で信号ＣＤＣ３をＬレベルとしてＰｃｈトランジスタＭＰ１２をオンとし、電流源回路Ｉ１３による電流で容量素子Ｃ３を充電する。また、図４の時刻ｔ１１〜ｔ１２間で信号ＣＤＣ４をＨレベルとしてＮｃｈトランジスタＭＮ１２をオンとし、電流源回路Ｉ１４による電流で容量素子Ｃ３を放電する。

また、制御回路３１ｂは、図４の期間Ｔ１において信号ＳＥＬをＬレベルとしてインバータ回路ＩＮＶを介してＮｃｈトランジスタＭＮ１４のゲートに与えてＮｃｈトランジスタＭＮ１４をオンとする。オンであるＮｃｈトランジスタＭＮ１４によって、容量素子Ｃ３の電圧Ｖｃ３が比較器ＣＭＰ４の非反転入力端子（＋）に与えられる。

さらに、制御回路３１ｂは、図４の期間Ｔ２において信号ＳＥＬをＨレベルとしてＮｃｈトランジスタＭＮ１３のゲートに与えてＮｃｈトランジスタＭＮ１３をオンとする。オンであるＮｃｈトランジスタＭＮ１３によって、容量素子Ｃ２の電圧Ｖｃ２が比較器ＣＭＰ４の非反転入力端子（＋）に与えられる。

このような構成の差動パルス生成回路の動作は、第１の実施例で説明したのと同様である。

本実施例では、以上のように比較器を一つにして、選択回路３３で切り替えるようにして回路の簡略化を図ることができる。

ここで、第１および第２の実施例において、Ｄ級増幅器を集積回路内に実現するに当たり、容量素子Ｃ２、Ｃ３の容量は、アナログスイッチや定電流源の切り替えスイッチの寄生容量によって影響されず、かつ、保持している間のリーク電流による電荷抜けの影響がでない程度に大きくする必要がある。しかしながら、差動パルスであるパルス信号ＯＵＴＮ１を生成するのに必要な２つのタイミング精度は、容量素子に対して「充電電流＝放電電流」とすることで達成されるので、容量の絶対精度や、他の容量素子に対する相対精度は、不要である。

また、充放電で対になる電流源は、カレントミラー構成とすることで、少ない素子数で精度良く、「充電電流＝放電電流」とすることが実現可能であり、アナログスイッチもそれぞれＭＯＳトランジスタ１つで構成可能である。また、制御回路は、１００ゲート程度のロジック回路で構成できるので、充分小さな面積で実現可能である。一方、従来例の場合は、高精度の差動アンプが必要不可欠であり、同一プロセスで差動アンプを構成した場合、大きな面積が必要になってくる。

なお、ハーフブリッジ２１ａ、２１ｂの電源電圧とその他のブロックの電源電圧が異なる場合を想定して、レベルシフト回路２２ａ、２２ｂが挿入されている。しかし、同一電源電圧であれば、レベルシフト回路２２ａ、２２ｂは不要である。

また、ハーフブリッジ２１ａ、２１ｂの電源電圧に応じて、電流源回路Ｉ１〜Ｉ４の電流値を変化させる回路構成を取れば、ＰＳＲＲ（ＰｏｗｅｒＳｕｐｐｌｙＲｅｊｅｃｔｉｏｎＲａｔｉｏ）性能を向上させることができる。

さらに、入力端子Ｉｉｎは、電流入力の構成としているが、電圧電流変換回路を入力端子Ｉｉｎに付加することで、電圧入力とすることも可能である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係るＤ級増幅器における増幅動作を説明するブロック図である。本発明の第１の実施例に係るＤ級増幅器の構成を示すブロック図である。本発明の第１の実施例に係る差動パルス生成回路の構成を示すブロック図である。本発明の第１の実施例に係る差動パルス生成回路の動作を表すタイミングチャートである。本発明の第２の実施例に係る差動パルス生成回路の構成を示すブロック図である。充放電回路および選択回路の詳細を表す回路図である。特許文献１において開示されているＤ級増幅器の構成を示すブロック図である。特許文献２において開示されているＤ級増幅器の構成を示すブロック図である。従来のＤ級増幅器における増幅動作を説明するブロック図である。

符号の説明

１０パルス生成回路
１１ａ、１１ｂパルス増幅回路
１２ａ、１２ｂ係数器
１４差動パルス生成回路
１５負荷
２１ａ、２１ｂハーフブリッジ
２２ａ、２２ｂレベルシフト回路
３１ａ、３１ｂ制御回路
３２充放電回路
３３選択回路
ＢＵＦ１〜ＢＵＦ３バッファ回路
Ｃ１、Ｃ２、Ｃ３容量素子
ＣＤＣ１〜ＣＤＣ４、ＳＥＬ信号
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３、ＣＭＰ４比較器
ｄ１、ｄ２ノイズ信号
Ｉｉｎ、ＩＮ入力端子
ＩＮＶインバータ回路
Ｉ１〜Ｉ６、Ｉ１１〜Ｉ１４電流源回路
ＭＮ１〜ＭＮ３、ＭＮ１１、ＭＮ１２Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ３、ＭＰ１１、ＭＰ１２Ｐｃｈトランジスタ
ＯＳＣ矩形信号
ＯＵＴＮ、ＯＵＴＰ出力端子
ＯＵＴＮ１、ＯＵＴＰ１、ｙ０、ｙ３パルス信号
ｓ１入力信号
Ｖｒ、Ｖｒ２、Ｖｒ３基準電圧
ｙ１、ｙ２出力信号

Claims

入力信号から２値信号である第１および第２の出力信号を生成し、第１の出力端子と第２の出力端子との間に接続された負荷を駆動するＤ級増幅器であって、
前記入力信号、前記第１の出力信号の反転信号、および前記第２の出力信号からパルス幅変調された第１のパルス信号を生成するパルス生成回路と、
前記第１のパルス信号を入力し、前記第１のパルス信号のローレベルおよびハイレベルをそれぞれ反転して前記第１のパルス信号の半周期分シフトした第２のパルス信号を生成する差動パルス生成回路と、
前記第１のパルス信号を入力し、前記第１の出力信号を生成して前記第１の出力端子に供給する第１のパルス増幅回路と、
前記第２のパルス信号を入力し、前記第２の出力信号を生成して前記第２の出力端子に供給する第２のパルス増幅回路と、
を備えることを特徴とするＤ級増幅器。
前記パルス生成回路は、
前記入力信号に対応する第１の電流と、前記第１の出力信号の反転信号のレベルに対応して正または負となる第２の電流と、前記第２の出力信号のレベルに対応して正または負となる第３の電流と、方形波信号のレベルに対応して正または負となる第４の電流とを生成する電流供給回路と、
前記第１、第２、第３および第４の電流のそれぞれによって充放電される第１の容量素子と、
前記第１の容量素子の電圧と参照電圧とを比較し、比較結果を前記第１のパルス信号として出力する第１の比較回路と、
を備えることを特徴とする請求項１記載のＤ級増幅器。
前記差動パルス生成回路は、前記第１のパルス信号が第１のレベルである期間を前記第２のパルス信号における次周期の第２のレベルの期間とし、前記第１のパルス信号が第２のレベルである期間を前記第２のパルス信号における次周期の第１のレベルの期間とすることを特徴とする請求項１記載のＤ級増幅器。
前記差動パルス生成回路は、
第２および第３の容量素子と、
一定電流によって前記第２の容量素子を充電および放電する第１の充放電回路と、
他の一定電流によって前記第３の容量素子を充電および放電する第２の充放電回路と、
前記第２の容量素子の電圧と第１の所定電圧とを比較する第２の比較器と、
前記第３の容量素子の電圧と第２の所定電圧とを比較する第３の比較器と、
前記第１および第２の充放電回路を制御し、前記第２および第３の比較器の比較結果に基づいて前記第２のパルス信号を生成する制御回路と、
を備え、
前記制御回路は、
前記第２の容量素子の電圧を前記第１の所定電圧に設定し、前記方形波信号の第１のエッジにおいて前記第２の容量素子の充電または放電を開始し、前記第１のパルス信号のレベル遷移において前記第２の容量素子の充電または放電を停止し、前記方形波信号の第１のエッジと逆方向の第２のエッジにおいて前記第２の容量素子の放電または充電を開始し、前記第２の容量素子の電圧と前記第１の所定電圧とが一致したタイミングで前記第２のパルス信号を第１のレベルから第２のレベルに遷移させ、
前記第３の容量素子の電圧を前記第２の所定電圧に設定し、前記方形波信号の第２のエッジにおいて前記第３の容量素子の充電または放電を開始し、前記第１のパルス信号のレベル遷移において前記第３の容量素子の充電または放電を停止し、前記方形波信号の第１のエッジにおいて前記第３の容量素子の放電または充電を開始し、前記第３の容量素子の電圧と前記第２の所定電圧とが一致したタイミングで前記第２のパルス信号を第２のレベルから第１のレベルに遷移させることを特徴とする請求項２記載のＤ級増幅器。
前記差動パルス生成回路は、
第２および第３の容量素子と、
一定電流によって前記第２の容量素子を充電および放電する第１の充放電回路と、
他の一定電流によって前記第３の容量素子を充電および放電する第２の充放電回路と、
前記第２の容量素子の電圧または前記第３の容量素子の電圧と所定電圧とを比較する比較器と、
前記第２の容量素子の電圧または前記第３の容量素子の電圧を選択して前記比較器に与える選択回路と、
前記第１および第２の充放電回路を制御し、前記比較器の比較結果に基づいて前記第２のパルス信号を生成する制御回路と、
を備え、
前記制御回路は、
前記第２の容量素子の電圧を前記所定電圧に設定し、前記方形波信号の第１のエッジにおいて前記第２の容量素子の充電または放電を開始し、前記第１のパルス信号のレベル遷移において前記第２の容量素子の充電または放電を停止し、前記方形波信号の第１のエッジと逆方向の第２のエッジにおいて前記第２の容量素子の放電または充電を開始すると共に前記第２の容量素子の電圧を選択するように前記選択回路を制御し、前記第２の容量素子の電圧と前記所定電圧とが一致したタイミングで前記第２のパルス信号を第１のレベルから第２のレベルに遷移させ、
前記第３の容量素子の電圧を前記所定電圧に設定し、前記方形波信号の第２のエッジにおいて前記第３の容量素子の充電または放電を開始し、前記第１のパルス信号のレベル遷移において前記第３の容量素子の充電または放電を停止し、前記方形波信号の第１のエッジにおいて前記第３の容量素子の放電または充電を開始すると共に前記第３の容量素子の電圧を選択するように前記選択回路を制御し、前記第３の容量素子の電圧と前記所定電圧とが一致したタイミングで前記第２のパルス信号を第２のレベルから第１のレベルに遷移させることを特徴とする請求項２記載のＤ級増幅器。