JP5978988B2 - パルス幅変調回路及びスイッチングアンプ - Google Patents

Description

本発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプに関するものである。

従来、例えば、特許第４４０７７４３号公報に示されるように、オーディ信号（電圧信号）の振幅を電流に変換し、その電流で一定の時間だけコンデンサを充電した後、そのコンデンサの充電電荷を一定の電流で放電することによってコンデンサの放電時間をパルス幅とするパルス幅変調信号（以下、「ＰＷＭ信号」という。）に変換する電流積分型のパルス幅変調回路（以下、「積分型パルス幅変調回路」という。）が提案されている。

図８は、同公報に開示された積分型パルス幅変調回路の回路構成である。図９は、電圧−電流変換回路１０２における変換特性とコンデンサＣ１，Ｃ２の充放電特性を示す図である。図１０は、図８に示す積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。

積分型パルス幅変調回路１００は、制御信号生成回路１０１、電圧−電流変換回路１０２、スイッチ回路ＳＷ１〜ＳＷ４、積分回路１０３，１０４、放電回路１０５、パルス信号生成回路１０６，１０７及びパルス信号合成回路１０８の回路ブロックを含む。

積分型パルス幅変調回路１００では、
（１）オーディオ信号（電圧信号）ｅ_sをその振幅に比例して変化する電流ｉ_sに変換する、
（２）周期Ｔの基準クロックＭＣＬＫのハイレベル期間に電流ｉ_sでコンデンサＣ１に電荷を蓄積した後、ローレベル期間に積分回路１０３であるコンデンサＣ１の蓄積電荷を放電回路１０５によって定電流Ｉ_dで放電する動作を繰り返し、コンデンサＣ１の電荷蓄積動作を行う毎にパルス信号生成回路１０６によってその放電時間ｔ_dをパルス幅とするパルス信号Ｓ１を生成する、
（３）また、基準クロックＭＣＬＫのローレベル期間に電流ｉ_sでコンデンサＣ２に電荷を蓄積した後、ハイレベル期間に積分回路１０４であるコンデンサＣ２の蓄積電荷を放電回路１０５によって定電流Ｉ_dで放電する動作を繰り返し、コンデンサＣ２の電荷蓄積動作を行う毎にパルス信号生成回路１０６によってその放電時間ｔ_dをパルス幅とするパルス信号Ｓ２を生成する、
（４）そして、パルス信号合成回路１０８によってパルス信号Ｓ１とパルス信号Ｓ２を、パルス信号Ｓ１の各パルスとパルス信号Ｓ２の各パルスが交互に接続されるように合成する、
という原理によってＰＷＭ信号Ｓ_PWMが生成される。

制御信号生成回路１０１は、基準クロック生成回路１０１ａで生成される基準クロックＭＣＬＫをスイッチ回路ＳＷ１のオン・オフ動作を制御する制御信号φ１として出力するとともに、基準クロックＭＣＬＫのレベルをインバータ１０１ｂで反転し、その信号をスイッチ回路ＳＷ３のオン・オフ動作を制御する制御信号φ２として出力する（図１０のＭＣＬＫ，φ１，φ２の波形参照）。また、制御信号生成回路１０１は、制御信号φ１のレベルの立ち下りのエッジ（コンデンサＣ１の充電期間の終了タイミング）を検出したセット信号ｓｅｔ１と制御信号φ２のレベルの立ち下りのエッジ（コンデンサＣ１の充電期間の終了タイミング）を検出したセット信号ｓｅｔ２を出力する（図１０のｓｅｔ１，ｓｅｔ２の波形参照）。

電圧-電流変換回路１０２は、ＯＰアンプを用いた非反転入力形の電圧−電流変換回路で構成され、オーディオ信号ｅ_s（接地レベル（０［ｖ］）を基準レベルとした不平衡交流電圧信号）を電流ｉ_s＝Ｉ_c±Δｉに変換する。電流Ｉ_cは、オーディオ信号ｅ_sが０［ｖ］（無信号）の時のバイアス電流である。Δｉは、Δｉ＝Ｇ・｜ｅ_s｜で表わされ、オーディオ信号ｅ_sの振幅｜ｅ_s｜に比例した電流である。

電圧-電流変換回路１０２は、図９に示すようにオーディオ信号ｅ_sを電流ｉ_sに変換する。電圧-電流変換回路１０２から出力される電流ｉ_sは、コンデンサＣ１，Ｃ２を充電するための電流である。オーディオ信号ｅ_sのレベルが「２・Ｉ_c」に対応する所定の電圧レベル＋Ｅ_s以上になると、変換される電流ｉ_sに拘わらずコンデンサＣ１，Ｃ２の充電電圧のレベルは電源電圧Ｖ_ccにクリップされ、「０」の対応する所定の電圧レベル−Ｅ_s以下になると、変換される電流ｉ_sに拘わらずコンデンサＣ１，Ｃ２の充電電圧のレベルは「Ｖ_a」にクリップされる。

放電回路１０５は、周知の定電流回路で構成され、コンデンサＣ１又はコンデンサＣ２に接続されると、定電流Ｉ_dでコンデンサＣ１又はコンデンサＣ２に蓄積された電荷を負の電源−Ｖ_cc側に放電させる。

スイッチ回路ＳＷ１〜ＳＷ４は、バイポーラトランジスタなどの半導体スイッチによって構成される。スイッチ回路ＳＷ１は、制御信号生成回路１０１から出力される制御信号φ１によってオン・オフ動作が制御され、制御信号φ１がハイレベルのときに電圧−電流変換回路１０２をコンデンサＣ１に接続し、そのコンデンサＣ１を電流ｉ_sでハイレベルの期間（Ｔ／２）だけ充電する（図１０のＶ１の波形の上昇部分参照）。スイッチ回路ＳＷ２は、パルス信号生成回路１０６から出力される制御信号φ３によってオン・動作が制御され、制御信号φ３がハイレベルのときに放電回路１０３をコンデンサＣ１に接続し、そのコンデンサＣ１の蓄積電荷を定電流Ｉ_dで放電する（図１０のＶ１の波形の下降部分参照）。制御信号φ３は、後述するようにコンデンサＣ１の充電動作が終了するタイミングからコンデンサＣ１の電圧レベルＶ１が放電により所定のレベルＶ_thに低下するタイミングまでハイレベルになるパルス信号である。

スイッチ回路ＳＷ３は、制御信号生成回路１０１から出力される制御信号φ２によってオン・オフ動作が制御され、制御信号φ２がハイレベルのときに電圧−電流変換回路１０２をコンデンサＣ２に接続し、そのコンデンサＣ２を電流ｉ_sでハイレベルの期間（Ｔ／２）だけ充電する（図１０のＶ２の波形の上昇部分参照）。スイッチ回路ＳＷ４は、制御信号生成回路１０１から出力される制御信号φ４によってオン・オフ動作が制御され、制御信号φ４がハイレベルのときに放電回路１０３をコンデンサＣ２に接続し、そのコンデンサＣ２の蓄積電荷を定電流Ｉ_dで放電する（図１０のＶ２の波形の下降部分参照）。制御信号φ４は、後述するようにコンデンサＣ２の充電動作が終了するタイミングからコンデンサＣ２の電圧レベルＶ２が放電により所定の閾値レベルＶ_thに低下するタイミングまでハイレベルになるパルス信号である。

パルス信号生成回路１０６，１０７は、セット／リセット信号を負論理で入力するタイプのＮＡＮＤ論理ゲートで構成された／ＲＳフリップ・フロップ回路（「／」の記号は負論理であることを示す。）で構成される。パルス信号生成回路１０６の／Ｓ入力と／Ｒ入力にはそれぞれ制御信号生成回路１０１から出力されるセット信号ｓｅｔ１とコンデンサＣ１の電圧レベルＶ１が入力される。パルス信号合成回路１０７の／Ｓ入力と／Ｒ入力にはそれぞれ制御信号生成回路１０１から出力されるセット信号ｓｅｔ２とコンデンサＣ２の電圧レベルＶ２が入力される。

／ＲＳフリップ・フロップ回路は、／Ｓ入力がハイレベルからローレベルに立ち下がると、Ｑ出力をハイレベル（セット状態）にし、その後／Ｒ入力がハイレベルからローレベルに立ち下がると、ローレベル（リセット状態）にする。／Ｑ出力は、Ｑ出力と逆のレベルの信号を出力する。

この動作によって、パルス信号生成回路１０６は、Ｑ出力からセット信号ｓｅｔ１の入力タイミングからコンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_thに低下するタイミングまでハイレベルとなるパルス信号を制御信号φ３として出力し、／Ｑ出力から制御信号φ３のレベルを反転したパルス信号／Ｓ１を出力する（図１０のφ３，／Ｓ１の波形参照）。パルス信号生成回路１０７は、Ｑ出力からセット信号ｓｅｔ２の入力タイミングからコンデンサＣ２の電圧レベルＶ２が閾値レベルＶ_thに低下するタイミングまでハイレベルとなるパルス信号を制御信号φ４として出力し、／Ｑ出力から制御信号φ４のレベルを反転したパルス信号／Ｓ２を出力する（図１０のφ４，／Ｓ２の波形参照）。

パルス信号合成回路１０８は、ＮＡＮＤ回路で構成され、パルス信号生成回路１０６から出力されるパルス信号／Ｓ１とパルス信号生成回路１０７から出力されるパルス信号／Ｓ２の否定論理積を演算した信号をＰＷＭ信号Ｓ_PWMとして出力する（図１０のＳ_PWMの波形参照）。

図１０のタイムチャートに示されるように、積分型パルス幅変調回路１００によれば、上記の（１）〜（４）の動作原理によって、基準クロックＭＣＬＫの半周期（Ｔ／２）毎にオーディオ信号ｅ_sのレベルに応じたパルス幅ｔ_dのパルスが生成され、各パルスを接続したパルス信号がＰＷＭ信号Ｓ_PWMとして出力される。

特許第４４０７７４３号

積分型パルス幅変調回路は、その動作原理よりコンデンサの充電開始時の電圧レベルＶ１が基準レベル（図１０のＶ_a参照）に正確に制御されていなければ、充電終了時のコンデンサの電圧レベルＶ１がばらつき、それに伴い放電時間ｔ_dもばらつくため、ＰＷＭ信号Ｓ_PWMのパルス幅がオーディオ信号ｅ_sの振幅に正確に比例しないという特性がある。

このため、従来の積分型パルス幅変調回路１００は、／ＲＳフリップ・フロップ回路を用いてコンデンサＣ１，Ｃ２の放電時間ｔ_dをパルス幅とするパルス信号を生成するとともに、制御信号φ３，φ４を生成し、その制御信号φ３，φ４を用いてコンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が閾値レベルＶ_thに低下するタイミングでコンデンサＣ１，Ｃ２から放電回路１０５を切り離し、電圧レベルＶ１，Ｖ２が基準レベルＶ_aとなるように制御している。なお、基準レベルＶ_aは、コンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が閾値レベルＶ_thに低下したタイミングから実際にコンデンサＣ１，Ｃ２から放電回路１０５が切り離されるタイミングまでのタイムラグによってコンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が閾値レベルＶ_thから低下するレベルである。

従来の積分型パルス幅変調回路１００では、オーディオ信号ｅ_sの振幅｜ｅ_s｜がＥ_s以上になると、ｅ_s＜０の部分では電圧-電流変換回路１０２から出力される電流ｉ_sに拘わらず、コンデンサＣ１，Ｃ２の充電電圧のレベルが基準レベルＶ_aにクリップされる。ｅ_s≦−Ｅ_sの期間が基準クロックＭＣＬＫの数周期に亘って連続すると、その期間（以下、この期間を「負の過電圧期間」という。）ではコンデンサＣ１，Ｃ２の充電期間で実質的に電荷の蓄積が行われないので、パルス信号生成回路１０６，１０７を構成する／ＲＳフリップ・フロップ回路の／Ｒ入力はローレベル状態が継続することになる。

一方、／ＲＳフリップ・フロップ回路の／Ｓ入力には、制御信号φ１，φ２の立ち下りを検出したセット信号ｓｅｔ１，ｓｅｔ２が周期Ｔで入力される。このため、従来の積分型パルス幅変調回路１００では、負の過電圧期間にセット信号ｓｅｔ１，ｓｅｔ２が入力される毎に／ＲＳフリップ・フロップ回路の／Ｓ入力と／Ｒ入力がともにローレベルとなる誤動作入力状態が瞬間的に生じる。

／ＲＳフリップ・フロップ回路の入力状態が／Ｓ入力及び／Ｒ入力がともにローレベルとなる誤動作入力状態になると、Ｑ出力と／Ｑ出力は共にハイレベルとなるから、セット信号ｓｅｔ１，ｓｅｔ２が入力される毎に放電回路１０３がコンデンサＣ１，Ｃ２に瞬間的に接続され、コンデンサＣ１，Ｃ２を逆方向に充電する動作が行われる。

これにより、図１１に示すように、コンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が基準レベルＶ_aから徐々に低下し、負の過電圧期間が終了した後の最初の充電期間αでは、充電開始時の電圧レベルが基準レベルＶ_aから低下している状態が生じる。このため、最初の充電期間αの充電とそれに続く放電によって生成されるパルスＰは、誤動作によって生成されたものとなり、充電開始時の電圧レベルＶ１が基準レベルＶ_aに安定するまでに、すなわち、正確なパルスが生成されるまでに、数周期の時間を要するという不都合が生じる。

負の過電圧期間によって充電開始時のコンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が基準レベルＶ_aよりも低下するという不都合に対し、特許第４４０７７４３号公報には、電圧−電流変換回路１０２に補助電流生成回路１０２ａ（図８の点線で示す回路）を設け、負の過電圧になった場合、電圧−電流変換回路１０２から電流ｉ_sに補助電流ｉ_mを加算して出力させ、電圧レベルＶ１，Ｖ２が基準レベルＶ_aよりも低下しないようにする方法が提案されている。

しかしながら、同公報に記載の方法は、負の過電圧期間のコンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２を基準レベルＶ_aに保持するための方法に過ぎず、パルス信号生成回路１０６，１０７に用いられるフリップ・フロップ回路に誤動作入力状態が生じた場合の放電動作を防止するものではない。また、同公報に記載の方法では、補助電流生成回路１０２ａに含まれるダイオードの非線形特性によってＰＷＭ信号Ｓ_PWMの再生信号の歪率を悪化するという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、パルス信号生成回路に用いられるフリップ・フロップ回路に誤動作入力状態が発生する場合の放電動作を防止し、負の過電圧の状態が生じた場合にも安定して高精度のＰＷＭ信号を生成することができるパルス幅変調回路とそのパルス幅変調回路を用いたスイッチングアンプを提供することを目的とする。

本発明の第１の側面によって提供されるパルス幅変調回路は、入力される交流電圧信号を当該交流電圧信号の振幅に比例した傾きの線形関数で表わされる電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路から出力される電流で基準クロックの半周期だけ第１の積分回路を充電した後、所定の定電流で当該第１の積分回路に蓄積した電荷を放電させる充放電動作を前記基準クロックの周期で繰り返す第１の充放電制御回路と、前記第１の充放電制御回路による前記第１の積分回路の充放電動作に対して前記基準クロックの半周期だけずらせて、前記電圧−電流変換回路から出力される電流で前記基準クロックの半周期だけ第２の積分回路を充電した後、前記所定の定電流で当該第２の積分回路に蓄積した電荷を放電させる充放電動作を前記基準クロックの周期で繰り返す第２の充放電制御回路と、前記基準クロックの前記第１の積分回路の充電終了時に対応するレベル反転タイミングを検出する第１の検出回路と、前記基準クロックの前記第２の積分回路の充電終了時に対応するレベル反転タイミングを検出する第２の検出回路と、前記第１の検出回路から出力される第１の検出信号と前記第１の積分回路から出力される第１の電圧レベルとがそれぞれセット信号とリセット信号として入力される第１のフリップ・フロップ回路と、前記第２の検出回路から出力される第２の検出信号と前記第２の積分回路から出力される第２の電圧レベルとがそれぞれセット信号とリセット信号として入力される第２のフリップ・フロップ回路と、前記第１のフリップ・フロップ回路から出力される前記第１の積分回路の放電時間をパルス幅とする第１のパルス信号と前記第２のフリップ・フロップ回路から出力される前記第２の積分回路の放電時間をパルス幅とする第２のパルス信号とを合成してパルス幅変調信号を生成するパルス信号合成回路と、を備えたパルス幅変調回路において、前記第１の検出回路から前記第１の検出信号が出力されるときに、前記第１の電圧レベルが予め設定された充電開始時の基準レベルを超えていれば、前記第１の積分回路の放電を行い、前記第１の電圧レベルが前記基準レベルを超えていなければ、前記第１の積分回路の放電を行わない第１の放電制御回路と、前記第２の検出回路から前記第２の検出信号が出力されるときに、前記第２の電圧レベルが前記基準レベルを超えていれば、前記第２の積分回路の放電を行い、前記第２の電圧レベルが前記基準レベルを超えていなければ、前記第２の積分回路の放電を行わない第２の放電制御回路と、を備えたことを特徴とする（請求項１）。

好ましい実施形態によれば、前記第１の放電制御回路は、前記第１のフリップ・フロップ回路から出力される第１の出力信号と前記第１の電圧レベルとの論理積を演算したレベルの第１の放電制御信号を出力する論理積回路で構成され、前記第１の充放電制御回路は、前記基準クロックのレベルを反転した信号によって前記電圧−電流変換回路と前記第１の積分回路との接続を制御する第１のスイッチ回路と、前記第１の積分回路に接続されると、前記第１の積分回路の蓄積電荷を前記所定の定電流で放電させる第１の放電回路と、前記第１の放電制御信号によって前記第１の積分回路と前記第１の放電回路との接続を制御する第２のスイッチ回路と、を含み、前記第２の放電制御回路は、前記第２のフリップ・フロップ回路から出力される第２の出力信号と前記第２の電圧レベルとの論理積を演算したレベルの第２の放電制御信号を出力する論理積回路で構成され、前記第２の充放電制御回路は、前記基準クロックによって前記電圧−電流変換回路と前記第２の積分回路との接続を制御する第３のスイッチ回路と、前記第２の積分回路に接続されると、前記第２の積分回路の蓄積電荷を前記所定の定電流で放電させる第２の放電回路と、前記第２の放電制御信号によって前記第２の積分回路と前記第２の放電回路との接続を制御する第４のスイッチ回路と、を含むとよい（請求項２）。

他の好ましい実施形態によれば、前記第１の検出信号は、前記基準クロックの立下りエッジを検出するローレベルの信号であり、前記第２の検出信号は、前記基準クロックのレベルを反転した信号の立下りエッジを検出するローレベルの信号であり、前記第１，第２の充放電制御回路は、前記電圧−電流変換回路から出力される電流で前記基準クロックの半周期だけ前記第１，第２の積分回路を充電することにより、前記第１，第２の電圧レベルを前記基準レベルから前記電流と充電期間とに基づく所定のレベルに上昇させた後、前記定電流で前記基準レベルに低下するまで放電させ、前記第１の放電制御回路は、前記第１の出力信号と前記第１の電圧レベルとの否定論理積を演算する否定論理積回路で構成され、前記第２の放電制御回路は、前記第２の出力信号と前記第２の電圧レベルとの否定論理積を演算する否定論理積回路で構成されるとよい（請求項３）。

本発明の第２の側面によって提供されるスイッチングアンプは、請求項１乃至３のいずれかに記載のパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力されるパルス幅変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴とする（請求項４）。

本発明によれば、負の過電圧状態により、電圧−電流変換回路から出力される電流の大きさに拘わらず第１の積分回路の第１の電圧レベルと第２の積分回路の第２の電圧レベルが充電開始時の基準レベルにクリップされると、負の過電圧期間では実質的に第１，第２の積分回路は充電期間に充電されず、第１，第２の電圧レベルは充電開始時の基準レベル以上になることはない。第１，第２の電圧レベルが基準レベル以上にならない状態では、第１，第２の積分回路の各充電期間後の放電動作が行われないので、第１，第２の電圧レベルは、負の過電圧期間中は基準レベルに保持される。

従って、負の過電圧状態が終了した最初の放電期間では、第１，第２の積分回路は基準レベルから充電開始され、その後の放電動作では放電時間が入力される交流電圧信号の振幅に正確に比例するので、第１，第２のフリップ・フロップ回路からは交流電圧信号の振幅に比例したパルス幅の第１，第２のパルス信号が生成され、これらのパルス信号を合成したＰＷＭ信号は正確に交流電圧信号の振幅に比例する。

すなわち、従来のようなＰＷＭ信号に負の過電圧期間が終了した直後にパルス幅が交流電圧信号の振幅に比例しない期間が生じるという不都合がなく、過電圧期間では入力された交流電圧信号をクリップしたレベルに正確に比例し、過電圧期間以外では交流電圧信号のレベルに正確に比例したＰＷＭ信号を生成することができる。

本発明に係る積分型パルス幅変調回路の基本的な回路構成をブロックで示した図である。 本発明に係る積分型パルス幅変調回路の具体的な回路構成の一例を示す図である。 図２に示す積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。 本発明に係る積分型パルス幅変調回路の負の過電圧期間ではないときの放電制御を説明するためのタイムチャートである。 本発明に係る積分型パルス幅変調回路の負の過電圧期間における放電制御を説明するためのタイムチャートである。 過電圧のオーディオ信号が入力された場合の積分回路の電圧レベルの変化波形の一例を示す図である。 本発明に係る積分型パルス幅変調回路を適用したスイッチングアンプの基本構成を示す図である。 従来の積分型パルス幅変調回路の回路構成を示す図である。 電圧−電流変換回路における変換特性とコンデンサの充放電特性を示す図である。 従来の積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。 負の過電圧期間における積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。

本発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

図１は、本発明に係る積分型パルス幅変調回路の基本的な回路構成をブロック図で示した図である。

積分型パルス幅変調回路１は、制御信号生成回路２、電圧−電流変換回路３、４つのスイッチ回路ＳＷ１〜ＳＷ４、２つの積分回路４，５、放電回路６、２つのフリップ・フロップ回路７，８、２つの放電制御信号生成回路９，１０及びパルス信号合成回路１１の回路ブロックを含む。

制御信号生成回路２、電圧−電流変換回路３、スイッチ回路ＳＷ１〜ＳＷ４、積分回路４，５、放電回路６、フリップ・フロップ回路７，８及びパルス信号合成回路１１は、図８に示した従来の積分型パルス幅変調回路１００の制御信号生成回路１０１、電圧−電流変換回路１０２、スイッチ回路ＳＷ１〜ＳＷ４、積分回路１０３，１０４、放電回路１０５、パルス信号生成回路１０６，１０７及びパルス信号合成回路１０８にそれぞれ対応し、各回路の機能は同一である。

従って、図１に示す積分型パルス幅変調回路１は、図８に示した従来の積分型パルス幅変調回路１００に対して、放電制御信号生成回路９，１１を追加し、スイッチ回路ＳＷ２とスイッチ回路ＳＷ４のオン時間の制御、すなわち、積分回路４，５の放電時間の制御の仕方が異なる。

従来の積分型パルス幅変調回路１００では、積分回路１０３，１０４の電圧レベルＶ１，Ｖ２が、基本的に充電開始から放電終了までの期間は閾値レベルＶ_thより高い状態（ハイレベルの状態）にあり、放電が終了した時から次の充電が開始される時までの期間は閾値レベルＶ_th以下の状態（ローレベル状態）にある。このため、パルス信号生成回路１０６，１０７を／ＲＳフリップ・フロップ回路で構成し、充電開始タイミングの検出信号をその／ＲＳフリップ・フロップ回路のセット信号として入力し、積分回路１０３，１０４の電圧レベルＶ１，Ｖ２をその／ＲＳフリップ・フロップ回路のリセット信号として入力することによってその／ＲＳフリップ・フロップ回路のＱ出力，／Ｑ出力からセット信号の入力タイミングから電圧レベルＶ１，Ｖ２が閾値レベルＶ_thに低下するタイミングまでの時間、すなわち、放電時間をパルス幅とするパルス信号を出力させている。

そして、／ＲＳフリップ・フロップ回路のＱ出力を用いてそのＱ出力のハイレベルの期間だけスイッチ回路ＳＷ２，ＳＷ４をオン状態にして（積分回路１０３，１０４に放電回路１０５を接続して）積分回路１０３，１０４の放電（コンデンサＣ１，Ｃ２の蓄積電荷の放電）を行うように制御していた。

これに対し、本実施形態に係る積分型パルス幅変調回路１では、例えば、／ＲＳフリップ・フロップ回路で構成されたフリップ・フロップ回路７について説明すると、フリップ・フロップ回路７の／Ｒ入力に入力される積分回路４の電圧レベルＶ１が閾値レベルＶ_th以下の状態で／Ｓ入力にセット信号ｓｅｔ１が入力される場合はスイッチ回路ＳＷ２をオフ状態にして積分回路４の放電を禁止し、電圧レベルＶ１が閾値レベルＶ_thより高い状態で／Ｓ入力にセット信号ｓｅｔ１が入力された場合にだけスイッチ回路ＳＷ２をオン状態にして積分回路４をその蓄積電荷が放電されるまで（積分回路４の電圧レベル４が閾値レベルＶ_th以下に低下するまで）放電させるように制御する点が異なる。

図２は、積分型パルス幅変調回路１の具体的な回路構成の一例を示す図である。図３は、図２に示す積分型パルス幅変調回路１のＰＷＭ信号ＳPWMの生成動作を示すタイムチャートである。なお、図１では、積分回路４，５の蓄積電荷を放電するための放電回路６を共通にしているが、図２では、積分回路４の放電用の放電回路６ａと積分回路５の放電用の放電回路６ｂを設けている。

制御信号生成回路２は、基準クロックＭＬＣＫを発生するクロック（基準クロック発生回路）２０１と、基準クロックＭＬＣＫのレベルを反転させるインバータ２０２と、基準クロックＭＬＣＫの立ち下りタイミングを検出する微分回路２０３ａと、基準クロックＭＬＣＫのレベルを反転した信号の立ち下りタイミングを検出する微分回路２０３ｂとを含む。微分回路２０３ａと微分回路２０３ｂは、図１のエッジ検出回路２０３に相当している。

クロック２０１は、図２に示すように、周期Ｔ＝２ｔでデューティ比５０％の基準クロックＭＣＬＫを発生する。基準クロックＭＣＬＫは、インバータ２０２でレベルが反転されて出力端子ＣＬＫ１から制御信号φ１として出力されるとともに、出力端子ＣＬＫ２から制御信号φ２として出力される（図３のφ１，φ２の波形参照）。

微分回路２０３ａと微分回路２０３ｂは、コンデンサと抵抗のＬ型回路からなる同一構成のＣＲ回路である。微分回路２０３ａは、クロック２０１と出力端子ＳＥＴ１との間に設けられ、制御信号φ２（基準クロックＭＣＬＫ）が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになり、レベル変化の微分波形でハイレベルに復帰する信号）を出力端子ＳＥＴ１からセット信号ｓｅｔ１として出力する（図３のｓｅｔ１の波形参照）。

微分回路２０３ｂは、インバータ２０２と出力端子ＳＥＴ２との間に設けられ、制御信号φ１（基準クロックＭＣＬＫのレベル反転信号）が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになり、レベル変化の微分波形でハイレベルに復帰する信号）を出力端子ＳＥＴ２からセット信号ｓｅｔ２として出力する（図３のｓｅｔ２の波形参照）。

電圧−電流変換回路３は、差動増幅回路３０１と２つの電流生成回路３０２ａ，３０２ｂで構成される。差動増幅回路３０１は、特性が同一の２つのトランジスタＱ１，Ｑ２のコレクタがそれぞれ同一特性の抵抗Ｒ１，Ｒ２によって正の電源＋Ｖ_ccに接続される一方、両トランジスタＱ１，Ｑ２のエミッタが同一特性の抵抗Ｒ３，Ｒ４によって定電流回路３０１ａに接続された周知の差動増幅回路である。定電流回路３０１ａは、ｐｎｐ型のトランジスタＱ３を用いた周知の定電流回路である。トランジスタＱ３のエミッタは抵抗Ｒ５を介して負の電源−Ｖ_ccが接続されている。図２に示す定電流回路３０１ａでは、トランジスタＱ３のベースに設定する基準電圧が電源Ｅによって設定されている。

差動増幅回路３０１のトランジスタＱ１のベースにオーディオ信号ｅ_sが入力され、トランジスタＱ２のベースはオーディオ信号ｅ_sの基準レベル（本実施形態では接地レベル）に設定されている。なお、差動増幅回路３０１の２つの出力電圧ｖ_out1，ｖ_out2は、トランジスタＱ１，Ｑ２のコレクタからそれぞれ出力される。電圧ｖ_out1と電圧ｖ_out2の差電圧（ｖ_out1−ｖ_out2）は、２つの入力電圧ｅ_s，０［ｖ］（接地レベル）の差電圧ｅ_sを増幅したものとなっている。

差動増幅回路３０１のトランジスタＱ１，Ｑ２のコレクタを流れる電流をそれぞれｉ₁、ｉ₂とし、電源＋Ｖ_ccから供給される電流をＩ_ccとすると、ｉ₁＋ｉ₂＝Ｉ_ccの関係がある。また、差動増幅回路３０１の２つの出力電圧（トランジスタＱ１，Ｑ２のコレクタ電圧）ｖ_out1，ｖ_out2は、抵抗Ｒ１，Ｒ２の抵抗値をｒとすると、ｖ_out1＝Ｖ_cc−ｒ・ｉ₁、ｖ_out2＝Ｖ_cc−ｒ・ｉ₂で表される。

ｖ_out1−ｖ_out2＝Ｇ・ｅ_s（Ｇは、ゲイン）の関係があるから、ｒ・（Ｉ_cc−２・ｉ₁）＝Ｇ・ｅ_sより、電流ｉ₁，ｉ₂は、
ｉ₁＝Ｉ_cc／２−｜Ｇ・ｅ_s｜／（２・ｒ）＝Ｉ_c−Δｉ
ｉ₂＝Ｉ_cc−ｉ₁＝Ｉ_cc／２＋｜Ｇ・ｅ_s｜／（２・ｒ）＝Ｉ_c＋Δｉ
で表わされる。但し、Ｉ_c＝Ｉ_cc／２、｜Ｇ・ｅ_s｜／（２・ｒ）＝Δｉである。オーディオ信号ｅ_sが基準レベル（０［ｖ］）のとき（無信号のとき）、ｖ_out1−ｖ_out2＝ｒ・（Ｉ_cc−２・ｉ₁）＝０であるから、Ｉ_cは、無信号時に抵抗Ｒ１，Ｒ２に流れる電流である。

上記の電流ｉ₁，ｉ₂を上記の出力電圧ｖ_out1，ｖ_out2の式に入れると、出力電圧ｖ_out1，ｖ_out2は、
ｖ_out1＝Ｖ_cc−ｒ・ｉ₁＝Ｖ_cc−ｒ・（Ｉ_c−Δｉ）
＝（Ｖ_cc−ｒ・Ｉ_c）＋ｒ・Δｉ＝Ｖ_c＋Δｖ_s
ｖ_out2＝Ｖ_cc−ｒ・ｉ₂＝Ｖ_cc−ｒ・（Ｉ_c＋Δｉ）
＝（Ｖ_cc−ｒ・Ｉ_c）−ｒ・Δｉ＝Ｖ_c−Δｖ_s
で表わされる。但し、Ｖ_c＝（Ｖ_cc−ｒ・Ｉ_c）、Δｖ_s＝ｒ・Δｉ＝Ｇ・｜ｅ_s｜／２であり、Ｖ_cは、無信号時に出力される電圧である。

出力電圧ｖ_out1は、電圧Ｖ_cを中心としてその振幅Δｖ_sがオーディオ信号ｅｓの振幅に比例して同一方向に変化する電圧であり、出力電圧ｖ_out2は、電圧Ｖ_cを基準にその振幅Δｖ_sがオーディオ信号ｅｓの振幅に比例して反対方向に変化する電圧である。

電流生成回路３０２ａ，３０２ｂは、それぞれｐｎｐ型のトランジスタＱ４，Ｑ５を用いた同一構成のコレクタ接地回路で構成されている。トランジスタＱ４，Ｑ５のエミッタは、それぞれｎｐｎ型のトランジスタＱ６，Ｑ７を用いたスイッチ回路ＳＷ１，ＳＷ３を介して正の電源＋Ｖ_ccに接続され、トランジスタＱ４，Ｑ５のコレクタは、それぞれコンデンサＣ１，Ｃ２を用いた積分回路４，５に接続されている。そして、トランジスタＱ４とトランジスタＱ５のベースに差動増幅回路３０１から出力される電圧ｖ_out1が入力される。また、トランジスタＱ６のベースには制御信号φ1が入力され、トランジスタＱ７のベースに制御信号φ２が入力される。

電流生成回路３０２ａ，３０２ｂは、入力される電圧ｖ_out1をその電圧の変化に比例して変化する電流に変換する。電流生成回路３０２ａ，３０２ｂの変換コンダクタンスを略同一のＧｍとすると、電流生成回路３０２ａ，３０２ｂからそれぞれ出力される電流は略同一となる。電流生成回路３０２ａ，３０２ｂからそれぞれ出力される電流ｉ_sは、
ｉ_s＝Ｇｍ・ｖ_out1＝Ｇｍ・（Ｖ_c＋Δｖ_s）＝Ｉ_o＋Δｉ_s
但し、Ｉ_o＝Ｇｍ・Ｖ_o
Δｉ_s＝Ｇｍ・Δｖ_s＝Ｇｍ・Ｇ・｜ｅ_s｜／２
＝ｋ・｜ｅ_s｜（ｋ＝Ｇｍ・Ｇ／２）
Ｉ_o：無信号時に出力される電流
で表わされる。すなわち、電流生成回路３０２ａ，３０２ｂから電流Ｉ_oを中心として変化成分Δｉ_sがオーディオ信号ｅｓの振幅に比例して同一方向に変化する電流ｉ_sが出力される。

スイッチ回路ＳＷ１のトランジスタＱ６とスイッチ回路ＳＷ３のトランジスタＱ７は、ローレベルでアクティブとなるので、スイッチ回路ＳＷ１は、制御信号φ１のローレベル期間にオンになり、ハイレベル期間にオフになる。また、スイッチ回路ＳＷ３のトランジスタＱ７は、制御信号φ２のローレベル期間にオンになり、ハイレベル期間にオフになる。従って、電流生成回路３０２ａは、制御信号φ１のローレベル期間にだけ正の電源＋Ｖ_ccに接続されて電流ｉ_sを積分回路４に出力し（コンデンサＣ１を充電し）、電流生成回路３０２ｂは、制御信号φ２のローレベル期間にだけ正の電源＋Ｖ_ccに接続されて電流ｉ_sを積分回路５に出力する（コンデンサＣ２を充電する）。

これにより、コンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２は、それぞれ基準レベルＶ_aから所定のレベルＶ_j1,Ｖ_j2（以下、このレベルの「充電電圧」という。）まで上昇する。容量Ｃのコンデンサを電流Ｉで時間Ｔだけ充電したときの充電電圧Ｖ_jは、Ｖ_j＝Ｉ×Ｔであるから、コンデンサＣ１，Ｃ２の電圧レベルは、Ｖ_j1＝Ｖ_j2＝ｉ_s・ｔ＝（Ｉ_o＋Δｉ_s）・ｔまで上昇する（図３のＶ１，Ｖ２の波形の上昇部分を参照）。

積分回路４の電流生成回路３０２ａとの接続点Ａは、放電回路６ａとスイッチ回路ＳＷ２の直列回路を介して負の電源−Ｖ_ccに接続され、積分回路５の電流生成回路３０２ｂとの接続点Ｂは、放電回路６ｂとスイッチ回路ＳＷ４の直列回路を介して負の電源−Ｖ_ccに接続されている。スイッチ回路ＳＷ１，ＳＷ３の駆動電圧は、正の電源電圧＋Ｖ_ccであるので、ｎｐｎ型トランジスタを用いているが、スイッチ回路ＳＷ２，ＳＷ４の駆動電圧は、負の電源電圧−Ｖ_ccであるので、ｐｎｐ型トランジスタを用いている。スイッチ回路ＳＷ１〜ＳＷ４は、同一の特性を有している。

放電回路６ａ，６ｂは、差動増幅回路３０１の定電流回路３０１ａと同一の回路構成である。定電流回路３０１ａの基準電圧用の電源Ｅは、放電回路６ａ，６ｂの基準電圧用に共用しているので、放電回路６ａ，６ｂのトランジスタＱ８，Ｑ９のベースにも接続されている。スイッチ回路ＳＷ２，ＳＷ４は、それぞれｎｐｎ型のトランジスタＱ１０，Ｑ１１を用いた半導体スイッチである。トランジスタＱ１０のベースには、所定の基準レベル＋ＶとトランジスタＱ１０のベースとの間に介在させたｐｎｐ型のトランジスタＱ１２で構成される制御論理反転回路が設けられている。トランジスタＱ１１のベースにも同様のｐｎｐ型のトランジスタＱ１３を用いた制御論理反転回路が設けられている。

トランジスタＱ１２のベースには後述する制御信号φ３が入力され、その制御信号φ３がローレベルになると、トランジスタＱ１２がオン動作をしてトランジスタＱ１０のベースがハイレベルとなるので、トランジスタＱ１０がオン動作をし、放電回路６ａが定電流Ｉ_dを流す動作をする。トランジスタＱ１３のベースには後述する制御信号φ４が入力され、その制御信号φ４がローレベルになると、トランジスタＱ１３がオン動作をしてトランジスタＱ１１のベースがハイレベルとなるので、トランジスタＱ１１がオン動作をし、放電回路６ｂが定電流Ｉ_dを流す動作をする。

なお、制御信号φ３，φ４とトランジスタＱ１０，Ｑ１１との制御論理が整合していれば、トランジスタＱ１２およびＱ１３は設ける必要はない。

フリップ・フロップ回路７，８は、２個のＮＡＮＤ回路を用いた周知の／ＲＳフリップ・フロップ回路で構成されている。フリップ・フロップ回路７の／Ｒ入力と／Ｓ入力にはそれぞれコンデンサＣ１の電圧レベルＶ１と制御信号生成回路２から出力されるセット信号ｓｅｔ１が入力され、フリップ・フロップ回路８の／Ｒ入力と／Ｓ入力にはそれぞれコンデンサＣ２の電圧レベルＶ２と制御信号生成回路２から出力されるセット信号ｓｅｔ２が入力される。そして、フリップ・フロップ回路７のＱ出力からコンデンサＣ１の放電時間ｔ_dにハイレベルとなるパルス信号Ｓ１が出力され、／Ｑ出力からパルス信号Ｓ１のレベルを反転した信号／Ｓ１が出力される（図３のＳ１，／Ｓ１の波形参照）。同様に、フリップ・フロップ回路８のＱ出力からコンデンサＣ２の放電時間ｔ_dにハイレベルとなるパルス信号Ｓ２が出力され、／Ｑ出力からパルス信号Ｓ２のレベルを反転した信号／Ｓ２が出力される（図３のＳ２，／Ｓ２の波形参照）。

パルス信号合成回路１１は、ＮＡＮＤ回路で構成されている。パルス信号合成回路１１は、フリップ・フロップ回路７の／Ｑ出力から出力されるパルス信号／Ｓ１とフリップ・フロップ回路８の／Ｑ出力から出力されるパルス信号／Ｓ２との否定論理積を演算したレベルの信号をＰＷＭ信号Ｓ_PWMとして出力する。パルス信号／Ｓ１は、コンデンサＣ１の放電時間ｔ_dにローレベルとなるパルス信号であり、パルス信号／Ｓ２は、コンデンサＣ２の放電時間ｔ_dにローレベルとなるパルス信号であるから、パルス信号／Ｓ１とパルス信号／Ｓ２との否定論理積を演算したレベルの信号は、実質的にパルス信号Ｓ１の各パルスとパルス信号Ｓ２の各パルスを交互に接続したパルス信号となる（図３のＳ１，Ｓ２，Ｓ_PWMの波形参照）。

従って、パルス信号合成回路１１からオーディオ信号ｅ_sの振幅に比例したパルス幅ｔ_dを有するＰＷＭ信号Ｓ_PWMが出力される。

放電制御信号生成回路９，１０は、本発明に係る負の過電圧期間における積分回路４，５の放電制御を行う回路である。放電制御信号生成回路９，１０は、ＮＡＮＤ回路で構成されている。放電制御信号生成回路９は、コンデンサＣ１の電圧レベルＶ１とフリップ・フロップ回路７のＱ出力から出力されるパルス信号Ｓ１との否定論理積を演算したレベルの信号を制御信号φ３として出力する。また、放電制御信号生成回路１０は、コンデンサＣ２の電圧レベルＶ２とフリップ・フロップ回路８のＱ出力から出力されるパルス信号Ｓ２との否定論理積を演算したレベルの信号を制御信号φ４として出力する。

ＮＡＮＤ回路は、２つの入力がともにハイレベルのときにだけローレベルになり、他の入力条件ではハイレベルを出力する回路である。従って、放電制御信号生成回路９は、コンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_th以下の状態ではパルス信号Ｓ１のレベルに関係なくハイレベルの信号を出力し、コンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_thより高い状態ではパルス信号Ｓ１のレベルがハイレベルであれば、ローレベルを出力し、パルス信号Ｓ１のレベルがローレベルであれば、ハイレベルを出力する。同様に、放電制御信号生成回路１０は、コンデンサＣ２の電圧レベルＶ２が閾値レベルＶ_th以下の状態ではパルス信号Ｓ２のレベルに関係なくハイレベルの信号を出力し、コンデンサＣ２の電圧レベルＶ２が閾値レベルＶ_thより高い状態ではパルス信号Ｓ２のレベルがハイレベルであれば、パルス信号Ｓ２のレベルがローレベルを出力し、ローレベルであれば、ハイレベルを出力する。

放電制御信号生成回路９，１０から出力される制御信号φ３，φ４による積分回路４，５の放電制御について説明する。制御信号φ４による積分回路５の放電制御は、制御信号φ３による積分回路４の放電制御と同じであるから、以下では、図４，図５を用いて制御信号φ３による積分回路４の放電制御について説明する。

図４は、オーディオ信号ｅ_sの振幅が−Ｅ_sより大きいとき（負の過電圧期間ではないとき）の制御信号φ３による積分回路４の放電制御を説明するためのタイムチャートであり、図５は、オーディオ信号ｅ_sの振幅が−Ｅ_s以下のとき（負の過電圧期間であるとき）の制御信号φ３による積分回路４の放電制御を説明するためのタイムチャートである。

オーディオ信号ｅ_sの振幅が−Ｅ_sより大きいとき（負の過電圧期間ではないとき）は、コンデンサＣ１の電圧レベルＶ１は、制御信号φ１の立ち下がりタイミングからコンデンサＣ１の蓄積電荷が放電されて放電制御信号生成回路９（ＮＡＮＤ回路）の閾値レベルＶ_thに低下するまでの期間は、放電制御信号生成回路９に対してハイレベルになる。一方、パルス信号Ｓ１は、コンデンサＣ１が放電を開始してからコンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_thに低下するまでの放電時間ｔ_dにハイレベルとなるパルス信号である。

従って、そのパルス信号Ｓ１とコンデンサＣ１の電圧レベルＶ１の否定論理積を演算した制御信号φ３は、実質的にパルス信号Ｓ１のレベルを反転したパルス信号となる。制御信号φ３は、図４に示されるように、コンデンサＣ１が放電を開始してからコンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_thに低下するまでの期間だけローレベルになるから、スイッチ回路ＳＷ２は、この期間にだけオン動作をして放電回路６をコンデンサＣ１に接続する。すなわち、電圧レベルＶ１が閾値レベルＶ_thに低下したタイミングから次にセット信号ｓｅｔ１が放電制御信号生成回路９に入力されるまでの期間は、放電回路６によってコンデンサＣ１の放電動作が行われない。

図１０に示されるように、従来の積分型パルス幅変調回路１００でも制御信号φ３はコンデンサＣ１が放電を開始してからコンデンサＣ１の電圧レベルＶ１が閾値レベルＶ_thに低下するまでの期間だけハイレベルとなり、スイッチ回路ＳＷ２がオン動作をしてコンデンサＣ１を放電させるから、オーディオ信号ｅ_sの振幅が−Ｅ_sより大きいとき（負の過電圧期間ではないとき）は、積分型パルス幅変調回路１におけるコンデンサＣ１の放電制御は、実質的に積分型パルス幅変調回路１００におけるコンデンサＣ１の放電制御と同一となる。積分型パルス幅変調回路１におけるコンデンサＣ２の放電制御についても同様である。

一方、オーディオ信号ｅ_sの振幅が−Ｅ_s以下のときでは、すわわち、負の過電圧期間では、充電期間におけるコンデンサＣ１の充電電流ｉ_sに拘わらずコンデンサＣ１の電圧レベルＶ１が基準レベルＶ_aにクリップされるので、コンデンサＣ１の電圧レベルＶ１は閾値レベルＶ_th以上に上昇しない。従って、負の過電圧期間では、コンデンサＣ１の電圧レベルＶ１は、放電制御信号生成回路９に対してローレベルに保持される（図５のＶ１の波形参照）。ＮＡＮＤ回路は、２つの入力が同時にハイレベルにならなければ、出力はローレベルにならないから、負の過電圧期間では、放電制御信号生成回路９から出力される制御信号φ３は、セット信号ｓｅｔ１が入力されてもハイレベルに保持される（図５のφ３の波形参照）。

負の過電圧期間では、制御信号φ３がハイレベルに保持されるので、スイッチ回路ＳＷ２は、オフ状態に保持され、放電回路６がコンデンサＣ１に接続されることはない。従来の積分型パルス幅変調回路１００では、負の過電圧期間にセット信号ｓｅｔ１がパルス信号生成回路１０６に入力されるのに同期して瞬時的に放電回路１０５がコンデンサＣ１に接続され、コンデンサＣ１の放電動作が繰り返され、これにより充電開始時のコンデンサＣ１の電圧レベルＶ１が基準レベルＶ_aから段階的に低下するという不都合があった。しかし、本実施形態に係る積分型パルス幅変調回路１では、負の過電圧期間中にコンデンサＣ１の放電動作が行われないので、上記の不都合は生じない。積分型パルス幅変調回路１におけるコンデンサＣ２の放電制御についても同様である。

図６は、過電圧のオーディオ信号ｅ_sが入力された場合の積分回路４の電圧レベルＶ１の波形の一例を示す図である。

図６の上側の波形は、オーディオ信号ｅ_sの入力波形であり、下側の波形は積分回路４の電圧レベルＶ１の波形である。＋Ｅ_s＜ｅ_sの期間（以下、この期間を「正の過電圧期間」という。）では、積分回路４の電圧レベルＶ１は上限値Ｖ_max＝（Ｉ_o＋ｋ・Ｅ_s）・ｔにクリップされている。正の過電圧期間では各放電終了時から次の充電開始時までコンデンサＣ１の電圧レベルＶ１が基準レベルＶ_aに保持されるので、正の過電圧期間が終了した直後から充電期間における電圧レベルＶ１の上昇レベルは、オーディオ信号ｅ_sの振幅に比例している。

一方、ｅ_s＜−Ｅ_sの期間（負の過電圧期間）では積分回路４を充電する電流ｉ_sに拘わらず積分回路４の電圧レベルＶ１は基準レベルＶ_aにクリップされるので、負の過電圧期間に入ると、コンデンサＣ１の電圧レベルＶ１は閾値レベルＶ_th以上に上昇することはない。従来の放電制御では、負の過電圧期間中に放電開始タイミングを検出するセット信号ｓｅｔ１がパルス信号生成回路を構成するフリップ・フロップ回路に入力される毎に誤動作入力状態となり、瞬時的にコンデンサＣ１の放電動作が行われてコンデンサＣ１の電圧レベルＶ１が基準レベルＶ_aから段階的に低下する現象が生じていたが、本発明の放電制御では、負の過電圧期間ではコンデンサＣ１の放電動作を禁止するので、コンデンサＣ２の電圧レベルＶ１が基準レベルＶ_aから段階的に低下する現象は生じない。

従って、本発明の放電制御では、負の過電圧期間でもそ期間の終了直後から充電期間における電圧レベルＶ１の上昇レベルが正確にオーディオ信号ｅ_sの振幅に比例したものとなり、従来の放電制御のように、電圧レベルＶ１の上昇レベルが正確にオーディオ信号ｅ_sの振幅に比例しない期間が生じることはない。これにより、本発明の放電制御によれば、過電圧期間以外の期間でオーディオ信号ｅ_sの振幅に正確に比例したパルス幅のＰＷＭ信号Ｓ_PWMを生成することができる。

以上のように、本発明に係る積分型パルス幅変調回路１によれば、オーディオ信号ｅ_sの振幅が−Ｅ_s以下となる負の過電圧期間が生じた場合、その期間ではコンデンサＣ１，Ｃ２に放電回路６が接続されることを禁止する制御をするようにしているので、負の過電圧期間にコンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２が充電開始時の基準レベルＶ_a以下に低下することがない。従って、負の過電圧期間が終了したコンデンサＣ１，Ｃ２の最初の充電期間のおける充電動作を基準レベルＶ_aから開始することができるので、過電圧期間の終了直後からオーディオ信号ｅ_sの振幅に比例したパルス幅のＰＷＭ信号Ｓ_PWMを安定して生成することができる。

図７は、積分型パルス幅変調回路１を適用したスイッチングアンプの基本構成を示す図である。

スイッチングアンプ２０は、積分型パルス幅変調回路１の後段にスイッチング回路２１とローパスフィルタ２２を接続し、ローパスフィルタ２２から出力されるＰＷＭ信号Ｓ_PWMの再生音を負荷ＲＬとしてのスピーカに供給する構成である。

スイッチング回路２１は、正の電源電圧＋Ｅ_Bを供給する第１電源２３と負の電源電圧−Ｅ_Bを供給する第２電源２４との間にスイッチ素子ＳＷ−Ａとスイッチ素子ＳＷ−Ｂの直列回路を接続した構成である。スイッチング回路２１は、スイッチ素子ＳＷ−Ａとスイッチ素子ＳＷ−Ｂを交互にオン・オフ動作させることにより、スイッチ素子ＳＷ−Ａのオン・オフ動作を制御する制御信号の振幅を電圧＋Ｅ_Bと電圧−Ｅ_Bの差電圧２・Ｅ_Bの振幅に増幅して出力する。

スイッチ素子ＳＷ−Ａのオン・オフ動作は、積分型パルス幅変調回路１から出力されるＰＷＭ信号Ｓ_PWMによって制御され、スイッチ素子ＳＷ−Ｂのオン・オフ動作は、ＰＷＭ信号Ｓ_PWMのレベルをインバータによって反転したＰＷＭ信号／Ｓ_PWMによって制御される。従って、スイッチング回路２１からはＰＷＭ信号Ｓ_PWMの振幅を電源＋Ｅ_Bと電源−Ｅ_Bの差電圧２・Ｅ_Bの振幅に増幅した信号が出力され、その信号がローパスフィルタ２２によって積分型パルス幅変調回路１に入力されるオーディオ信号ｅ_sの波形に再生されてスピーカ（負荷ＲＬ）から音声出力される。

上記の実施形態では、コンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２を充電期間に基準レベルＶ_aから＋方向に変化させる回路構成について説明したが、本発明の放電制御は、例えば、特開２００９−１４１４０８号公報に開示されているように、コンデンサＣ１，Ｃ２の電圧レベルＶ１，Ｖ２を充電期間に基準レベルＶ_bから−方向に変化させる回路構成についても適用できる。従って、図３に示した各信号の波形は、図２に示す積分型パルス幅変調回路１の具体回路に対応するものであり、積分型パルス幅変調回路１の各回路ブロックを構成する具体的な回路構成を他の回路構成にすれば、図３に示した各信号の波形の極性が回路構成の変更に応じて適宜変化することは言うまでもない。

本発明に係る積分型パルス幅変調回路１は、
（Ａ）オーディオ信号ｅ_sをその振幅に比例した傾きを有する線形関数で表わされる電流ｉ_s1＝Ｉ_o＋ｋ・｜ｅ_s｜に変換する、
（Ｂ）第１の積分回路を電流ｉ_sで基準クロックＭＣＬＫの半周期（Ｔ／２）だけ充電した後、所定の定電流Ｉ_dで放電するという充放電動作と、第１の積分回路と同一特性の第２の積分回路を電流ｉ_sで基準クロックＭＣＬＫの半周期（Ｔ／２）だけ充電した後、定電流Ｉ_dで放電するという充電動作を、相互に基準クロックＭＣＬＫの半周期（Ｔ／２）だけずらせて周期Ｔで交互に行わせる、
（Ｃ）第１の積分回路の基準クロックＭＣＬＫの充電期間の終了タイミングに相当するレベル反転を検出し、その検出信号を第１のフリップ・フロップ回路にセット信号として入力する一方、第１の積分回路の電圧レベルＶ１を第１のフリップ・フロップ回路にリセット信号として入力し、第１のフリップ・フロップ回路のＱ出力若しくは／Ｑ出力から第１の積分回路の放電時間ｔ_dをパルス幅とする第１のパルス信号を生成する、
（Ｄ）第２の積分回路の基準クロックＭＣＬＫの充電期間の終了タイミングに相当するレベル反転を検出し、その検出信号を第２のフリップ・フロップ回路にセット信号として入力する一方、第２の積分回路の電圧レベルＶ２を第２のフリップ・フロップ回路にリセット信号として入力し、第２のフリップ・フロップ回路のＱ出力若しくは／Ｑ出力から積分回路の放電時間ｔ_dをパルス幅とする第２のパルス信号を生成する、
（Ｅ）第１のパルス信号の各パルスと第２のパルス信号の各パルスを交互に接続するように両パルス信号を合成してＰＷＭ信号Ｓ_PWMを生成する、
という基本構成を有する積分型パルス幅変調回路において、第１，第２の積分回路の電圧レベルＶ１，Ｖ２が放電終了時の基準レベルＶ_aになっているときには第１，第２の積分回路の放電動作を禁止する構成に特徴がある。

従って、上記の（Ａ）〜（Ｅ）と放電制御の構成を実現できる構成であれば、任意の回路素子や回路構成を採用することができる。例えば、積分回路は、容量素子に限られず、電流ｉ_sで電荷を蓄積することができる各種の電子部品を使用することができる。また、図２では、バイポーラトランジスタを用いていたが、電界効果型トランジスタ等の他の半導体素子や半導体集積回路素子を用いることができる。

１ 積分型パルス幅変調回路
２ 制御信号生成回路（第１，第２の充放電制御回路の構成要素）
２０１ クロック（基準クロック発生回路）
２０２ インバータ
２０３ エッジ検出回路
２０３ａ 微分回路（第１の検出回路）
２０３ｂ 微分回路（第２の検出回路）
３ 電圧−電流変換回路
３０１ 差動増幅回路
３０２ａ，３０２ｂ 電流生成回路
４ 積分回路（第１の積分回路）
５ 積分回路（第２の積分回路）
６ 放電回路
６ａ 放電回路（第１の放電制御回路の構成要素、第１の放電回路）
６ｂ 放電回路（第２の放電制御回路の構成要素、第２の放電回路）
７ フリップ・フロップ回路（第１のフリップ・フロップ回路）
８ フリップ・フロップ回路（第２のフリップ・フロップ回路）
９ 放電制御信号生成回路（第１の放電制御回路）
１０ 放電制御信号生成回路（第２の放電制御回路）
１１ パルス信号合成回路
２０ スイッチングアンプ
２１ 出力回路
２２ ローパスフィルタ
２３ 第１電源（電圧源）
２４ 第２電源（電圧源）
ＲＬ 負荷（スピーカ）
ＳＷ１ スイッチ回路（第１の充放電制御回路の構成要素、第１のスイッチ回路）
ＳＷ２ スイッチ回路（第１の充放電制御回路の構成要素、第２のスイッチ回路）
ＳＷ３ スイッチ回路（第２の充放電制御回路の構成要素、第３のスイッチ回路）
ＳＷ４ スイッチ回路（第２の充放電制御回路の構成要素、第４のスイッチ回路）
ＳＷ−Ａ，ＳＷ−Ｂ スイッチ素子（スイッチング回路）
ＭＣＬＫ 基準クロック
φ１ 制御信号
φ２ 制御信号
φ３ 制御信号（第１の放電制御信号）
φ４ 制御信号（第２の放電制御信号）
ｓｅｔ１ 制御信号（φ２の立下り検出信号（第１の検出信号））
ｓｅｔ２ 制御信号（φ１の立下り検出信号（第２の検出信号））

Claims (4)

1. 入力される交流電圧信号を当該交流電圧信号の振幅に比例した傾きの線形関数で表わされる電流に変換する電圧−電流変換回路と、
   前記電圧−電流変換回路から出力される電流で基準クロックの半周期だけ第１の積分回路を充電した後、所定の定電流で当該第１の積分回路に蓄積した電荷を放電させる充放電動作を前記基準クロックの周期で繰り返す第１の充放電制御回路と、
   前記第１の充放電制御回路による前記第１の積分回路の充放電動作に対して前記基準クロックの半周期だけずらせて、前記電圧−電流変換回路から出力される電流で前記基準クロックの半周期だけ第２の積分回路を充電した後、前記所定の定電流で当該第２の積分回路に蓄積した電荷を放電させる充放電動作を前記基準クロックの周期で繰り返す第２の充放電制御回路と、
   前記基準クロックの前記第１の積分回路の充電終了時に対応するレベル反転タイミングを検出する第１の検出回路と、
   前記基準クロックの前記第２の積分回路の充電終了時に対応するレベル反転タイミングを検出する第２の検出回路と、
   前記第１の検出回路から出力される第１の検出信号と前記第１の積分回路から出力される第１の電圧レベルとがそれぞれセット信号とリセット信号として入力される第１のフリップ・フロップ回路と、
   前記第２の検出回路から出力される第２の検出信号と前記第２の積分回路から出力される第２の電圧レベルとがそれぞれセット信号とリセット信号として入力される第２のフリップ・フロップ回路と、
   前記第１のフリップ・フロップ回路から出力される前記第１の積分回路の放電時間をパルス幅とする第１のパルス信号と前記第２のフリップ・フロップ回路から出力される前記第２の積分回路の放電時間をパルス幅とする第２のパルス信号とを合成してパルス幅変調信号を生成するパルス信号合成回路と、
   を備えたパルス幅変調回路において、
   前記第１の検出回路から前記第１の検出信号が出力されるときに、前記第１の電圧レベルが予め設定された充電開始時の基準レベルを超えていれば、前記第１の積分回路の放電を行い、前記第１の電圧レベルが前記基準レベルを超えていなければ、前記第１の積分回路の放電を行わない第１の放電制御回路と、
   前記第２の検出回路から前記第２の検出信号が出力されるときに、前記第２の電圧レベルが前記基準レベルを超えていれば、前記第２の積分回路の放電を行い、前記第２の電圧レベルが前記基準レベルを超えていなければ、前記第２の積分回路の放電を行わない第２の放電制御回路と、
   を備えたことを特徴とする、パルス幅変調回路。
2. 前記第１の放電制御回路は、前記第１のフリップ・フロップ回路から出力される第１の出力信号と前記第１の電圧レベルとの論理積を演算したレベルの第１の放電制御信号を出力する論理積回路で構成され、
   前記第１の充放電制御回路は、
   前記基準クロックのレベルを反転した信号によって前記電圧−電流変換回路と前記第１の積分回路との接続を制御する第１のスイッチ回路と、
   前記第１の積分回路に接続されると、前記第１の積分回路の蓄積電荷を前記所定の定電流で放電させる第１の放電回路と、
   前記第１の放電制御信号によって前記第１の積分回路と前記第１の放電回路との接続を制御する第２のスイッチ回路と、を含み、
   前記第２の放電制御回路は、前記第２のフリップ・フロップ回路から出力される第２の出力信号と前記第２の電圧レベルとの論理積を演算したレベルの第２の放電制御信号を出力する論理積回路で構成され、
   前記第２の充放電制御回路は、
   前記基準クロックによって前記電圧−電流変換回路と前記第２の積分回路との接続を制御する第３のスイッチ回路と、
   前記第２の積分回路に接続されると、前記第２の積分回路の蓄積電荷を前記所定の定電流で放電させる第２の放電回路と、
   前記第２の放電制御信号によって前記第２の積分回路と前記第２の放電回路との接続を制御する第４のスイッチ回路と、を含むことを特徴とする、請求項１に記載のパルス幅変調回路。
3. 前記第１の検出信号は、前記基準クロックの立下りエッジを検出するローレベルの信号であり、前記第２の検出信号は、前記基準クロックのレベルを反転した信号の立下りエッジを検出するローレベルの信号であり、
   前記第１，第２の充放電制御回路は、前記電圧−電流変換回路から出力される電流で前記基準クロックの半周期だけ前記第１，第２の積分回路を充電することにより、前記第１，第２の電圧レベルを前記基準レベルから前記電流と充電期間とに基づく所定のレベルに上昇させた後、前記定電流で前記基準レベルに低下するまで放電させ、
   前記第１の放電制御回路は、前記第１の出力信号と前記第１の電圧レベルとの否定論理積を演算する否定論理積回路で構成され、
   前記第２の放電制御回路は、前記第２の出力信号と前記第２の電圧レベルとの否定論理積を演算する否定論理積回路で構成される、請求項２に記載のパルス幅変調回路。
4. 請求項１乃至３のいずれかに記載のパルス幅変調回路と、
   所定の電源電圧を出力する電圧源と、
   前記パルス幅変調回路から出力されるパルス幅変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
   を備えたことを特徴とする、スイッチングアンプ。