JP5227411B2 - チャージ・ポンプ回路及び半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims description 58
- 238000001514 detection method Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 101100407828 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-3 gene Proteins 0.000 description 26
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 25
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 25
- 238000010586 diagram Methods 0.000 description 25
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 18
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 18
- 101100351735 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-4 gene Proteins 0.000 description 14
- 230000007423 decrease Effects 0.000 description 11
- 230000002596 correlated effect Effects 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 8
- 101100349268 Caenorhabditis elegans ntr-2 gene Proteins 0.000 description 7
- 101100388504 Chlamydomonas reinhardtii ODA4 gene Proteins 0.000 description 6
- 101100445488 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-2 gene Proteins 0.000 description 6
- 101100119048 Ogataea pini SUP2 gene Proteins 0.000 description 6
- 101100065564 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUP35 gene Proteins 0.000 description 6
- 101100389631 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUP45 gene Proteins 0.000 description 6
- 230000000875 corresponding effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 101100349264 Caenorhabditis elegans ntr-1 gene Proteins 0.000 description 4
- 101100215778 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-1 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- -1 respectively Proteins 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Description
このチャージ・ポンプ回路において、キャパシタに電荷を蓄積する期間における電流量は、期間の前半は大きいが時間の経過と共に減少し、期間の後半は小さくなる。ビデオアンプ及びその負荷で消費する電流量が大きいときは、この期間の前半に流れる大きな電流が原因となって、電源ノイズ、電流供給能力の超過などの問題が発生する。
これによって、アンプ回路で消費される電流量と、キャパシタに電荷を蓄積する(以下、充電と称す)ときの供給電流量との差を小さくすることができるので、アンプ回路に電流を過供給するのを防ぐことができると共に、キャパシタを充電するときに発生するノイズを小さくすることができるという効果が得られる。
このような構成であれば、発明1と同等の作用及び効果を得ることができる。
このような構成であれば、供給電流量に余裕を持たせることができるので、負荷(被駆動回路)に流れる電流量が0のときや、負荷に流れる電流量がばらついて供給電流量の追随が間に合わないときなどにおいても、チャージ・ポンプ回路を正常に動作させることができるという効果が得られる。
このような構成であれば、キャパシタの両端間の電圧のレベルが所定のレベルに到達するまではキャパシタを充電し、所定のレベルに到達したときに、キャパシタの充電を止めて、充電された電荷の転送を行わせることができる。
これによって、所定のレベルを所望の電圧のレベルに設定することで、所望の電圧の出力電源を生成することができるという効果が得られる。
このような構成であれば、供給電流量制御手段において、例えば、複数の被駆動回路に流れる電流量の総和の増減に追随して、キャパシタの供給電流量を増減する制御を行うことが可能である。
これによって、複数の被駆動回路で消費される電流量の総和と、キャパシタを充電するときの供給電流量との差を小さくすることができるので、複数の被駆動回路に対して電流を過供給するのを防ぐことができると共に、キャパシタを充電するときに発生するノイズを小さくすることができるという効果が得られる。
このような構成であれば、被駆動回路の出力部に流れる電流の量に基づきキャパシタの供給電流量を制御することができるので、出力部に流れる電流をチャージ・ポンプ回路にフィードバックすることで、比較的簡易な構成で供給電流量の制御を行うことができるという効果が得られる。
このような構成であれば、被駆動回路がアンプ回路であることから、容易に半導体集積回路で実現することができるという効果が得られる。
このような構成であれば、アンプ回路から負荷に流れる第1の電流に比例した第2の電流の電流量に基づきキャパシタに供給する供給電流量を制御することができる。
これによって、被駆動回路に対する負荷で消費される電流量と、キャパシタに供給する供給電流量との差を小さくすることができるので、被駆動回路に電流を過供給するのを防ぐことができると共に、キャパシタを充電するときに発生するノイズを小さくすることができるという効果が得られる。
このような構成であれば、電源供給部において、例えば、グランド電圧を基準にして、入力電源と同極の正電圧の電源と、当該チャージ・ポンプ回路で生成した負電圧の電源とを被駆動回路に供給することが可能である。
これによって、グランド電圧を基準として、正電源及び負電源の双方を用いて駆動する被駆動回路を駆動させることができるという効果が得られる。
このような構成であれば、上記発明1乃至9のいずれか1に記載のチャージ・ポンプ回路と同等の作用及び効果が得られる半導体集積回路を得ることができる。
以下、本発明の第1の実施の形態を図面に基づき説明する。図1〜図6は、本発明に係るチャージ・ポンプ回路及び半導体集積回路の第1の実施の形態を示す図である。
本実施の形態では、本発明に係るチャージ・ポンプ回路を、被駆動回路であるアンプ回路に適用し、このアンプ回路によって入力信号を増幅して負荷に供給するシステムを構成する。
負荷駆動システム1は、図1に示すように、チャージ・ポンプ回路2と、クロック発生回路4と、アンプ回路6と、負荷8とを含んで構成される。
チャージ・ポンプ回路2は、キャパシタとスイッチング素子とを用いたチャージ・ポンプ方式によって、正極の入力電源VCCから負極の出力電源VEEを生成し、この生成する機能を有している。この生成したVEEはアンプ回路6に供給される。
負荷8は、アンプ回路6からの出力信号Soutによって駆動される負荷であり、例えば、入力信号Sinが音声入力信号であれば、スピーカやヘッドホンなどが該当する。また、後段となるスピーカやヘッドホンを駆動するバッファ回路なども該当する。
ここで、図2は、チャージ・ポンプ回路2の詳細な構成を示す回路図である。
本実施の形態のチャージ・ポンプ回路2は、図2に示すように、Pチャンネル型のMOSトランジスタであるPTr3と、キャパシタC1,C2と、スイッチング素子SW1,SW2,SW3と、供給電流制御回路20とを含んで構成される。
供給電流制御回路20の制御信号出力端子(不図示)は、PTr3のゲート端子に電気的に接続され、PTr3のソース端子は、電源VCCの入力端子に電気的に接続されている。なお、この入力端子には、電圧VCCの電源の電源供給端子が電気的に接続されている。
更に、図示していないが、SW1のゲート端子は、クロック発生回路4のCLK1の出力端子と電気的に接続されている。
更に、図示していないが、SW2のゲート端子は、クロック発生回路4のクロック信号CLK1の出力端子と電気的に接続され、SW3のゲート端子は、クロック発生回路4のCLK2の出力端子と電気的に接続されている。
ここで、図3は、供給電流制御回路20の詳細な構成を示す回路図である。
本実施の形態の供給電流制御回路20は、図3に示すように、Pチャンネル型のMOSトランジスタであるPTr4と、スイッチング素子SW4と、Nチャンネル型のMOSトランジスタであるNTr6とを含んで構成される。
本実施の形態において、スイッチング素子SW4は、Nチャンネル型のMOSトランジスタから構成されている。なお、Nチャンネル型のMOSトランジスタに限らずPチャンネル型のMOSトランジスタで構成することも可能である。
PTr4のゲート端子は、PTr4のドレイン端子及びPTr3のゲート端子とそれぞれ電気的に接続されており、PTr3とPTr4とでカレントミラー回路を構成している。
NTr6のソース端子は、出力電源である負電圧VEEに電気的に接続されており、ゲート端子は、アンプ回路6を構成するNチャンネル型のMOSトランジスタであるNTr5(後述)のゲート端子と電気的に接続されている。
そして、NTr6及びSW4がオンのときに、NTr6のドレイン−ソース間を流れる電流信号である負荷電流連動信号65が、SW4を介してPTr4のゲート端子及びドレイン端子と、PTr3のゲート端子とに供給される。
また、SW2及びSW4がオフで、SW1及びSW3がオンのときは、PTr3がオフとなって、電源VCCからの供給電流がC1に供給されなくなり、この第2の期間(Φ2)においてはC1が充電されない。
SW2及びSW4のオン・オフと、SW1及びSW3のオン・オフとの切り替えを、上記のCLK1及びCLK2による切り替えタイミングで繰り返し(継続して)行うことで、グランド端子と出力電源の供給端子との間に、正電圧VCCの極性を反転させた電圧と略同じレベルの負電圧VEEを発生させることができる。
つまり、負荷電流連動信号65と、供給電流ISUPとの間には正の相関が成立し、負荷電流連動信号65の電流レベルの増減に応じて、キャパシタC1への供給電流量が増減する。
ここで、図4は、アンプ回路6の詳細な構成を示す回路図である。
アンプ回路6は、図4に示すように、入力段差動回路60と、出力段回路62と、抵抗Rs,Rfとを含んで構成される。
入力段差動回路60は、負荷Aと、負荷Bと、Nチャンネル型のMOSトランジスタであるNTr1,NTr2,NTr3とを含んで構成される。
出力段回路62は、Pチャンネル型のMOSトランジスタであるPTr1,PTr2、Nチャンネル型のMOSトランジスタであるNTr4,NTr5と、位相補償のための抵抗R10及びキャパシタC10とを含んで構成される。
つまり、アンプ回路6は、差動対となる入力段差動回路60と出力段回路62とから構成されるOPアンプと、抵抗Rs及びRfとを含んで構成される反転増幅回路となる。
本実施の形態において、負荷A及び負荷Bは、抵抗素子RA及びRBとする。なお、負荷A及び負荷Bは、MOSトランジスタを用いたカレントミラー回路として構成するなど、他の素子を用いて構成してもよい。
入力段差動回路60を構成する、RA及びRBの一端は、電源VCCの正電源入力端子にそれぞれ電気的に接続され、RAの他端は、NTr1のドレイン端子に電気的に接続され、RBの他端は、NTr2のドレイン端子に電気的に接続されている。
更に、NTr2のゲート端子は、入力信号Sinの入力端子になっており、外部の装置(不図示)から入力信号Sinが入力される。
更に、NTr1のゲート端子は、レベル調整電圧Vrが印加され、NTr3のゲート端子には、NTr3を飽和領域で駆動させるのに十分な定電流生成電圧Vbが印加される。
更に、PTr1のドレイン端子は、NTr4のドレイン端子と電気的に接続され、PTr2のドレイン端子は、NTr5のドレイン端子と電気的に接続され、NTr4及びNTr5のソース端子は、負電源入力端子と電気的に接続されている。
更に、NTr4のゲート端子とNTr5のゲート端子とは電気的に接続されており、NTr4のゲート端子とドレイン端子とは電気的に接続されている。この構成により、NTr4とNTr5とカレントミラー回路を構成する。
上記構成のアンプ回路6は、チャージ・ポンプ回路2で生成されると共に同回路2から供給される負電圧VEEの負電源と、正電圧VCCの正電源とによって駆動され、入力信号Sinを、抵抗Rs、Rfによって決まる増幅度でレベル調整電圧Vrを中心に反転増幅し、グランド電圧(0[V])中心の出力信号Soutとして出力する。
この構成によって、出力信号Soutはグランド電圧の上下の電圧範囲にわたって出力される。
本実施の形態において、上記説明したチャージ・ポンプ回路2及びアンプ回路6のうち少なくともチャージ・ポンプ回路2は、半導体基板上にMOSトランジスタを用いて集積された半導体集積回路として構成される。
ここで、図5は、チャージ・ポンプ回路2、クロック発生回路4及びアンプ回路6を流れる信号のタイミングチャートである。
図5において、クロック信号CLK1,CLK2、入力信号Sinは電圧波形であり、負電圧VEEの電源の供給端子に流れ込む負荷電流ILは、電流の絶対値の波形である。また、発生電圧VGは、負電圧VEE(定電圧)を基準としたときに発生する電圧である。
負荷駆動システム1の各回路に電源を供給すると、各回路が起動し、図5に示すタイミングで、クロック信号CLK1がSW2及びSW4のゲート端子に供給され、クロック信号CLK2がSW1及びSW3のゲート端子に供給され、入力信号Sinがアンプ回路6の反転入力端子(−)に入力される。
以上より、入力信号Sinが負電圧の期間は、図5に示すように、負荷電流IL、供給電流ISUP及び、電圧VEEを基準とした発生電圧VGはいずれも「0」となる。
具体的に、発生電圧VGは、Φ1の期間では負荷電流ILによって、グランド方向に上昇するが、Φ2の期間でキャパシタC1に蓄えられた電荷が転送されて負電圧方向に下降する。このとき、転送される電荷量は、Φ1の期間にキャパシタC1に蓄積される電荷量(供給電流ISUP)と正の相関がある。
これにより、負電圧VEEの電源供給端子に流れ込む負荷電流ILを効率よく転送させることができると共に、アンプ回路6の動作条件に応じた供給電流ISUPをキャパシタC1に供給することが可能になり、通常使用範囲において発生する電源ノイズを小さくすることができる。
上記第1の実施の形態において、供給電流制御回路20は、発明1、2、6及び8のいずれか1に記載の供給電流量制御手段に対応する。
次に、本発明の第2の実施の形態を図面に基づき説明する。図7〜図9は、本発明に係るチャージ・ポンプ回路及び半導体集積回路の第2の実施の形態を示す図である。
上記第1の実施の形態のチャージ・ポンプ回路2は、キャパシタC1を充電して、正電圧VCCと絶対値が略同じ負電圧VEEを生成していたが、これに対して、本実施の形態のチャージ・ポンプ回路3は、キャパシタC1の両端の電圧を監視し、所定の電圧に到達したときにC1への電荷の蓄積を終了させることができる点が上記第1の実施の形態のチャージ・ポンプ回路2と異なる。
まず、図7に基づき、本実施の形態のチャージ・ポンプ回路3の詳細な構成を説明する。
ここで、図7は、チャージ・ポンプ回路3の詳細な構成を示す回路図である。
本実施の形態のチャージ・ポンプ回路3は、図7に示すように、Pチャンネル型のMOSトランジスタであるPTr3と、キャパシタC1,C2と、スイッチング素子SW1,SW2,SW3と、供給電流制御回路21と、電圧モニター回路22とを含んで構成される。
電圧モニター回路22の、正電圧監視用端子はC1の正極側の端子に電気的に接続され、負電圧監視用端子はC1の負極側の端子に電気的に接続され、制御信号出力端子は供給電流制御回路21の制御信号入力端子と電気的に接続されている。
他の接続構成は、上記第1の実施の形態のチャージ・ポンプ回路2と同様となる。
ここで、図8は、供給電流制御回路21の詳細な構成を示す回路図である。
本実施の形態の供給電流制御回路21は、図8に示すように、Pチャンネル型のMOSトランジスタであるPTr4と、スイッチング素子SW4と、Nチャンネル型のMOSトランジスタであるNTr6と、NOT回路23と、AND回路24とを含んで構成される。
更に、NOT回路23の入力端子(制御信号入力端子)は、電圧モニター回路22の制御信号出力端子と電気的に接続されている。
なお、他の接続構成は、上記第1の実施の形態の供給電流制御回路20と同様となる。
ここで、図9は、電圧モニター回路22の詳細な構成を示す回路図である。
電圧モニター回路22は、図9に示すように、減算回路25と、コンパレータ回路26とを含んで構成される。
減算回路25は、上記した正電圧監視用端子、上記した負電圧監視用端子及び減算結果出力端子を備え、減算結果出力端子は、コンパレータ回路26の比較電圧入力端子と電気的に接続されている。
更に、減算回路25は、正電圧監視用端子に入力される正側電圧V+から、負電圧監視用端子に入力される負側電圧V-を減算し、減算結果に応じた電圧Vdを減算結果出力端子から出力する。
つまり、C1の両端間電圧Vdが参照電圧Vref未満のときは、電流制御信号CCtrl1がローレベルになり、AND回路24の第1の入力端子にはNOT回路23でハイレベルへと反転されたCCtrl1が入力され、AND回路24の出力は、CLK1がハイレベルのときにハイレベルとなる。
いま、CLK1がハイレベルで且つCCtrl1がローレベルになってSW2及びSW4がオンになり、CLK2がローレベルになってSW1及びSW3がオフになると、PTr3がオンとなる。これによって、電源VCCからの負荷電流ILと正の相関にある供給電流ISUPがC1に供給されC1の充電が開始される。
引き続き、CLK1がローレベルになってSW2及びSW4がオフになり、CLK2がハイレベルになってSW1及びSW3がオンになると、GND−SW1−C1−SW3−C2−GNDのループが構成され、C1に蓄積された電荷が、図7に示す極性でC2へと転送される。これにより、供給端子のVEEの電圧レベルをVrefのレベルとすることができる。
なお、その他の動作については、上記第1の実施の形態のチャージ・ポンプ回路2と同様となる。
更に、電圧モニター回路22によって、C1の両端の電圧を監視し、両端間の電圧がVref以上になったときに、供給電流制御回路21によって、SW4をオフにしC1への充電をVCCよりも小さいVrefで終了させることができる。
つまり、Vrefを所望の電圧とすることで、VEEをVCCよりも低い所望の電圧にすることができる。
次に、本発明の第3の実施の形態を図面に基づき説明する。図10は、本発明に係るチャージ・ポンプ回路及び半導体集積回路の第3の実施の形態を示す図である。
上記第1の実施の形態の負荷駆動システム1は、チャージ・ポンプ回路2の被駆動回路として、1つのアンプ回路6を駆動する構成にしていたが、本実施の形態の負荷駆動システム10は、チャージ・ポンプ回路2の被駆動回路として、2つのアンプ回路6A及び6Bを駆動する点が上記第1の実施の形態と異なる。
従って、アンプ回路6が、アンプ回路6A及び6Bになる点と、負荷電流連動信号65A及び65Bの和をSW4を介してPTr3及びPTr4に供給する点以外の他の構成部は、上記第1の実施の形態と同様となる。以下、上記第1の実施の形態と異なる部分を詳細に説明し、同様の部分は同じ符号を付して説明を適宜省略する。
ここで、図10は、負荷駆動システム10の構成を示すブロック図である。
負荷駆動システム10は、図10に示すように、チャージ・ポンプ回路2と、クロック発生回路4と、アンプ回路6A及び6Bと、負荷8A及び8Bとを含んで構成される。
アンプ回路6Aからは、上記第1の実施の形態のNTr6と同様の役割を果たすNTr6Aを介して、アンプ回路6Aを流れる負荷電流ILAと正の相関を有する負荷電流連動信号65Aを伝送する導電性のラインL1がチャージ・ポンプ回路2に向けて伸びている。
従って、本実施の形態では、NTr6Aは、アンプ回路6A側に設け、NTr6Bはアンプ回路6B側に設けている。なお、NTr6A及び6Bを、チャージ・ポンプ回路2側に設ける構成としてもよい。
これにより、ラインL1を流れる負荷電流連動信号65Aと、ラインL2を流れる負荷電流連動信号65Bとが合流してラインL3には、負荷電流連動信号65Aと負荷電流連動信号65Bとを合算した信号である負荷電流連動信号65Cが流れる。
従って、ラインL4を流れる負荷電流ILは、ラインL5を流れる負荷電流ILAと、ラインL6を流れる負荷電流ILBとを合算した電流(IL=ILA+ILB)となる。
更に、負荷8Aは、アンプ回路6Aによって駆動される負荷であり、負荷8Bは、アンプ回路6Bによって駆動される負荷である。
また、アンプ回路6A及び6Bは、入力信号(SinA、SinB)及び駆動する負荷(8A、8B)が異なる(同じ内容でも良い)だけで、上記第1の実施の形態のアンプ回路6と同様の構成及び動作となる。
上記構成によって、チャージ・ポンプ回路2は、Φ1の期間において、負荷電流連動信号65Cに比例する供給電流ISUPによってC1を充電することができる。
これにより、例えば、ステレオヘッドホンアンプなどの複数のアンプ回路を含むデバイスを効率よく駆動することができる。
上記第3の実施の形態において、供給電流制御回路20は、発明1、2、5、6及び8のいずれか1に記載の供給電流量制御手段に対応する。
次に、本発明の第4の実施の形態を図面に基づき説明する。図11〜図12は、本発明に係るチャージ・ポンプ回路及び半導体集積回路の第4の実施の形態を示す図である。
上記第1の実施の形態の負荷駆動システム1は、チャージ・ポンプ回路2において、アンプ回路6を流れる負荷電流ILと正の相関を持った供給電流ISUPによって、C1を充電する構成としたが、本実施の形態の負荷駆動システム11は、負荷電流ILと正の相関を持った負荷電流連動信号65に、予め設定したレベルの定電流を加算して負荷電流連動信号65Dを生成し、この信号と比例する供給電流ISUPによって、C1を充電する点が上記第1の実施の形態と異なる。
従って、負荷電流連動信号65に、予め設定したレベルの定電流を加算する定電流源を追加した以外は、上記第1の実施の形態と同様となる。以下、上記第1の実施の形態と異なる部分を詳細に説明し、同様の部分は同じ符号を付して説明を適宜省略する。
ここで、図11は、負荷駆動システム11の構成を示すブロック図である。
負荷駆動システム11は、図11に示すように、チャージ・ポンプ回路2と、クロック発生回路4と、アンプ回路6と、負荷8と、定電流源12とを含んで構成される。
アンプ回路6からは、NTr6を介して、アンプ回路6を流れる負荷電流ILと正の相関を有する負荷電流連動信号65を伝送する導電性のラインL1がチャージ・ポンプ回路2に向けて伸びている。
定電流源12は、予め定められた電流レベルの定電流信号IAを出力する機能を有している。定電流源12からは、定電流信号IAを伝送する導電性のラインL2がチャージ・ポンプ回路2に向けて伸びている。
ラインL1とラインL2とは、チャージ・ポンプ回路2の手前で合流してラインL3となり、ラインL3がチャージ・ポンプ回路2のSW4と電気的に接続される。
これにより、ラインL1を流れる負荷電流連動信号65と、ラインL2を流れる定電流信号IAとが合流してラインL3には、負荷電流連動信号65と定電流信号IAとを合算した信号である負荷電流連動信号65Dが流れる。
上記構成によって、チャージ・ポンプ回路2は、Φ1の期間において、負荷電流連動信号65Dに比例する供給電流ISUPによってC1を充電することができる。
以上より、本実施の形態の負荷駆動システム11は、チャージ・ポンプ回路2の被駆動回路であるアンプ回路6を流れる負荷電流ILと正の相関のある負荷電流連動信号65に定電流信号IAを加算してなる負荷電流連動信号65Dに比例する供給電流ISUPによってC1を充電することができる。
上記第4の実施の形態において、供給電流制御回路20は、発明1、2、3、6及び8のいずれか1に記載の供給電流量制御手段に対応する。
なお、上記第1〜第4の実施の形態においては、チャージ・ポンプ回路2において、キャパシタC1及びC2とによって正電圧VCCの極性を反転した電圧と略同じレベルの負電圧VEEの負電源を生成する構成としたが、この構成に限らず、キャパシタをもっと多段接続して、キャパシタの数に応じた倍圧の負電圧の負電源を生成する構成としてもよい。
また、上記第1〜第4の実施の形態においては、負荷電流連動信号65を、出力段回路62のNTr5と供給電流制御回路20のNTr6とから生成したが、これに限らず、入力段差動回路60のNTr3を用いて生成することもできる。
なお、上記第1〜第4の実施の形態において、チャージ・ポンプ回路2、3を構成するPTr3及びPTr4としてPチャンネル型のMOSトランジスタを用いて構成したが、これに限らず、Nチャンネル型のMOSトランジスタを用いて構成してもよい。
また、上記第1〜第4の実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記第1〜第4の実施の形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
Claims (6)
- 入力電源からの電荷をキャパシタに蓄積する第1の状態と前記キャパシタに蓄積された電荷を電源供給部に転送する第2の状態とを交互に繰り返すことで所定の極性の出力電源を生成するチャージ・ポンプ回路であって、
前記出力電源で駆動されるアンプ回路の出力段を構成する複数のトランジスタのうち、前記出力電源側のトランジスタの出力電流である第1の電流に比例する第2の電流を発生する、前記第1の電流とカレントミラーの関係にある電流発生部と、
該電流発生部において発生した第2の電流に基づき、前記キャパシタに電荷を蓄積するときの電流の供給量を制御する供給電流量制御手段と、
を備えることを特徴とするチャージ・ポンプ回路。 - 前記供給電流量制御手段は、前記キャパシタに供給する電流の量を、該電流の量と前記アンプ回路に流れる電流の量との間に正の相関が成立するように制御することを特徴とする請求項1に記載のチャージ・ポンプ回路。
- 前記供給電流量制御手段は、前記キャパシタに供給する電流の量を、該電流の量が前記アンプ回路に流れる電流の量よりも予め設定された量だけ多くなるように制御することを特徴とする請求項2に記載のチャージ・ポンプ回路。
- 前記キャパシタの両端間の電圧を検出する電圧検出手段と、
前記電圧検出手段で検出された電圧のレベルと所定のレベルとを比較する電圧レベル比較手段と、
前記電圧レベル比較手段の比較結果に基づき、前記第1の状態において前記検出された電圧のレベルが前記所定のレベルに到達したときに、前記第1の状態を前記第2の状態に切り替える切替制御手段と、を備えることを特徴とする請求項1乃至請求項3のいずれか1項に記載のチャージ・ポンプ回路。 - 前記入力電源から、該入力電源の極性とは反対の極性の出力電源を生成し、
前記電源供給部は、前記出力電源と、前記出力電源とは反対の極性の電源との間の電圧範囲の電源を前記アンプ回路に供給する構成となっていることを特徴とする請求項1乃至請求項4のいずれか1項に記載のチャージ・ポンプ回路。 - 請求項1乃至請求項5のいずれか1項に記載のチャージ・ポンプ回路を含んで構成される回路を半導体基板上に集積化して成ることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010529701A JP5227411B2 (ja) | 2008-09-17 | 2009-08-25 | チャージ・ポンプ回路及び半導体集積回路 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008237473 | 2008-09-17 | ||
JP2008237473 | 2008-09-17 | ||
PCT/JP2009/064767 WO2010032589A1 (ja) | 2008-09-17 | 2009-08-25 | チャージ・ポンプ回路及び半導体集積回路 |
JP2010529701A JP5227411B2 (ja) | 2008-09-17 | 2009-08-25 | チャージ・ポンプ回路及び半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010032589A1 JPWO2010032589A1 (ja) | 2012-02-09 |
JP5227411B2 true JP5227411B2 (ja) | 2013-07-03 |
Family
ID=42039429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010529701A Active JP5227411B2 (ja) | 2008-09-17 | 2009-08-25 | チャージ・ポンプ回路及び半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8395437B2 (ja) |
EP (1) | EP2239833B1 (ja) |
JP (1) | JP5227411B2 (ja) |
WO (1) | WO2010032589A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2844579T3 (es) * | 2015-06-25 | 2021-07-22 | Signify Holding Bv | Módulo de iluminación LED |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2001309400A (ja) | 2000-04-19 | 2001-11-02 | Sony Corp | 集積回路 |
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-
2009
- 2009-08-25 WO PCT/JP2009/064767 patent/WO2010032589A1/ja active Application Filing
- 2009-08-25 US US12/865,585 patent/US8395437B2/en active Active
- 2009-08-25 EP EP09814434.8A patent/EP2239833B1/en active Active
- 2009-08-25 JP JP2010529701A patent/JP5227411B2/ja active Active
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Also Published As
Publication number | Publication date |
---|---|
US20110001554A1 (en) | 2011-01-06 |
EP2239833A4 (en) | 2016-09-14 |
JPWO2010032589A1 (ja) | 2012-02-09 |
WO2010032589A1 (ja) | 2010-03-25 |
EP2239833B1 (en) | 2017-10-04 |
EP2239833A1 (en) | 2010-10-13 |
US8395437B2 (en) | 2013-03-12 |
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Legal Events
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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