KR101011540B1

KR101011540B1 - 차동 증폭기

Info

Publication number: KR101011540B1
Application number: KR1020080096689A
Authority: KR
Inventors: 히로또시 쯔찌야; 신지 야에자와; 유야 하시모또; 도루 나까모리; 다쯔야 기시이
Original assignee: 야마하 가부시키가이샤
Priority date: 2007-10-01
Filing date: 2008-10-01
Publication date: 2011-01-27
Anticipated expiration: 2028-10-01
Also published as: KR20090033820A; JP5130857B2; US20090091386A1; US7714653B2; CN101404483A; JP2009089195A; CN101404483B

Abstract

차동 증폭기는, 정전류원과, 각 게이트가 양 위상 입력 신호와 음 위상 입력 신호로 나뉘고 소스들이 서로 공통 연결되어 있는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 이 정전류원은 그 소스들의 공통 노드에 연결되어 있음 - 와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전류를 위한 전류 경로로서 기능하는 제1 로드 및 제2 로드와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전압에 응답하여 증폭되는 양 위상 출력 신호 및 음 위상 출력 신호를 출력하는 증폭부와, 차동 증폭기의 기동시 소정의 시간 주기 동안 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터에 각각 병렬인 제1 전류 경로 및 제2 전류 경로를 발생시키는 전류 경로 발생기를 포함한다.

차동 증폭기, 동상 전압, 전계 효과 트랜지스터, 정전류원

Description

차동 증폭기{DIFFERENTIAL AMPLIFIER}

본 발명은 양 위상(positive phase)과 음 위상(negative phase) 둘 다를 갖는 차분형 이상(two-phase) 입력 신호들의 차분 증폭을 수행하는 차동 증폭기에 관한 것이다.

도 4는 종래 기술의 차동 증폭기(10)를 이용하는 아날로그 회로의 구성의 일 예를 도시하는 회로도이다. 도시한 예에서, 차동 증폭기(1)의 고 전위 전력선은 소스 전압(AVDD)의 전원에 연결되어 있고, 차동 증폭기(1)의 저 전위 전력선은 접지되어 있다. 차동 증폭기(1)는 크게 차분 증폭부(10) 및 소스-접지 증폭부(20, 30)들로 이루어진다. 차동 증폭기(10)는, 소스들이 공통 연결되어 차분 트랜지스터 쌍을 구성하는 P 채널 전계 효과 트랜지스터(11, 12)들과, 전계 효과 트랜지스터(11, 12)의 로드로서 기능하며 전류 미러 회로를 구성하는 N 채널 전계 효과 트랜지스터(13, 14)들과, 차분 트랜지스터 쌍에 정전류를 공급하는 정전류원(15)으로 이루어진다. 차분 증폭을 통해 양 위상과 음 위상을 갖는 이상 입력 신호(Vip, Vin)들은, P 채널 전계 효과 트랜지스터(11, 12)들의 각 게이트로 나뉘어진다.

소스 접지 증폭부(20)는, 게이트가 P 채널 전계 효과 트랜지스터(11)의 드레 인 전압을 수신하는 N 채널 전계 효과 트랜지스터(21)와, N 채널 전계 효과 트랜지스터(21)의 드레인과 고 전위 전력선 사이에 개재되어 있는 정전류원(22)으로 이루어진다. N 채널 전계 효과 트랜지스터(21)의 드레인과 정전류원(22) 사이의 노드에서 보이는 전압은 차동 증폭기(1)의 양 위상 출력 신호(OP)로서 기능한다.

소스 접지 증폭부(30)는, 게이트가 P 채널 전계 효과 트랜지스터(12)의 드레인 전압을 수신하고 소스가 접지되어 있는 N 채널 전계 효과 트랜지스터(31)와, N 채널 전계 효과 트랜지스터(31)의 드레인과 고 전위 전력선 사이에 개재되어 있는 정전류원(32)으로 이루어진다. N 채널 전계 효과 트랜지스터(31)의 드레인과 정전류원(32) 사이의 노드에서 보이는 전압은 차동 증폭기(1)의 음 위상 출력 신호(ON)로서 기능한다.

도시한 예에서, 양 위상 입력 신호(IP)를 위한 차동 증폭기(1)의 입력 단자는 입력 저항(41)의 일단에 연결되어 있고, 음 위상 입력 신호(IN)를 위한 차동 증폭기(1)의 입력 단자는 입력 저항(42)의 일단에 연결되어 있으며, 여기서 입력 저항(41, 42)들은 동일한 저항값을 갖는다. 피드백 저항(51)은 음 위상 출력 신호(ON)를 위한 차동 증폭기(1)의 출력 단자와 양 위상 입력 신호(IP)를 위한 차동 증폭기(1)의 입력 단자 사이에 개재되어 있다. 피드백 저항(51)과 동일한 저항값을 갖는 피드백 저항(52)은, 양 위상 출력 신호(OP)를 위한 차동 증폭기(1)의 출력 단자와 음 위상 입력 신호(IN)를 위한 입력 단자 사이에 개재되어 있다.

전술한 구성에서, 입력 저항(41)의 다른 단자에는 양 위상 입력 신호(Vip)가 인가되고, 입력 저항(42)의 다른 단자에는 음 위상 입력 신호(Vin)가 인가된다. 예를 들어, AVDD/2라는 값을 동상 레벨(in-phase level)로서 취하는 경우, 입력 신호(Vip, Vin)들은 동상 레벨에 대하여 대칭되는 밸런싱된(balanced) 차분 신호들이다. 음 피드백이 예시한 아날로그 회로에 대하여 저항(51, 52)들에 의해 영향을 끼치므로, 차동 증폭기(1)는, 동상 레벨에서 양 위상 입력 신호(IP)와 음 위상 입력 신호(IN)를 위한 각 입력 단자들을 사실상 접지하고 있는 상태에서 입력 신호(Vip, Vin)들을 차분 증폭하고, 증폭의 결과로 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON)를 출력한다.

또한, 도 4에 도시한 바와 같은 아날로그 회로에서, 차동 증폭기(1)와 전단(previous stage)의 회로(도시 생략)를 포함하는 전체 회로의 동작이 안정적인 경우, 동상 레벨에 대하여 대칭인 입력 신호(Vip, Vin)들은 전단의 회로로부터 차동 증폭기(10)로 나뉘어진다. 그러나, 예를 들어, 전체 아날로그 회로의 기동시, 전단의 회로로부터 차동 증폭기(1)로 인가된 입력 신호(Vip, Vin)들이 차분 증폭이 가능한 입력 신호의 전압 범위인 동상 입력 범위를 넘어서 예를 들어 소스 전압(AVDD)에 가까운 전압으로 상승하는 경우가 있다. 이러한 경우, P 채널 전계 효과 트랜지스터(11, 12)들은 턴오프되고, N 채널 전계 효과 트랜지스터(13, 14)들로의 전류 공급이 차단(interrupt)된다. 따라서, N 채널 전계 효과 트랜지스터(13, 14)들은 턴온되지 않으며 OFF 상태로 유지된다. P 채널 전계 효과 트랜지스터(11, 12)들의 각 드레인은 부동 상태(floating state)로 되고, 이 각 드레인의 전압은 0V에 가까워진다. 이러한 이유로 인해, N 채널 전계 효과 트랜지스터(21, 31) 둘 다는 턴오프되고, 양 위상 출력 신호(OP) 및 음 위상 출력 신호(ON) 둘 다는 소스 전압(AVDD)에 가까워지고, 이에 따라 양 위상 출력 신호(OP) 및 음 위상 출력 신호(ON) 둘 다가, 음 위상 입력 신호(IN) 및 양 위상 입력 신호(IP)를 위한 각 입력 단자에 양의 값으로 피드백된다. 이러한 양의 값의 피드백으로 인해, 음 위상 입력 신호(IN) 및 양 위상 입력 신호(IP)는 소스 전압(AVDD) 근처에서 유지된다. 일단 아날로그 회로가 이러한 상태로 되면, 전단의 회로로부터 차동 증폭기(1)로 인가된 입력 신호(Vip, Vin)들이 후속하여 동상 레벨에 대하여 대칭되는 정상 파형을 나타내더라도 차동 증폭기(1)가 비정상(anomalous) 동작 상태로부터 벗어나 정상적인 차분 증폭을 개시하기 전에 시간이 소모되는 문제가 발생한다.

본 발명은 이러한 상황을 고려한 것으로서, 동상 입력 범위를 초과하는 입력 신호들이 나뉘어지더라도 장시간 동안 차분 증폭이 수행되지 않는 비정상 동작 상태로 되는 것을 피할 수 있는 차동 증폭기를 제공하고자 한다.

본 발명은 차동 증폭기를 제공하며, 이 차동 증폭기는, 정전류원과, 각 게이트가 양 위상 입력 신호와 음 위상 입력 신호로 나뉘고(impart) 소스들이 서로 공통 연결되어 있는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 정전류원이 소스들의 공통 노드에 연결되어 있음 - 와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전류를 위한 전류 경로로서 기능하는 제1 로드 및 제2 로드와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전압에 응답하여 증폭되는 양 위상 출력 신호 및 음 위상 출력 신호를 출력하는 증폭부와, 차동 증폭기의 기동시 소정의 시간 주기 동안 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터에 각각 병렬인 제1 전류 경로 및 제2 전류 경로를 발생시키는 전류 경로 발생기를 포함한다.

이러한 차동 증폭기에서, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터에 병렬인 제1 전류 경로 및 제2 전류 경로는 소정의 시간 주기 동안 차동 증폭기의 기동시 형성된다. 이에 따라, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터가 기동시 동상 입력 범위를 초과하는 입력 신호들이 나뉘어지는 결 과로 인해 턴오프되더라도, 전류는 제1 전류 경로 및 제2 전류 경로를 통해 제1 로드 및 제2 로드로 흐르고, 이에 따라 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인이 부동 상태로 되는 것을 방지한다. 따라서, 차동 증폭기가 차분 증폭이 수행되지 않는 비정상 상태로 되는 것을 방지한다.

다른 일 실시예에서, 본 발명은 차동 증폭기를 제공하며, 이 차동 증폭기는, 정전류원과, 각 게이트가 양 위상 입력 신호 및 음 위상 입력 신호로 나뉘고 소스들이 서로 공통 연결되어 있는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 상기 정전류원은 상기 소스들의 공통 노드에 연결되어 있음 - 와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전류를 위한 전류 경로로서 기능하는 제1 로드 및 제2 로드와, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인 전압에 응답하여 증폭되는 양 위상 출력 신호 및 음 위상 출력 신호를 출력하는 증폭부와, 소스와 드레인이 제1 전계 효과 트랜지스터의 소스와 드레인에 각각 연결되어 있는 제3 전계 효과 트랜지스터와, 소스와 드레인이 제2 전계 효과 트랜지스터의 소스와 드레인에 각각 연결되어 있는 제4 전계 효과 트랜지스터를 포함하고, 차동 증폭기의 동상 입력 범위 내에 있으며 동상 입력 범위의 상한값 또는 하한값에 가까운 전압이, 제3 전계 효과 트랜지스터 및 제4 전계 효과 트랜지스터의 각 게이트에게 나뉘어진다.

이러한 차동 증폭기에서, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터가 동상 입력 범위를 초과하는 입력 신호들이 나뉘어지는 결과로 인해 턴오프되면, 출력 전류가 공급될 목적지를 잃은 정전류원의 전압 강하가 감소된다. 그 결과, 제3 전계 효과 트랜지스터 및 제4 전계 효과 트랜지스터의 게이트와 소스 사이의 전압이 증가하고, 이에 따라 제3 전계 효과 트랜지스터 및 제4 전계 효과 트랜지스터가 ON 상태로 된다. 이에 따라, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인이 부동 상태로 되는 것을 방지하게 된다. 따라서, 차동 증폭기가 차분 증폭이 수행되지 않는 비정상 상태로 되는 것을 방지하게 된다.

또한, 전술한 차동 증폭기에는, 제1 로드 및 제2 로드에 각각 미소 전류를 항상 공급하는 미소 전류 공급 유닛이 추가로 제공될 수 있다. 이 경우, 미소 전류는 제1 로드 및 제2 로드로 항상 흐른다. 이에 따라, 차동 증폭기의 기동이 아닌 위상에서, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 둘 다가 잡음과 같은 장해(disturbance) 영향 하에 동상 입력 범위를 벗어나는 입력 신호들이 나뉘어지는 결과로 인해 턴오프되면, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 각 드레인이 부동 상태로 되는 것을 피하게 되며, 이에 따라 차동 증폭기가 차분 증폭이 수행되지 않는 비정상 상태로 되는 것을 방지하게 된다.

본 발명에 의하면, 차동 증폭기가 차분 증폭이 수행되지 않는 비정상 상태로 되는 것을 방지할 수 있다.

이하, 본 발명의 일 실시예를 첨부 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 차동 증폭기(100)의 구성을 도시하는 회 로도이다. 도 1에 도시한 바와 같이, 본 실시예의 차동 증폭기(100)는 P 채널 전계 효과 트랜지스터와 N 채널 전계 효과 트랜지스터로 이루어진다. 차동 증폭기(100)를 구성하는 모든 P 채널 전계 효과 트랜지스터들 중에서, P 채널 전계 효과 트랜지스터(111, 112, 121, 171, 172)들은, 소스에 각각 연결되며 소스 및 드레인 각각을 위한 백 영역(back region)(P 채널 전계 효과 트랜지스터의 경우 N 웰(well))인 백 게이트를 갖는다. 이것은, 기판 바이어스 효과, 즉, 백 게이트와 소스 사이의 전압에 따라 유도된 전계 효과 트랜지스터의 임계값의 증가의 발생을 방지하기 위한 것이다. 다른 P 채널 전계 효과 트랜지스터들의 백 게이트들은 고 전위 소스 전압(AVDD)에 고정된다. 차동 증폭기(100)를 구성하는 모든 N 채널 전계 효과 트랜지스터들에서, 이 트랜지스터들의 각 소스는 저 전위 소스 전압(AVSS)에 고정되고, 이 트랜지스터들의 각 백 게이트는 저 전위 소스 전압(AVSSB)에 고정된다. 저 전위 소스 전압(AVSS, AVSSB)들에는 일반적으로 동일한 전압이 주어진다.

도 1에 도시한 바와 같이, 차동 증폭기(100)는, 2개의 차분 증폭부(110, 120)와 2개의 소스 접지 증폭부(130, 140)를 포함한다. 차분 증폭부(110)는, 외부로부터 인가되는 양의 위상과 음의 위상을 갖는 이상 입력 신호(IP, IN)들을 차분 증폭하는 회로이다. 차분 증폭부(110)는 P 채널 전계 효과 트랜지스터(111, 112)들, N 채널 전계 효과 트랜지스터(113, 114)들, 및 P 채널 전계 효과 트랜지스터(115)로 이루어진다. P 채널 전계 효과 트랜지스터(111, 112)들은 차분 트랜지스터 쌍을 구성하고, 여기서 이 트랜지스터들의 각 소스는 공통 연결되며, 이 트랜 지스터들의 각 게이트는 양 위상 입력 신호(IP)와 음 위상 입력 신호((IN)로 나뉘어진다. P 채널 전계 효과 트랜지스터(115)는, P 채널 전계 효과 트랜지스터(111, 112)들의 각 소스에 대한 공통 노드와 고 전위 소스 전압(AVDD)을 공급하기 위한 전력선 사이에 개재되고, 차분 트랜지스터 쌍에 전류를 공급하기 위한 정전류원으로서 기능한다. N 채널 전계 효과 트랜지스터(113, 114)들의 각 드레인은 P 채널 전계 효과 트랜지스터(111, 112)들의 각 드레인에 연결되고, 이에 따라 P 채널 전계 효과 트랜지스터(111, 112)들을 위한 로드로서 기능한다.

이러한 구성에서, 양 위상 입력 신호(IP)의 전압값이 음 위상 입력 신호(IN)의 전압값보다 작게 되면, 신호(IP, IN)들 사이의 전압차에 따라 P 채널 전계 효과 트랜지스터(111)의 드레인 전류의 증가 및 P 채널 전계 효과 트랜지스터(112)의 드레인 전류의 감소가 유도되며, 이에 따라 P 채널 전계 효과 트랜지스터(111)의 드레인 전류가 증가되고 P 채널 전계 효과 트랜지스터(112)의 드레인 전류가 감소된다. 역으로, 양 위상 입력 신호(IP)의 전압값이 음 위상 입력 신호(IN)의 전압값보다 커지게 되면, 신호(IP, IN)들 사이의 전압차에 따라 P 채널 전계 효과 트랜지스터(111)의 드레인 전류의 감소 및 P 채널 전계 효과 트랜지스터(112)의 드레인 전류의 증가가 유도되며, 이에 따라 P 채널 전계 효과 트랜지스터(111)의 드레인 전류가 감소되고 P 채널 전계 효과 트랜지스터(112)의 드레인 전류가 증가된다.

소스 접지 증폭부(130)는, 고 전위 소스 전압(AVDD)을 공급하기 위한 전력선과 저 전위 소스 전압(AVSS)을 공급하기 위한 전력선 사이에 직렬로 개재된 P 채널 전계 효과 트랜지스터(132)와 N 채널 전계 효과 트랜지스터(131)로 이루어진다. 차분 증폭부(110) 내의 P 채널 전계 효과 트랜지스터(111)의 드레인 전압은 N 채널 전계 효과 트랜지스터(131)의 게이트에 인가되고, N 채널 전계 효과 트랜지스터(131)의 드레인 전압은 차동 증폭기(100)의 양 위상 출력 신호(OP)로 변경된다. 소스 접지 증폭부(140)도, 소스 접지 증폭부(130)의 대응(counterpart) 전계 효과 트랜지스터들과 유사한 P 채널 전계 효과 트랜지스터(142)와 N 채널 전계 효과 트랜지스터(141)로 이루어진다. 차분 증폭부(110) 내의 P 채널 전계 효과 트랜지스터(112)의 드레인 전압은 N 채널 전계 효과 트랜지스터(141)의 게이트에 인가되고, N 채널 전계 효과 트랜지스터(141)의 드레인 전압은 차동 증폭기(100)의 음 위상 출력 신호(ON)로 변경된다.

동일한 저항값을 갖는 저항(181, 182)들은 소스 접지 증폭부(130)의 N 채널 전계 효과 트랜지스터(131)의 드레인과 소스 접지 증폭부(140)의 N 채널 전계 효과 트랜지스터(141)의 드레인 사이에 개재된다. 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON) 사이의 중심점인 전압(M)은 저항(181, 182)들 사이의 노드에서 전개된다.

차분 증폭부(120)는 P 채널 전계 효과 트랜지스터(121, 122)들과, N 채널 전계 효과 트랜지스터(123, 124)들과, P 채널 전계 효과 트랜지스터(125)로 이루어진다. P 채널 전계 효과 트랜지스터(121, 122)들의 각 소스는 공통 연결되고, 이에 따라 이 트랜지스터들은 차분 트랜지스터 쌍을 구성한다. 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON) 사이의 중심점인 전압(M)은, 저항(181, 182)들 사이의 노드로부터 P 채널 전계 효과 트랜지스터(121)의 게이트로 나뉘어진다. 게다가, 양 위상 입력 신호(IP)와 음 위상 입력 신호(IN)의 동상 레벨(VREF)은 차동 증폭기(100)의 외부로부터 P 채널 전계 효과 트랜지스터(122)의 게이트로 인가된다. P 채널 전계 효과 트랜지스터(125)는, P 채널 전계 효과 트랜지스터(121, 122)들의 각 소스에 대한 공통 노드와 고 전위 소스 전압(AVDD)을 공급하기 위한 전력선 전력선 사이에 개재되고, 차분 트랜지스터 쌍에게 전류를 공급하기 위한 정전류원으로서 기능한다. N 채널 전계 효과 트랜지스터(123, 124)들의 각 드레인 및 게이트는 P 채널 전계 효과 트랜지스터(121, 122)들의 각 드레인에 연결되고, 이에 따라 P 채널 전계 효과 트랜지스터(121, 122)들 상의 로드로서 기능한다. N 채널 전계 효과 트랜지스터(123)의 드레인 전압(즉, 게이트 전압과 같음)은 차분 증폭부(110)의 N 채널 전계 효과 트랜지스터(113, 114)들에 게이트 전압으로서 인가된다.

차분 증폭부(120)에서, 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON) 사이의 중심점에서의 전압(M)이 입력 신호(IP, IN)들의 동상 레벨(VREF)보다 낮은 경우, P 채널 전계 효과 트랜지스터(121)의 드레인 전류가 증가하고, 차분 증폭부(110)의 N 채널 전계 효과 트랜지스터(113, 114)들의 게이트 전압도 증가하며, 이에 따라 양 위상 출력 신호(OP)의 레벨과 음 위상 출력 신호(ON)의 레벨이 고 전위 소스 전압(AVDD)측으로 향하여 편이된다. 역으로, 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON) 사이의 중심점에서의 전압(M)이 입력 신호(IP, IN)들의 동상 레벨(VREF)보다 높은 경우, P 채널 전계 효과 트랜지스터(121)의 드레인 전류가 감소되고, 차분 증폭부(110)의 N 채널 전계 효과 트랜지스터(113, 114)들의 게이트 전압도 감소되고, 이에 따라 양 위상 출력 신호(OP)의 레벨과 음 위상 출력 신 호(ON)의 레벨이 저 전위 소스 전압(AVSS)측으로 향하여 편이된다. 따라서, 차분 증폭부(120)는, 차분 증폭부(110)로부터 출력되는 양 위상 출력 신호(OP)와 음 위상 출력 신호(ON) 사이의 중심점에서의 전압(M)이 입력 신호(IP, IN)들의 동상 레벨(VREF)과 동시에 발생(coincide)하도록 차분 증폭부(110)의 N 채널 전계 효과 트랜지스터(113, 114)들에 인가되는 게이트 전압을 제어하는 역할을 수행한다.

정전류 제어 회로(150)는 소정의 게이트 전압을 P 채널 전계 효과 트랜지스터(115, 125, 132, 142, 173, 174)들에 인가하는 회로이며, 이에 따라 이러한 P 채널 전계 효과 트랜지스터들이 정전류원으로서 기능하게 한다. 정전류 제어 회로(150)에서, N 채널 전계 효과 트랜지스터(151)의 게이트와 드레인은 공통 연결되고, 정전류(IREF)가 차동 증폭기(100)의 외부에 위치한 정전류원으로부터 P 채널 전계 효과 트랜지스터(163)를 통해 그 게이트와 드레인에 인가된다. N 채널 전계 효과 트랜지스터(151)에 인가되는 전압과 동일한 게이트 전압은 N 채널 전계 효과 트랜지스터(152, 153)들의 각 게이트에 인가된다. P 채널 전계 효과 트랜지스터(154, 155)들의 각 소스는 고 전위 소스 전압(AVDD)을 공급하는 전력선에 연결되고, 이 트랜지스터들의 각 드레인과 게이트는 N 채널 전계 효과 트랜지스터(152, 153)들의 각 드레인에 연결된다.

그 구성에서, N 채널 전계 효과 트랜지스터(151)에 인가되는 전압과 동일한 게이트 전압은 N 채널 전계 효과 트랜지스터(152, 153)들에 인가되고, 이에 따라 정전류(IREF)에 비례하는 드레인 전류가 N 채널 전계 효과 트랜지스터(152, 153)들로 흐른다. N 채널 전계 효과 트랜지스터(152, 153)들의 드레인 전류는 P 채널 전 계 효과 트랜지스터(154, 155)들로 각각 흐른다. 이 때, P 채널 전계 효과 트랜지스터(154)에 인가되는 게이트 전압과 동일한 게이트 전압은 P 채널 전계 효과 트랜지스터(132, 142)들에 인가되고, P 채널 전계 효과 트랜지스터(155)에 인가되는 게이트 전압과 동일한 게이트 전압은 P 채널 전계 효과 트랜지스터(115, 125, 173, 174)들에 인가된다. 이에 따라, 정전류(IREF)에 비례하는 정전류가 P 채널 전계 효과 트랜지스터(115, 125, 132, 142, 173, 174)들로 흐른다. P 채널 전계 효과 트랜지스터(115, 125, 132, 142, 173, 174)들로 흐르는 정전류의 크기는, 이러한 P 채널 전계 효과 트랜지스터들과 N 채널 전계 효과 트랜지스터(151) 사이에 개재된 각 트랜지스터의 크기들의 비에 의해 결정된다.

인버터(161, 162)들, P 채널 전계 효과 트랜지스터(163, 165, 166)들, 및 N 채널 전계 효과 트랜지스터(164, 167, 168)들은, 차동 증폭기 내의 정전류원을 구성하는 전계 효과 트랜지스터들과 증폭 동작을 수행하는 전계 효과 트랜지스터들을 강제로 OFF 상태에 두게 함으로써, 차동 증폭기(100)를 전력 소모가 극히 작은 파워다운 상태로 두는 회로를 구성한다.

구체적으로, 인버터(161)는 차동 증폭기(100)의 외부로부터 제공되는 파워다운 명령 신호(PD)의 레벨을 반전하고, 이에 따라 파워다운 명령 신호(PDN)를 출력한다. 인버터(162)는 파워다운 명령 신호(PDN)의 레벨을 반전하고, 이에 따라 파워다운 명령 신호(PD)의 논리값과 동일한 논리값을 갖는 파워다운 명령 신호(PDP)를 출력한다. P 채널 전계 효과 트랜지스터(165)는, 각 P 채널 전계 효과 트랜지스터(132, 142)의 게이트와 소스 사이에 개재되고, 파워다운 명령 신호(PDN)에 의 해 게이트 전압으로서 나뉘어진다. P 채널 전계 효과 트랜지스터(166)는, 각 P 채널 전계 효과 트랜지스터(115, 125, 173, 174)의 게이트와 소스 사이에 개재되고, 파워다운 명령 신호(PDN)에 의해 게이트 전압으로서 나뉘어진다. N 채널 전계 효과 트랜지스터(167, 168)들은 각 N 채널 전계 효과 트랜지스터(131, 141)의 게이트와 소스 사이에 개재되고 게이트 전압으로서 파워다운 명령 신호(PDP)에 의해 나뉘어진다. P 채널 전계 효과 트랜지스터(163)는 N 채널 전계 효과 트랜지스터(151)의 드레인 전류를 위한 경로 내에 개재되고 게이트 전압으로서 파워다운 명령 신호(PDP)에 의해 나뉘어진다. N 채널 전계 효과 트랜지스터(164)는 N 채널 전계 효과 트랜지스터(152, 153)들의 게이트와 소스 사이에 개재되고 게이트 전압으로서 파워다운 명령 신호(PDP)에 의해 나뉘어진다.

이러한 구성에서, 파워다운 명령 신호(PD)가 H 레벨(활성화 레벨)로 되는 경우, 파워다운 명령 신호(PDN)는 L 레벨(비활성화 레벨)로 되고, 파워다운 명령 신호(PDP)는 H 레벨(활성화 레벨)로 된다. 이러한 상태에서, P 채널 전계 효과 트랜지스터(165)는 턴온되고, 이에 따라 P 채널 전계 효과 트랜지스터(132, 142)들은 턴오프된다. 게다가, P 채널 전계 효과 트랜지스터(166)가 턴온되므로, P 채널 전계 효과 트랜지스터(115, 125, 173, 174)들이 턴오프된다. 게다가, 각 N 채널 전계 효과 트랜지스터(167, 168)들은 턴온되고, 각 N 채널 전계 효과 트랜지스터(131, 141)들은 턴오프된다. P 채널 전계 효과 트랜지스터(163)도 턴온되므로, N 채널 전계 효과 트랜지스터(151)의 드레인 전류가 차단된다. 게다가, N 채널 전계 효과 트랜지스터(164)가 턴온되며, 이에 따라 N 채널 전계 효과 트랜지스 터(152, 153)들이 턴오프된다.

본 실시예의 차동 증폭기(100)는 P 채널 전계 효과 트랜지스터(171, 172)들과 초기화 제어부(170)를 포함한다. P 채널 전계 효과 트랜지스터(171)의 소스와 드레인이 차분 증폭부(110)의 P 채널 전계 효과 트랜지스터(111)의 소스와 드레인에 각각 연결된다. P 채널 전계 효과 트랜지스터(172)의 소스와 드레인은 P 채널 전계 효과 트랜지스터(112)의 소스와 드레인에 각각 연결된다. 초기화 제어부(170)는, 차동 증폭기(100)의 기동시, 특히, 소스 전압(AVDD)의 상승시 또는 파워다운 명령 신호(PDP, PDN)들이 활성화 레벨로부터 비활성화 레벨로 될 때 소정의 시간 주기 동안 P 채널 전계 효과 트랜지스터(171, 172)를 ON 상태로 구동하기 위한 게이트 전압(DCG)을 발생시키는 회로이다. 특히, 본 실시예에서, 차동 증폭기(100)의 기동시, P 채널 전계 효과 트랜지스터(171, 172)들 및 초기화 제어부(170)는, 소정의 시간 주기 동안, P 채널 전계 효과 트랜지스터(111, 112)들과 병렬인 제1 전류 채널과 제2 전류 채널을 형성하는 전류 경로 발생기로서 기능한다. 본 실시예의 제1 특징은 전류 경로 발생기에 있다.

본 실시예의 차동 증폭기(100)는 P 채널 전계 효과 트랜지스터(173, 174)들을 갖는다. P 채널 전계 효과 트랜지스터(173, 174)들의 각 소스는 고 전위 소스 전압(AVDD)을 공급하는 전력선에 연결되고, P 채널 전계 효과 트랜지스터(173, 174)들의 각 드레인은 N 채널 전계 효과 트랜지스터(113, 114)들의 각 드레인에 연결되며, 이에 따라 정전류 제어 회로(150)의 P 채널 전계 효과 트랜지스터(155)와 함께 전류 미러를 형성한다. P 채널 전계 효과 트랜지스터(173, 174)들은, 차분 증폭부(110)의 정전류원으로서 기능하는 P 채널 전계 효과 트랜지스터(115)보다 채널이 길고 좁으며 P 채널 전계 효과 트랜지스터(115)로부터 출력되는 정전류보다 작은 미소 정전류를 N 채널 전계 효과 트랜지스터(113, 114)들에 공급하는 미소 전류 공급 유닛(minute current supply unit)으로서 기능한다. P 채널 전계 효과 트랜지스터(173, 174)들로부터 N 채널 전계 효과 트랜지스터(113, 114)들로 공급되는 미소 전류는, N 채널 전계 효과 트랜지스터(131, 141)들이 턴오프되는 것을 방지한다. 본 실시예의 제2 특징은, 미소 전류를 N 채널 전계 효과 트랜지스터(113, 114)들 내로 항상 흐르게 하여 N 채널 전계 효과 트랜지스터(131, 141)들의 비활성화를 방지하는 P 채널 전계 효과 트랜지스터(173, 174)들에 있다.

이하, 본 실시예의 아날로그 회로의 동작을 특정 예를 들어 설명한다. 도 2에 도시한 아날로그 회로에서, 차동 증폭기(100A, 100B)들 중 적어도 차동 증폭기(100B)는, 본 실시예의 차동 증폭기(100)의 구성과 동일한 구성을 갖는 차동 증폭기이다. 전단에서의 차동 증폭기(100A)(이하, "이전 차동 증폭기"라 칭함)로부터의 출력 신호(ON)는, 커패시터(201)와 입력 저항(202)을 통해, 후속 단계에서의 차동 증폭기(100B)(이하, "후속 차동 증폭기"라 칭함)에 입력 신호(IP)로서 입력된다. 이전 차동 증폭기(100A)로부터의 출력 신호(OP)는, 커패시터(203)와 입력 저항(204)을 통해 후속 차동 증폭기(100B)에 입력 신호(IN)로서 입력된다. 후속 차동 증폭기(100B)로부터의 출력 신호(ON, OP)들은 피드백 저항(205, 206)들을 통해 입력 신호(IP, IN)들이 입력되는 각 입력 단자에 피드백된다.

도 3은, 이전 차동 증폭기(100A)와 후속 차동 증폭기(100B)에 입력된 파워다 운 명령 신호(PD)가 일시적으로 활성화 레벨로 되었을 때 얻어지는, 도 2에 도시한 아날로그 회로 내의 각 부분의 파형을 도시한다. 도 3에 도시한 바와 같이, 파워다운 명령 신호(PD)가 활성화 레벨에 도달하는 경우, 이전 차동 증폭기(100A)에서의 N 채널 전계 효과 트랜지스터(131, 141)들과 P 채널 전계 효과 트랜지스터(132, 142)들은 OFF 상태로 된다(도 1 참조). 따라서, 이전 차동 증폭기(100A)의 출력 신호(OP, ON)들의 동상 레벨은, 원래 발생되어야 하는 동상 레벨(VREF)로부터 점진적으로 벗어나고, 이에 따라 예를 들어 저 전위 소스 전압(AVSS)에 가까운 레벨로 된다.

후속하여, 이전 차동 증폭기(100A)에 입력되는 파워다운 명령 신호(PD)가 비활성화 레벨에 도달하면, 이전 차동 증폭기(100A)의 출력 신호(OP, ON)들의 동상 레벨은 초기에 발생되어야 하는 동상 레벨(VREF)로 된다. 이 때, 커패시터(201, 203)들은 전하로 충전되고, 커패시터(201, 203)들의 전압은 이전 차동 증폭기(100A)로부터의 출력 신호(OP, ON)들에 추가로 중첩된다. 따라서, 후속 차동 증폭기(100B)의 입력 저항(202, 204)들로 나뉘어진 입력 신호(Vip, Vin)들은 차동 증폭기(100B)의 동상 입력 범위를 초과하여 증가한다. 이에 따라, 차동 증폭기(100B)로의 입력 신호(IP, IN)들도 동상 입력 범위를 초과한다.

이러한 경우, 후속 차동 증폭기(100B)가 본 발명의 배경 기술에서 설명한 관련된 차동 증폭기(1)와 유사하다면, 후속 차동 증폭기(100B)는 동상 입력 범위를 초과하는 입력 신호(IP, IN)들로 나뉘어지며, 이에 따라 P 채널 전계 효과 트랜지스터(11, 12) 둘 다가 턴오프되고 차동 증폭기(100B)가 차분 증폭이 수행되지 않는 비정상 상태로 된다. 게다가, 음 위상 입력 신호(IN)와 양 위상 입력 신호(IP)를 유지하기 위한 양 피드백(positive feedback)은 소스 전압(AVDD) 근처에서 유지된다(도 4 참조). 일단 차동 증폭기(100B)가 이러한 양 피드백이 활성화 상태를 유지하는 상태로 되면, 이전 차동 증폭기(100A)로부터 입력 저항(202, 204)들로 나뉘어진 입력 신호(Vip, Vin)들은 정상 파형을 나타내고, 차동 증폭기(100B)가 정상적인 증폭이 수행되는 동작 상태로 되돌아가기 전에 시간이 소모된다.

그러나, 후속 차동 증폭기(100B)가 본 실시예에 따른 차동 증폭기(100)인 경우, 파워다운 명령 신호(PD)가 비활성화 레벨에 도달할 때, 후속 차동 증폭기(100B) 내의 초기화 제어부(170)는, P 채널 전계 효과 트랜지스터(171, 172)들을 ON 상태로 구동하는 게이트 전압(DCG)을 소정의 시간 주기 동안 발생시킨다. 그 결과, 각 P 채널 전계 효과 트랜지스터(111, 112)들에 병렬인 제1 전류 경로 및 제2 전류 경로가 형성된다. 이에 따라, P 채널 전계 효과 트랜지스터(111, 112)들이 동상 입력 범위를 초과하는 입력 신호(IP, IN)들로 나뉘어지는 결과로 인해 OFF 상태로 되더라도, 정전류원으로서 기능하는 P 채널 전계 효과 트랜지스터(115)의 드레인 전류는 제1 전류 경로와 제2 전류 경로로 분할되며, 이에 따라 N 채널 전계 효과 트랜지스터(113, 114)들 내로 흐르게 된다. 따라서, P 채널 전계 효과 트랜지스터(111, 112)들의 각 드레인은 부동 상태로 되지 않으며, 이에 따라 N 채널 전계 효과 트랜지스터(131, 141)들이 OFF 상태로 되는 것을 방지한다.

입력 신호(Vip, Vin)들이 차동 증폭기(100B)의 기동시 동상 입력 범위를 일시적으로 초과하더라도, P 채널 전계 효과 트랜지스터(111, 112)들의 각 드레인은 부동 상태로 되는 것을 피하고, N 채널 전계 효과 트랜지스터(131, 141)들은 OFF 상태로 되는 것을 피한다. 따라서, 입력 신호(Vip, Vin)들이 나중에 동상 레벨(VREF)에 대하여 대칭인 정상 파형을 나타낼 때, 후속 차동 증폭기(100B)는 정상적인 차분 증폭을 즉시 시작한다.

본 실시예에서, 미소 전류가 P 채널 전계 효과 트랜지스터(173, 174)들을 통해 N 채널 전계 효과 트랜지스터(113, 114)들에 항상 흐른다. 따라서, 입력 신호(Vip, Vin)들이 차동 증폭기(100B)의 기동시가 아닌 때에 잡음 등의 영향 하에 동상 입력 범위를 일시적으로 초과하더라도, P 채널 전계 효과 트랜지스터(111, 112)들의 드레인은 부동 상태로 되는 것을 피하고, N 채널 전계 효과 트랜지스터(131, 141)들은 OFF 상태로 되는 것을 피한다. 이에 따라, 잡음과 같은 장애가 사라지게 되면, 후속 차동 증폭기(100B)는 정상적인 차분 증폭을 즉시 시작한다.

본 발명의 실시예를 설명하였지만, 예를 들어, 본 발명의 다양한 다른 실시예들도 아래와 같이 고려할 수 있다.

(1) 본 실시예에서, 차분 증폭부(110)의 차분 트랜지스터 쌍은 2개의 P 채널 전계 효과 트랜지스터(111, 112)로 이루어진다. 그러나, 차분 트랜지스터 쌍은 2개의 N 채널 전계 효과 트랜지스터로 이루어질 수도 있으며, 정전류원은 N 채널 전계 효과 트랜지스터들의 각 소스에 대한 공통 노드와 저 전위 전력선 사이에 개재될 수도 있고, 활성화 로드(active load)로서 기능하는 P 채널 전계 효과 트랜지스터도 그 N 채널 전계 효과 트랜지스터들의 각 드레인과 고 전위 전력선 사이에 개재될 수 있다. 이 경우, 필수 조건은, 전술한 제1 경로 및 제2 경로로서 기능하는 2개의 N 채널 전계 효과 트랜지스터를 병렬로 연결하고 2개의 N 채널 전계 효과 트랜지스터를 활성화하는 것이며, 여기서 이 2개의 N 채널 전계 효과 트랜지스터는 소정의 시간 주기 동안만 차동 증폭기의 기동시 제1 경로 및 제2 경로로서 기능한다.

(2) 본 실시예에서, 초기화 제어부(170)는, 차동 증폭기(100)의 기동시 제1 경로 및 제2 경로로서 기능하는 P 채널 전계 효과 트랜지스터(171, 172)들을 소정의 시간 주기 동안 ON 상태로 유지한다. 그러나, P 채널 전계 효과 트랜지스터(171, 172)들의 각 게이트의 전압이, 초기화 제어부(170)가 없는 차동 증폭기(100)의 동상 입력 범위의 상한값보다 약간 낮은 전압으로 대신 고정될 수도 있다.

이 경우, P 채널 전계 효과 트랜지스터(111, 112)들이 동상 입력 범위를 초과하는 입력 신호(IP, IN)들로 나뉘어지는 결과로 인해 OFF 상태로 되면, 드레인 전류가 공급될 목적지를 잃은 정전류원으로서 기능하는 P 채널 전계 효과 트랜지스터(115)의 동작점이 포화 범위로부터 비포화 범위로 이동하게 되고, 이에 따라 P 채널 전계 효과 트랜지스터(115)의 드레인과 소스 사이의 전압이 감소한다. 그 결과 P 채널 전계 효과 트랜지스터(171, 172)들의 게이트와 소스 사이의 전압이 증가하여 P 채널 전계 효과 트랜지스터(171, 172)들을 ON 상태로 구동한다. 따라서, P 채널 전계 효과 트랜지스터(111, 112)들의 각 드레인이 부동 상태로 되는 것을 피하게 된다. 따라서, 차동 증폭기(100)가 차분 증폭이 수행되지 않는 비정상 동작 상태로 되는 것을 방지한다.

차분 트랜지스터 쌍이 N 채널 전계 효과 트랜지스터들로 이루어지는 경우, 필수 조건은, 제1 경로 및 제2 경로로서 기능하는 N 채널 전계 효과 트랜지스터들을 "(1) 본 실시예에서" 단락에서 언급한 바와 같이 차분 트랜지스터 쌍의 각 트랜지스터에 병렬로 연결하는 것이며, 동상 입력 범위의 하한값보다 약간 높은 게이트 전압을 제1 경로 및 제2 경로로서 기능하는 기능하는 N 채널 전계 효과 트랜지스터들의 각 게이트에 인가하는 것이다.

도 1은 본 발명의 일 실시예에 따른 차동 증폭기(100)의 구성을 도시하는 회로도이다.

도 2는 차동 증폭기(100)를 이용하는 아날로그 회로의 구성의 일 예를 도시하는 회로도이다.

도 3은, 아날로그 회로에서 전단에서의 차동 증폭기(100A) 및 후속 단계에서의 차동 증폭기(100B)에 인가된 파워다운 명령 신호(PD)가 일시적으로 활성화 레벨로 될 때 얻어지는, 각 부분의 파형을 도시하는 파형도이다.

도 4는 종래 기술에 따른 차동 증폭기의 일 예로서 차동 증폭기(10)의 구성을 도시하는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 차동 증폭기

110, 120 차분 증폭부

111, 112, 115 P 채널 전계 효과 트랜지스터

113, 114 N 채널 전계 효과 트랜지스터

130, 140 소스 접지 증폭부

181, 182 저항

Claims

차동 증폭기로서,

정전류원과,

각 게이트에는 양 위상 입력 신호와 음 위상 입력 신호가 나뉘어 입력되고 소스들은 서로 공통 연결되어 있는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 상기 정전류원이 상기 소스들의 공통 노드에 연결되어 있음 - 와,

상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 드레인 전류를 위한 전류 경로로서 기능하는 제1 로드 및 제2 로드와,

상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 드레인 전압에 응답하여 증폭되는 양 위상 출력 신호 및 음 위상 출력 신호를 출력하는 증폭부와,

상기 차동 증폭기의 기동시 소정의 시간 주기 동안 상기 제1 전계 효과 트랜지스터의 드레인 및 소스에 병렬로 접속된 제1 전류 경로와, 상기 제2 전계 효과 트랜지스터의 드레인 및 소스에 병렬로 접속된 제2 전류 경로를 발생시키는 전류 경로 발생기

를 포함하는 차동 증폭기.
제1항에 있어서,

상기 전류 경로 발생기는,

소스 및 드레인이 상기 제1 전계 효과 트랜지스터의 소스 및 드레인에 각각 연결되어 있는 제3 전계 효과 트랜지스터와,

소스 및 드레인이 상기 제2 전계 효과 트랜지스터의 소스 및 드레인에 각각 연결되어 있는 제4 전계 효과 트랜지스터와,

상기 차동 증폭기의 기동을 검출하게 되면, 상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터의 각 게이트를, 상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터를 소정의 시간 주기 동안 온 상태(on state)로 유지하는 게이트 전압으로 나누는 초기화 제어부

를 포함하는 차동 증폭기.
제1항에 있어서,

상기 제1 로드 및 상기 제2 로드에 각각 미소 전류를 항상 공급하는 미소 전류 공급 유닛(minute current supply unit)을 더 포함하는 차동 증폭기.
차동 증폭기로서,

정전류원과,

각 게이트에는 양 위상 입력 신호 및 음 위상 입력 신호가 나뉘어 입력되고 소스들은 서로 공통 연결되어 있는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 - 상기 정전류원은 상기 소스들의 공통 노드에 연결되어 있음 - 와,

상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 드레인 전류를 위한 전류 경로로서 기능하는 제1 로드 및 제2 로드와,

상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 드레인 전압에 응답하여 증폭되는 양 위상 출력 신호 및 음 위상 출력 신호를 출력하는 증폭부와,

소스와 드레인이 상기 제1 전계 효과 트랜지스터의 소스와 드레인에 각각 연결되어 있는 제3 전계 효과 트랜지스터와,

소스와 드레인이 상기 제2 전계 효과 트랜지스터의 소스와 드레인에 각각 연결되어 있는 제4 전계 효과 트랜지스터

를 포함하고,

상기 차동 증폭기의 동상 입력 범위 내에 있으며 상기 동상 입력 범위의 상한값 또는 하한값에 가까운 전압이, 상기 제3 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터의 각 게이트에 나뉘어 입력되는 차동 증폭기.
제4항에 있어서,

상기 제1 로드 및 상기 제2 로드에 각각 미소 전류를 항상 공급하는 미소 전류 공급 유닛을 더 포함하는 차동 증폭기.