JP4342910B2 - 差動増幅回路 - Google Patents

差動増幅回路 Download PDF

Info

Publication number
JP4342910B2
JP4342910B2 JP2003373638A JP2003373638A JP4342910B2 JP 4342910 B2 JP4342910 B2 JP 4342910B2 JP 2003373638 A JP2003373638 A JP 2003373638A JP 2003373638 A JP2003373638 A JP 2003373638A JP 4342910 B2 JP4342910 B2 JP 4342910B2
Authority
JP
Japan
Prior art keywords
channel mosfet
source
drain
gate
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003373638A
Other languages
English (en)
Other versions
JP2005136918A (ja
Inventor
浩一 西村
淳 嶋谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2003373638A priority Critical patent/JP4342910B2/ja
Priority to US10/975,935 priority patent/US7170348B2/en
Priority to CNB2004100848943A priority patent/CN100483935C/zh
Publication of JP2005136918A publication Critical patent/JP2005136918A/ja
Application granted granted Critical
Publication of JP4342910B2 publication Critical patent/JP4342910B2/ja
Priority to US15/828,233 priority patent/USRE47461E1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45682—Indexing scheme relating to differential amplifiers the LC comprising one or more op-amps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

本発明は差動増幅器に関し、特に容量性負荷を駆動するために用いられるＬＣＤドライバー用増幅回路に使用する差動増幅器に関する。
昨今、ＴＥＴ_ＬＣＤ（Thin Film Transistor Liquid Crystal Display）分野はますます高階調化の傾向にある。すなわち、今まで２６万色（６ビット６４階調）精度の階調で充分だったものが、１６７８万色（８ビット精度２５６階調）が要求されるようになってきた。更には、その上の１０ビット精度１０２４階調を要求する分野もある。例えば、医療用のレントゲン写真表示とか、ＴＶ用途でも要求される場合がある。このように要求される階調が上がってくると、それに対応するＬＣＤドライバーは益々回路が複雑化し、ひいてはチップ面積が増大してコストアップになる（例えば、特許文献１参照。）。
図１は従来の２つの正転入力をもった演算増幅器を応用した液晶用ソースドライバーの一部の回路ブロック図である。図１を参照するとこの例の液晶用ソースドライバーは、ラッチアドレスセレクタ１０１と、ラッチ回路１０２と、出力の数（ｎ出力）だけあるデコーダ１０３と、２つの正転入力をもち、かつボルテージフォロワ接続された演算増幅器１０４がｎ個とから構成されている。
上記ラッチ回路１０２には８ビットの表示データに対応するＤ０〜Ｄ８が入力される。そのラッチ回路の出力はデコーダ３のそれぞれに入力される。その各々のデコーダ１０３は隣合った２つの電圧出力端子（Ｖｉｎ１/Ｖｉｎ２）をもち、その電圧出力（Ｖｉｎ１／Ｖｉｎ２）がボルテージフォロワ接続された２つの入力をもつ演算増幅器１０４に入力される。ここでデコーダには８ビット２５６階調電圧が入力されるのではなく、２５６／２＋１＝１２９の階調電圧が入力される。そして、ボルテージフォロワ接続された２入力をもつ演算増幅器１０４により隣同士の電圧が補間されるので、最終出力は８ビット２５６階調電圧が出力される。
図２は図１における２つの入力を持つ演算増幅器１０４の具体的な回路構成を示す図である。図２を参照すると、演算増幅器１０４は入力側のＭＯＳトランジスタを二分割して二つの入力（Ｖｉｎ１、Ｖｉｎ２）に対して出力（ＶＯＵＴ）を得るようにしてある。出力（ＶＯＵＴ）は、入力（Ｖｉｎ１）と入力（Ｖｉｎ２）が共に同一の階調電圧である（例えば、Ｖｉｎ１＝Ｖｉｎ２＝Ｖ２）場合は、出力（ＶＯＵＴ）はＶ２となる。入力（Ｖｉｎ１）と入力（Ｖｉｎ２）が隣接した階調電圧（例えば、Ｖｉｎ１＝Ｖ０、Ｖｉｎ２＝Ｖ２）の場合は、出力（ＶＯＵＴ）はＶ０とＶ２を合成した中間の電圧Ｖ１に概ね等しくなる。
図2に示したような、従来回路における２入力アンプは、入力された２つの電圧Ｖｉｎ１とＶｉｎ２ の差が比較的小さい時、出力電圧（ＶＯＵＴ）は概ね、
ＶＯＵＴ＝(Ｖｉｎ１＋Ｖｉｎ２)／２
となる。しかし、この差が大きくなると、出力電圧（ＶＯＵＴ）は(Ｖｉｎ１＋Ｖｉｎ２)／２からの誤差が大きくなるということが起こってしまっていた。
複雑な回路構成を必要とすることなく、精度の高いドライバー回路が望まれる。
特開２００１−０３４２３４号公報
本発明が解決しようとする課題は、簡単な回路構成で、高精度のＬＣＤドライバーを提供することにある。
さらに、本発明が解決しようとする課題は、２入力のアンプにおいて、この２つの入力端子に入力された２つの異なった電圧に対し、正確に平均値が出力されるようにした演算増幅器を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による差動増幅回路は、第１入力電圧であるＶ１と第２入力電圧であるＶ２とを受ける第１差動トランジスタ対と、前記第１差動トランジスタ対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第１トランジスタ対と、前記第１入力電圧であるＶ１と第２入力電圧であるＶ２とを受ける第２差動トランジスタ対と、前記第２差動トランジスタ対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第２トランジスタ対とを備えている。
その差動増幅回路において、更に、負電源（ＧＮＤ）に接続する第１カレントミラー回路と、正電源（ＶＤＤ）に接続する第２カレントミラー回路（ＣＭ１）、第３カレントミラー回路（ＣＭ２）とを含み、前記第１カレントミラー回路を構成する一方のトランジスタ（Ｍ５）は、前記第１差動トランジスタ対と前記第３カレントミラー回路（ＣＭ２）の第１出力と接続され、前記第１カレントミラー回路を構成する他方のトランジスタ（Ｍ６）は、前記第１トランジスタ対と前記第２カレントミラー回路の第１出力と接続され、前記第２カレントミラー回路（ＣＭ１）の第２出力は前記第２差動トランジスタ対と接続され、前記第３カレントミラー回路（ＣＭ２）の第２出力は前記第２トランジスタ対と接続される。
その差動増幅器において、更に、増幅器（Ａ１）を含み、前記第１トランジスタ対の各々のゲートは、前記増幅器（Ａ１）の出力に接続され、前記第２トランジスタ対の各々のゲートは、前記増幅器（Ａ１）の出力に接続される。
その差動増幅回路において、更に、前記負電源（ＧＮＤ）に接続される第１定電流源と前記正電源（ＶＤＤ）に接続される第２定電流源（Ｉ２）とを含み、前記第２定電流源（Ｉ２）は前記第１差動トランジスタ対と前記第１トランジスタ対とに接続され、前記第１定電流源（Ｉ１）は前記第２差動トランジスタ対と前記第２トランジスタ対とに接続される。
その差動増幅回路において、前記第１差動トランジスタ対は、前記第１入力電圧Ｖ１を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（Ｍ３）と、前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のドレインに接続されたドレインと前記第２入力電圧Ｖ２を受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ（Ｍ１）とを含み、前記第２差動トランジスタ対は、前記第１入力電圧Ｖ１をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）と、前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のドレインに接続されたドレインと前記第２入力電圧Ｖ２を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ（Ｍ７）とを含み、前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）と、前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ（Ｍ４）とを含み、前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）と、前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ（Ｍ１０）とを含む。
その差動増幅回路において、更に、負電源（ＧＮＤ）に接続する第１カレントミラー回路と、正電源（ＶＤＤ）に接続する第２カレントミラー回路（ＣＭ１）、第３カレントミラー回路（ＣＭ２）とを含み、前記第１カレントミラー回路を構成する一方のトランジスタ（Ｍ５）は前記第２ＰチャンネルＭＯＳＦＥＴ（Ｍ１）のドレインと前記第３カレントミラー回路（ＣＭ２）の第１出力と接続され、前記第１カレントミラー回路を構成する他方のトランジスタ（Ｍ６）は前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のドレインと前記第２カレントミラー回路（ＣＭ１）の第１出力と接続され、前記第２カレントミラー回路（ＣＭ１）の第２出力は前記第２ＮチャンネルＭＯＳＦＥＴ（Ｍ７）のドレインと接続され、前記第３カレントミラー回路（ＣＭ２）の第２出力は前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のドレインと接続される。
その差動増幅器において、更に、増幅器（Ａ１）を含み、前記第１トランジスタ対の各々のゲートは、前記増幅器（Ａ１）の出力に接続され、前記第２トランジスタ対の各々のゲートは、前記増幅器（Ａ１）の出力に接続される。
その差動増幅回路において、更に、前記負電源（ＧＮＤ）に接続される第１定電流源（Ｉ１）と前記正電源（ＶＤＤ）に接続される第２定電流源（Ｉ２）とを含み、
前記第２定電流源（Ｉ２）は、前記第１差動トランジスタ対を構成する各々のＰチャンネルＭＯＳＦＥＴのソースと、前記第１トランジスタ対を構成する各々のＰチャンネルＭＯＳＦＥＴのソースとに接続され、前記第１定電流源（Ｉ１）は、前記第２差動トランジスタ対を構成する各々のＮチャンネルＭＯＳＦＥＴのソースと、と前記第２トランジスタ対を構成する各々のＮチャンネルＭＯＳＦＥＴとに接続される。
その差動増幅回路において、更に、電流加算回路を含み、前記電流加算回路は、第１から第４の電流加算端子を含み、前記第１電流加算端子は前記第１差動トランジスタ対に接続され、前記第２電流加算端子は前記第１トランジスタ対に接続され、前記第３電流加算端子は前記第２差動ついに接続され、前記第４電流加算端子は前記第２トランジスタ対に接続される。
その電流加算回路を追加された差動増幅回路において、前記電流加算回路は前記第１電流加算端子と前記第２電流加算端子に接続された第４カレントミラー回路と、前記第３電流加算端子と前記第４電流加算端子に接続された第５カレントミラー回路とを含む。
その電流加算回路を追加された差動増幅回路において、前記第４カレントミラー回路は第５ＮチャンネルＭＯＳＦＥＴ（Ｍ２５）と、前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ２５）のゲートに接続されたゲートと前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ２５）のソースに接続されたソースを有する第６ＮチャンネルＭＯＳＦＥＴ（Ｍ２６）と、前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ２５）のドレインに接続されたソースを有する第７ＮチャンネルＭＯＳＦＥＴ（Ｍ２７）と、前記第６ＮチャンネルＭＯＳＦＥＴ（Ｍ２６）のドレインに接続されたソースを有する第８ＮチャンネルＭＯＳＦＥＴ（Ｍ２８）とを含み、
前記第５カレントミラー回路は、第５ＰチャンネルＭＯＳＦＥＴ（Ｍ２１）と、前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ２１）のゲートに接続されたゲートと前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ２１）のソースに接続されたソースを有する第６ＰチャンネルＭＯＳＦＥＴ（Ｍ２２）と、前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ２１）のドレインに接続されたソースを有する第７ＰチャンネルＭＯＳＦＥＴ（Ｍ２３）と、
前記第６ＰチャンネルＭＯＳＦＥＴ（Ｍ２２）のドレインに接続されたソースを有する第８ＰチャンネルＭＯＳＦＥＴ（Ｍ２４）とを含み、前記第１電流加算端子は前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ２５）のドレインに接続され、前記第２電流加算端子は前記第６ＮチャンネルＭＯＳＦＴのドレインに接続され、前記第３電流加算端子は前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ２１）のドレインに接続され、前記第４電流加算端子は前記第６ＰチャンネルＭＯＳＦＴのドレインに接続される。
その差動増幅回路において、前記電流加算回路は更に、前記第７ＮチャンネルＭＯＳＦＥＴ（Ｍ２７）のドレインと前記第７ＰチャンネルＭＯＳＦＥＴ（Ｍ２３）のドレインとに接続される第１浮遊定電流源と、前記第８ＮチャンネルＭＯＳＦＥＴ（Ｍ２８）のドレインと前記第８ＰチャンネルＭＯＳＦＥＴ（Ｍ２４）のドレインとに接続される第２浮遊定電流源とを含む。
その差動増幅回路において、前記第１浮遊定電流源は、第９ＮチャンネルＭＯＳＦＥＴ（Ｍ２９）と、前記第９ＮチャンネルＭＯＳＦＥＴ（Ｍ２９）のソースに接続されたドレインと前記第９ＮチャンネルＭＯＳＦＥＴ（Ｍ２９）のドレインに接続されたソースを有する第９ＰチャンネルＭＯＳＦＥＴと（Ｍ３０）を含み、
前記第２浮遊定電流源は、前記第９ＮチャンネルＭＯＳＦＥＴ（Ｍ２９）のゲートに接続されたゲートを有する第１０ＮチャンネルＭＯＳＦＥＴ（Ｍ３１）と、前記第１０ＮチャンネルＭＯＳＦＥＴ（Ｍ３１）のソースに接続されたドレインと前記第１０ＮチャンネルＭＯＳＦＥＴ（Ｍ３１）のドレインに接続されたソースと前記第９ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートを有する第１０ＰチャンネルＭＯＳＦＥＴ（Ｍ３２）とを含む。
その差動増幅回路において、前記第１差動トランジスタ対は、前記第１入力電圧（Ｖ１）を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）と、前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のドレインに接続されたドレインと前記第２入力電圧を（Ｖ２）受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ（Ｍ１）とを含み、
前記第２差動トランジスタ対は、前記第１入力電圧をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）と、前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ（Ｍ７）とを含み、
前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）と、前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ（Ｍ４）とを含み、
前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）と、前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ（Ｍ１０）とを含む。
その差動増幅器において、更に、増幅器（Ａ２）を含み、前記電流加算回路の出力は、前記増幅器（Ａ２）の入力に接続され、前記第１トランジスタ対の各々のゲートは、前記増幅器（Ａ２）の出力に接続され、前記第２トランジスタ対の各々のゲートは、前記増幅器（Ａ２）の出力に接続される。
その差動増幅器において、前記電流加算回路は、前記第１電流加算端と前記第２電流加算端に接続された第７カレントミラー回路と、前記第３電流加算端と前記第４電流加算端に接続された第６カレントミラー回路とを含み、前記第７カレントミラー回路は、第５ＮチャンネルＭＯＳＦＥＴ（Ｍ４３）（Metal Oxide Semiconductor Field Effect Transistor）と、前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ４３）のゲートに接続されたゲートと前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ４３）のソースに接続されたソースを有する第６ＮチャンネルＭＯＳＦＥＴ（Ｍ４４）とを含み、前記第６カレントミラー回路は、第５ＰチャンネルＭＯＳＦＥＴ（Ｍ４１）（Metal Oxide Semiconductor Field Effect Transistor）と、前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ４１）のゲートに接続されたゲートと前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ４１）のソースに接続されたソースを有する第６ＰチャンネルＭＯＳＦＥＴ（Ｍ４２）とを含み、
前記第１電流加算端子は前記第５ＮチャンネルＭＯＳＦＥＴ（Ｍ４３）のドレインに接続され、前記第２電流加算端子は前記第６ＮチャンネルＭＯＳＦＥＴ（Ｍ４４）のドレインに接続され、前記第３電流加算端子は前記第５ＰチャンネルＭＯＳＦＥＴ（Ｍ４１）のドレインに接続され、前記第４電流加算端子は前記第６ＰチャンネルＭＯＳＦＥＴ（Ｍ４２）のドレインに接続される。
その差動増幅器において、前記電流加算回路は更に、前記第６ＮチャンネルＭＯＳＦＥＴ（Ｍ４４）のドレインと前記第６ＰチャンネルＭＯＳＦＥＴ（Ｍ４２）のドレインとに接続される第３浮遊定電流源とを含む。
その差動増幅器において、前記第３浮遊定電流源は、第７ＰチャンネルＭＯＳＦＥＴ（Ｍ５２）と、前記第７ＰチャンネルＭＯＳＦＥＴ（Ｍ５２）のソースに接続されたドレインと前記第７ＰチャンネルＭＯＳＦＥＴ（Ｍ５２）のドレインに接続されたソースを有する第７ＮチャンネルＭＯＳＦＥＴ（Ｍ５１）とを含む。
その差動増幅器において、第８ＰチャンネルＭＯＳＦＥＴ（Ｍ５３）と第８ＮチャンネルＭＯＳＦＥＴ（Ｍ５４）とから構成される増幅器と、前記正電源と前記第８ＰチャンネルＭＯＳＦＥＴ（Ｍ５３）のゲートと接続し前記第３浮遊定電流源の値と同じ電流値を持つ第３定電流源と、前記正電源と前記第８ＮチャンネルＭＯＳＦＥＴ（Ｍ５４）のゲートに接続し前記第３浮遊定電流源の値と同じ電流値を持つ第４定電流源とを含む。
その差動増幅回路において、前記第１差動トランジスタ対は、前記第１入力電圧（Ｖ１）を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）と、前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴ（Ｍ３）のドレインに接続されたドレインと前記第２入力電圧を（Ｖ２）受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ（Ｍ１）とを含み、
前記第２差動トランジスタ対は、前記第１入力電圧をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）と、前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴ（Ｍ９）のドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ（Ｍ７）とを含み、
前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）と、前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴ（Ｍ２）のドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ（Ｍ４）とを含み、
前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）と、前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴ（Ｍ８）のドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ（Ｍ１０）とを含む。
本発明は、上記の様にＮチャンネルＭＯＳ（以下、ＮＭＯＳと表す。）トランジスタ差動増幅器とＰチャンネルＭＯＳ（以下、ＰＭＯＳと表す。）トランジスタ差動増幅器を抱き合わせて、その各々の誤差をキャンセルするようにすることで、２つの入力端子に入力された２つの異なった電圧（Ｖ１とＶ２）に対し、正確にその平均値（(Ｖ１＋Ｖ２)／２）を出力する効果がある。
［第1の実施の形態］
以下に図面を用いて本発明を実施するための最良の形態について述べる。
図３は、本実施の形態に述べる２つの入力をもった演算増幅器の等価回路の回路構成を示す図である。図４は図３に示す等価回路を構成するＰＭＯＳトランジスタ差動増幅器の具体的な回路構成を示す図である。図５は図３に示す等価回路を構成するＮＭＯＳトランジスタ差動増幅器の具体的な回路構成を示す図である。
図３に示す演算増幅器は、図４に示すＰＭＯＳトランジスタ差動増幅器と図５に示すＮＭＯＳトランジスタ差動増幅器とを抱き合わせた構成である。以下、本発明に対する理解を容易にするために、ＰＭＯＳトランジスタ差動増幅器とＮＭＯＳトランジスタ差動増幅器の各々の構成及び動作について述べ、さらにＮＭＯＳトランジスタ差動増幅器とＰＭＯＳトランジスタ差動増幅器とを抱き合わせた等価回路について述べる。
図４に示すＰＭＯＳトランジスタ差動増幅器は吐き出し型定電流源Ｉ２と第１の入力端子を構成するＰＭＯＳトランジスタＭ１と第２の入力端子を構成するＰＭＯＳトランジスタＭ３と、反転入力端子であるＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４と、能動負荷として動作するカレントミラーを構成するＮＭＯＳトランジスタＭ５／ＮＭＯＳトランジスタＭ６と、入力がその能動負荷出力に接続された増幅部Ａ１とから構成される。さらに、反転入力端子であるＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４のゲートと増幅器Ａ１の出力を共通接続してボルテージフォロワ接続を構成する。
更に詳細に述べるならば、Ｐ差動増幅器は、電流ＩＲを生成する定電流源Ｉ２と、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４とを備えている。
定電流源Ｉ２は、その一端がＶＤＤに接続され、電流ＩＲをＰ差動増幅器に流し込む。
定電流源Ｉ２の他端は、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１のソースに接続されている。ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１のゲートには、第１入力電圧Ｖ１と第２入力電圧Ｖ２とが、それぞれ入力される。
ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ５のドレインに接続されている。ＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ６とともに、カレントミラーを構成している。ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６の特性は同一である。ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６のソースは、接地端子に接続され、ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６のゲートは、互いに接続され、且つ、ＮＭＯＳトランジスタＭ５のドレインに接続されている。
ＮＭＯＳトランジスタＭ６のドレインは、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のソースは、定電流源に接続されている。
ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のドレインは、それらのゲートに接続され、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のドレインとゲートとは同一の電圧に保たれる。ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のゲートの電圧が、Ｐ差動増幅器の出力電圧ＶＯである。
ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４の特性は、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１の特性と実質的に同一である。
このような構成を有するＰ差動段の出力電圧ＶＯは、おおむね、第1入力電圧Ｖ１と第２入力電圧Ｖ２との平均、即ち、同相電圧（（Ｖ１＋Ｖ２）／２）に一致する。ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１は、それぞれ、第1入力電圧Ｖ１と第２入力電圧Ｖ２とに対応した電流Ｉ２，Ｉ３をに流し込む。ＮＭＯＳトランジスタＭ５には、電流Ｉ２と電流Ｉ３との和と同一の大きさの電流ＩＲ／２が流れる。ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６は、カレントミラーを構成するので、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のドレインには、ＮＭＯＳトランジスタＭ５を流れる電流と同一の大きさの電流ＩＲ／２が流れ込む。ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４は、同一の特性を有しているので、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４には、同一の大きさの電流Ｉ１が流れる。ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４を流れる電流の和は、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１を流れる電流の和に一致するので、電流Ｉ１は、電流Ｉ２、Ｉ３の平均に一致する。更に、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４の特性は、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ１の特性と一致しているので、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４のゲートの電圧は、おおむね、第1入力電圧Ｖ１と第２入力電圧Ｖ２との平均の電圧、すなわち、同相電圧（（Ｖ１＋Ｖ２）／２）になる。
ここで、一方の正転入力端子に入力される電圧をＶ１とし、もう一方の正転入力端子に入力される電圧をＶ２とし、正確な同相電圧を解析すると、最終的に出力される電圧Ｖ０は、ＭＯＳトランジスタの移動度をμとし、ゲート幅をＷ、ゲート長をＬとしてゲート酸化膜量をＣ０とすると、
Figure 0004342910
 として、
Figure 0004342910
 で表現される。ここで、Ｉ１はＰＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ４を流れる電流である。
また同様に、Ｎ差動増幅器は、電流ＩＲを生成する定電流源Ｉ１と、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７と、ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２と、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０とを備えている。
定電流源Ｉ１は、その一端が接地端子に接続され、電流ＩＲを接地端子に流し込む。
定電流源Ｉ１の他端は、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７のソースに接続されている。ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７のゲートには、第1入力電圧Ｖ１と第２入力電圧Ｖ２とが、それぞれ入力される。
ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７のドレインは、ＰＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ１１は、ＰＭＯＳトランジスタＰＭＯＳトランジスタＭ１２とともに、カレントミラーを構成している。ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２の特性は同一である。ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２のソースは、電源電位ＶＤＤを有する電源線に接続され、ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２のゲートは、互いに接続され、且つ、ＰＭＯＳトランジスタＭ１１のドレインに接続されている。
ＰＭＯＳトランジスタＰＭＯＳトランジスタＭ１２のドレインは、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のドレインに接続されている。ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のソースは、定電流源に接続されている。
ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のドレインは、それらのゲートに接続され、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のドレインとゲートとは同一の電圧に保たれる。ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のゲートの電圧が、Ｎ差動増幅器の出力電圧ＶＯである。
ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０の特性は、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７の特性と実質的に同一である。
このような構成を有するＮ差動増幅器の出力電圧ＶＯは、おおむね、第1入力電圧Ｖ１と第２入力電圧Ｖ２との平均、即ち、同相電圧（（Ｖ１＋Ｖ２）／２）に一致する。ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７は、それぞれ、第1入力電圧Ｖ１と第２入力電圧Ｖ２とに対応した電流Ｉ２，Ｉ３を流し込む。ＰＭＯＳトランジスタＭ１１には、電流Ｉ２と電流Ｉ３との和と同一の大きさの電流ＩＲ／２が流れる。ＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２は、カレントミラーを構成するので、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のドレインには、ＰＭＯＳトランジスタＭ１１を流れる電流と同一の大きさの電流ＩＲ／２が流れ込む。ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０は、同一の特性を有しているので、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０には、同一の大きさの電流Ｉ１が流れる。ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０を流れる電流の和は、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７を流れる電流の和に一致するので、電流Ｉ１は、電流Ｉ２，Ｉ３の平均に一致する。更に、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０の特性は、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ７の特性と一致しているので、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１０のゲートの電圧は、おおむね、第1入力電圧Ｖ１と第２入力電圧Ｖ２との平均の電圧、すなわち、同相電圧（（Ｖ１＋Ｖ２）／２）になる。
言いかえると、図５に示すＮＭＯＳ差動増幅器は吸い込み型定電流源Ｉ1と第１の入力端子を構成するＮＭＯＳトランジスタＭ７と第２の入力端子を構成するＮＭＯＳトランジスタＭ９と、能動負荷として動作するカレントミラーを構成するＰＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２と、入力がその能動負荷出力に接続された増幅部Ａ１とから構成される。さらに、反転入力端子であるＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ１０のゲートと増幅器Ａ１の出力を共通接続してボルテージフォロワ接続を構成する。
図５に示されるＮＭＯＳ差動増幅器から最終的に出力される電圧Ｖ０は、一方の正転入力端子に入力される電圧をＶ１とし、もう一方の正転入力端子に入力される電圧をＶ２とすると、
Figure 0004342910
 で表現される。βはＰＭＯＳ差動増幅器と同様に、
Figure 0004342910
 表現される値であり、Ｉ１はＮＭＯＳトランジスタＭ８ＮＭＯＳトランジスタＭ１０を流れる電流である。
図６は、ＰＭＯＳ差動増幅器の入出力特性を示す図である。図６を参照すると、ＰＭＯＳ差動増幅器における２入力アンプの出力電圧ＶＯは、入力された２つの電圧Ｖ１とＶ２の差が比較的小さい時は概ね、
ＶＯ＝（Ｖ１＋Ｖ２）／２
となることが示されている。しかし、Ｖ１とＶ２の差が大きくなると出力電圧ＶＯは（Ｖ１＋Ｖ２）／２と比較して誤差が大きくなることが表されている。
図７はＮＭＯＳ差動増幅器の入出力特性を示す図である。図７を参照すると、ＮＭＯＳ差動増幅器における２入力アンプの出力電圧ＶＯは、入力された２つの電圧Ｖ１とＶ２の差が比較的小さい時は概ね、
ＶＯ＝（Ｖ１＋Ｖ２）／２
となることが示されている。しかし、Ｖ１とＶ２の差が大きくなると出力電圧ＶＯは（Ｖ１＋Ｖ２）／２と比較して誤差が大きくなることが表されている。
さらに、図６、図７を比較すると、ＰＭＯＳ差動増幅器と、ＮＭＯＳ差動増幅器とでは、Ｖ１とＶ２の差が大きくなった場合に発生する誤差の極性が異なるということが示されている。
図３に示される差動増幅回路は上記のＰＭＯＳ差動増幅器と同様の回路構成であるＰ差動段と、ＮＭＯＳ差動増幅器と同様の回路構成であるＮ差動段と、能動負荷となるカレントミラー回路を構成するＮＭＯＳトランジスタＭ５とＭ６と、第２カレントミラー回路ＣＭ１と第３カレントミラー回路ＣＭ２と、２段目を構成する増幅器Ａ１とから構成される。
図３を参照すると入力段は２つの正転入力をもった差動増幅器を構成している。Ｐ差動段はソースが共通接続され、ドレインが各々２個づつ共通接続された４つのＰＭＯＳトランジスタ（Ｍ１〜Ｍ４）と、電源線ＶＤＤとその４つのＰＭＯＳトランジスタの共通接続ソースとの間に挿入された第１定電流源Ｉ１とから構成される。
Ｎ差動段はソースが共通接続され、ドレインが各々２個づつ共通接続された４つのＮＭＯＳトランジスタ（Ｍ７〜Ｍ１０）と、負電源端子ＧＮＤと前記４つのＮＭＯＳトランジスタの共通接続されたソースとの間に挿入された第２定電流源Ｉ２とから構成される。
更に、ＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ１０のゲートと、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４のゲートとを共通接続する。更にその接続された各々のゲートと増幅器Ａ１の出力を接続し、ボルテージフォロワ接続とする。ＮＭＯＳトランジスタＭ９のゲートと、ＰＭＯＳトランジスタＭ３のゲートとを共通接続して第１の入力端子とし、ＮＭＯＳトランジスタＭ７のゲートと、ＰＭＯＳトランジスタＭ１のゲートとを共通接続して第２の入力端子とする。
ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６はゲート同士、ソース同士を共通接続し、ソースはＧＮＤに接続する。共通接続されたゲートとＮＭＯＳトランジスタＭ５のドレインとを共通接続し、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のドレインにも共通接続される。さらに共通接続されたゲートとＮＭＯＳトランジスタＭ５のドレインは第３カレントミラー回路ＣＭ２の出力にも共通接続される。ＮＭＯＳトランジスタＭ６のドレインはＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４のドレインに共通接続される。さらにＮＭＯＳトランジスタＭ６のドレインは第２カレントミラー回路ＣＭ１の出力と増幅器Ａ１の入力に接続される。
Ｐ差動段の共通ソースの電位をＶＭＰとし、Ｎ差動段の共通ソースの電位をＶＭＮとして計算する。図３より、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４の各々を流れる電流をＩ１Ｐとし、ＰＭＯＳトランジスタＭ３を流れる電流をＩ２Ｐとし、ＰＭＯＳトランジスタＭ１を流れる電流をＩ３Ｐとすると、Ｐ差動段に流れる電流４Ｉ１Ｐは下記数式
Figure 0004342910
 で表される。また、ＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ１０の各々を流れる電流をＩ１Ｎとし、ＮＭＯＳトランジスタＭ９を流れる電流をＩ２Ｎとし、ＮＭＯＳトランジスタＭ７を流れる電流をＩ３Ｎとすると、Ｎ差動段に流れる電流４Ｉ１Ｎは下記数式
Figure 0004342910
 で表される。ここで能動負荷に流れる電流は等しいので
Figure 0004342910
 となる。
このとき、ＰＭＯＳトランジスタの移動度をμＰ、ＮＭＯＳトランジスタの移動度をμＮとし、ＰＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比を
Figure 0004342910
 とし、ＮＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比を
Figure 0004342910
 として、各々のトランジスタの単位面積あたりのゲート酸化膜量をＣ０とおいた時の下記数式
Figure 0004342910
Figure 0004342910
 で表されるβＰ、βＮを用いて以下の計算を行う。
ゲートとソース間電圧とドレイン電流との関係式から、Ｐ差動段の共通ソースノード電圧をＶＭＰとし、Ｎ差動段の共通ソースノード電圧をＶＭＮとする。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれの閾値をＶＴＰ、ＶＴＮとすると、各々のトランジスタを流れる電流は、
Figure 0004342910
Figure 0004342910
Figure 0004342910
Figure 0004342910
Figure 0004342910
Figure 0004342910
 で表される。（６）式に（９）〜（１４）式を代入すると
Figure 0004342910
 となる。ここで、ゲートとソース間電圧ＶＧＳとドレイン電流（Ｉ１Ｐ、Ｉ１Ｎ）との関係式より、ＰＭＯＳチャンネル差動段に関して、
Figure 0004342910
 が成り立つ、つまり、
Figure 0004342910
 が成立する。
同様にＮＭＯＳチャンネル差動段に関して、
Figure 0004342910
 が成り立つ。つまり、
Figure 0004342910
 が成立する。（１６）式、（１７）式を（１５）式に代入すると、
Figure 0004342910
 が得られる。この（１８）式を展開すると、
Figure 0004342910
 ここで、βＰ＝βＮ、つまり、
Figure 0004342910
 ならば、βＰ＝βＮ＝βとして、
Figure 0004342910
 が成立する。
この式を解くと、
Figure 0004342910
 となる。つまりＶ０は、
Figure 0004342910
 となる。従って、本実施の形態に述べる差動増幅器は、Ｐ差動段に流れる電流とＮ差動段に流れる電流に関わりなく、所望の２入力の半分の電圧が出力される。
図８は、図３に示される差動増幅器の入出力特性を示す図である。図８を参照すると、本実施の形態の差動増幅器における２入力アンプの出力電圧ＶＯは、Ｖ１、Ｖ２の差が大きくなった場合であっても、（Ｖ１＋Ｖ２）／２が出力されていることを表していることが容易に理解できる。
また、βＰ≠βＮならば、（１９）式から、
Figure 0004342910
 が成立し、この式の左辺を展開すると
Figure 0004342910
 となる。この（２１）式をＶ０について解くと、
Figure 0004342910
 となる。ここで、Ｖ１＝Ｖ２でＶ１＝Ｖ２＝Ｖ０となる条件より、上記（２２）式の±は＋となる。従って（２２）式は、
Figure 0004342910
 となる。この（２３）式が、Ｎ差動段とＰ差動段のバランスがとれていない時の式となり、２項目と３項目が所望の値からの誤差となる。
上記（２３）式に示されるように、本実施の形態の回路を用いることで、βＰ≠βＮ の場合であっても２入力アンプの平均電圧を出す精度は格段に向上する。
［第２の実施の形態］
図９は、本発明の第２の実施の形態の差動増幅器の回路構成を示す図である。図９を参照すると、第２の実施の形態の差動増幅器は第１の実施の形態におけるＮＭＯＳトランジスタで構成されたＮ差動段の出力と、ＰＭＯＳトランジスタで構成されたＰ差動段の出力を加算する電流加算回路ブロックを備え、増幅器Ａ２の出力を共通接続してボルテージフォロワ接続を構成する。
この電流加算回路を具体的に示した回路図が図１０である。以下、図１０を参照してこの電流加算回路を説明する。本電流加算回路は共通端子が正電源に接続された第４カレントミラー回路と、共通端子がＧＮＤに接続された第５カレントミラー回路と、第１浮遊定電流源と、第２浮遊電流源とから構成されている。
その第４カレントミラー回路は低電圧カスコード接続のカレントミラー回路である。第４カレントミラー回路はＰＭＯＳトランジスタの（Ｍ２１〜Ｍ２４）で構成される。ＰＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２のゲートとソースは各々共通接続され、共通接続されたソースは正電源のＶＤＤ２に接続される。ＰＭＯＳトランジスタＭ２３とＰＭＯＳトランジスタＭ２４のゲートを共通接続し、バイアス端子ＢＰ２に接続する。ＰＭＯＳトランジスタＭ２３とＰＭＯＳトランジスタＭ２４のソースは各々ＰＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２のドレインに接続される。ＰＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２の共通接続されたゲートとＰＭＯＳトランジスタＭ２３のドレインを共通接続して、前記第４カレントミラー回路の入力端を構成し、ＰＭＯＳトランジスタＭ２４のドレインが前記第４カレントミラー回路の出力端を構成する。
第５カレントミラー回路は低電圧カスコード接続のカレントミラー回路である。第５カレントミラー回路はＮＭＯＳトランジスタ（Ｍ２５〜Ｍ２８）で構成される。ＮＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６のゲートとソースは各々共通接続され、共通接続されたソースは負電源のＧＮＤ端に接続される。ＮＭＯＳトランジスタＭ２７とＮＭＯＳトランジスタＭ２８のゲートを共通接続し、バイアス端子ＢＮ２に接続する。ＮＭＯＳトランジスタＭ２７とＮＭＯＳトランジスタＭ２８のソースは各々ＮＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６のドレインに接続される。ＮＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６の共通接続されたゲートとＮＭＯＳトランジスタＭ２７のドレインを共通接続して、その第５カレントミラー回路の入力端を構成し、ＮＭＯＳトランジスタＭ２８のドレインが前記第５カレントミラー回路の出力端を構成する。
第１浮遊定電流源はＰＭＯＳトランジスタのＰＭＯＳトランジスタＭ３０とＮＭＯＳトランジスタのＮＭＯＳトランジスタＭ２９とから構成され、ＰＭＯＳトランジスタＭ３０のソースとＮＭＯＳトランジスタＭ２９のドレインを共通接続して前記第４カレントミラー回路の入力端に接続する。またＮＭＯＳトランジスタＭ２９のソースとＰＭＯＳトランジスタＭ３０のドレインを共通接続して前記第５カレントミラー回路の入力端に接続する。これにより、第４カレントミラー回路から第５カレントミラー回路に定電流が流れる。
第２浮遊定電流源はＰＭＯＳトランジスタのＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタのＮＭＯＳトランジスタＭ３１とから構成され、ＮＭＯＳトランジスタＭ３１のソースとＰＭＯＳトランジスタＭ３２のドレインを共通接続して前記第５カレントミラー回路の出力端に接続する。またＰＭＯＳトランジスタＭ３２のソースとＮＭＯＳトランジスタＭ３１のドレインを共通接続して第５カレントミラー回路の出力端に接続する。
この電流加算回路において、共通接続されたＰＭＯＳトランジスタＭ２１のドレインとＰＭＯＳトランジスタＭ２３のソースと、共通接続されたＰＭＯＳトランジスタＭ２２のドレインとＰＭＯＳトランジスタＭ２４のソースとが正側の電流加算端子となる。また、共通接続されたＮＭＯＳトランジスタＭ２５のドレインとＮＭＯＳトランジスタＭ２７のソースと、共通接続されたＮＭＯＳトランジスタＭ２６のドレインとＮＭＯＳトランジスタＭ２８のソースが負側の電流加算端子となる。出力バッファトランジスタはＰＭＯＳトランジスタのＰＭＯＳトランジスタＭ３３とＮＭＯＳトランジスタのＮＭＯＳトランジスタＭ３４とから構成され、ＰＭＯＳトランジスタＭ３３のソースは正電源端子のＶＤＤ２に、またＮＭＯＳトランジスタＭ３４のソースは負電源端子のＧＮＤに接続される。そして、ＰＭＯＳトランジスタＭ３３のゲートは前記第４カレントミラー回路の出力に、ＮＭＯＳトランジスタＭ３４のゲートは第５カレントミラー回路の出力にそれぞれ接続される。この出力バッファはいわゆるＡＢ級出力回路を構成し、アイドリング電流は前記バイアス端子のＢＰ３とＢＮ３の電圧で決定される。
本電流加算器において、各々の電流加算端子に接続されたトランジスタの信号が加算され、その結果が出力端ＯＵＴに出力される。
図９に示す差動増幅器は、図１０に示す電流加算回路を備えることで、入力の電流が能動負荷で加算されず、個別に処理される。
ここにおいて、Ｐ差動段の共通ソースの電位をＶＭＰとし、Ｎ差動段の共通ソースの電位をＶＭＮとして計算する。
Figure 0004342910
Figure 0004342910
 となり、能動負荷に流れる電流は等しいことから、
Figure 0004342910
Figure 0004342910
 を得ることができる。
（２４）式の右辺に（２５）式の左辺を、（２４）式の左辺に（２５）式の右辺を加算しても成り立つことから、
Figure 0004342910
 この（２６）式は第1の実施の形態に示す差動増幅器（Ｎ＿ｃｈ出力とＰ＿ｃｈ出力を能動負荷で加算する差動増幅器）の（６）式と全く同じであることから、結果も同じであることがわかる。すなわち、図９に示される差動増幅器は所望の２入力の半分の値が出力される。
更に、本発明の回路構成を用いることにより入力Ｒａｉｌ−ｔｏ−ｒａｉｌが実現できるという効果がある。図９において、アンプ全体の特性としてＲａｉｌ−ｔｏ−ｒａｉｌを実現するには電流加算回路の回路構成が重要になってくる。その理由を図９を参照して以下に説明する。まず入力Ｒａｉｌ−ｔｏ−ｒａｉｌを実現するためには、入力段トランジスタＭ１〜Ｍ４の全てかＭ７〜Ｍ１０の全てかが５極管領域（飽和領域）に入っている必要がある。これは、仮にこれらのトランジスタが３極管領域に入ると、トランジスタの出力抵抗が極端に下がり、さらにはトランジスタのｇｍも下がることから正常な差動段トランジスタ動作ができなくなることに起因する。ＭＯＳトランジスタが５極管領域（飽和領域）に入る条件は、ドレインとソース間電圧をＶＤＳ、ゲートとソース間電圧をＶＧＳ、閾電圧をＶＴとすると
Figure 0004342910
 で表される。
ここで、仮に入力電圧が最低電位のＧＮＤ（０Ｖ）の時、ＰチャンネルＭＯＳトランジスタのＭ１〜Ｍ４が５極管領域（飽和領域）に入る条件は、ゲート電位がＧＮＤ（０Ｖ）であるからその時のソース電位はＶＧＳそのものとなる。一方、ドレイン電圧をＶＤとすると、ソースとドレイン間電圧ＶＤＳは
Figure 0004342910
 となる。（２７）式と（２８）式の条件から
Figure 0004342910
 となるように、つまり、
Figure 0004342910
 となるように設計する必要がある。ＶＤは電流加算回路においてＭ１とＭ３、またはＭ２とＭ４のドレインが接続されているノードの端子電圧となる。このことと（２９）式より、電流加算回路の入力電圧はＶＴ以下にする必要がある。ここでもう少し具体的な値をいれると、一般的なトランジスタの閾値（ＶＴ）は０．７Ｖ近辺であるので、（２９）式より電流加算回路の入力電圧は約０．７Ｖ以下にする必要がある。
同様にして、入力電圧が最高電位のＶＤＤの時、ＮチャンネルＭＯＳトランジスタのＭ７〜Ｍ１０が５極管領域（飽和領域）に入る条件は、ゲート電位がＶＤＤであるからその時のソース電位はＶＤＤ−ＶＧＳとなる。一方、ドレイン電圧をＶＤとすると、ソースとドレイン間電圧ＶＤＳは
Figure 0004342910
 となる。（２７）式と（３０）式の条件から、
Figure 0004342910
 となるように、つまり、
Figure 0004342910
 となるように設計する必要がある。ＶＤは電流加算回路においてＭ７とＭ９、またはＭ８とＭ１０のドレインが接続されているノードの端子電圧となる。このことと（３１）式より、電流加算回路の入力電圧はＶＤＤ−ＶＴ以上にする必要がある。具体的には約ＶＤＤ−０．７Ｖ以上にする必要がある。
以上の条件をみたすように、図９の電流加算回路を設計する必要がある。この条件を満たす電流加算回路の一例が図１０の回路構成である。次にこの図１０が前述した条件を満たす理由を説明する。入力電圧がＧＮＤ（０Ｖ）の時に問題となる加算回路の入力端電圧はＮチャンネルＭＯＳトランジスタのＭ２５とＭ２６のドレイン電圧（ＶＤ（Ｍ２５／Ｍ２６））である。このドレイン電圧（ＶＤ（Ｍ２５／Ｍ２６））は、ＢＮ２の端子電圧をＶＢＮ２、Ｍ２７／Ｍ２８の各々のゲートとソース間電圧をＶＧＳ（Ｍ２７／Ｍ２８）として、
Figure 0004342910
 となる。ここで、一般的な設計ではこのＢＮ２の端子電圧（ＶＢＮ２）はＭＯＳトランジスタのゲートとソース間電圧で発生させるので（３２）式は、
Figure 0004342910
 となって、条件を満足する。同様にして、入力電圧が最高電位のＶＤＤの時も上記条件を満足することが説明できる。このような回路構成を用いることにより入力Ｒａｉｌ−ｔｏ−ｒａｉｌが実現できるという効果がある。これにより電源使用効率が上がり、ひいては低電圧化、及び低消費電力化が実現できる。
図１１は電流加算回路の他の具体的回路図を示した図である。以下、図１１を参照してこの電流加算回路を説明する。本電流加算回路は共通端子が正電源に接続された第６のカレントミラー回路と、共通端子がＧＮＤに接続された第７のカレントミラー回路と、第３の浮遊定電流源とから構成されている。そしてその第６のカレントミラー回路はＰチャンネルＭＯＳトランジスタのＭ４１〜Ｍ４２で構成される。Ｍ４１とＭ４２のゲートとソースは各々共通接続される。また、共通接続されたソースは正電源のＶＤＤ２に接続される。そして、Ｍ４１とＭ４２の共通接続されたゲートとＭ４１のドレインを共通接続して、その第６のカレントミラー回路の入力端を構成し、Ｍ４２のドレインがその第６のカレントミラー回路の出力端を構成する。
第７のカレントミラー回路はＮチャンネルＭＯＳトランジスタのＭ４３〜Ｍ４４で構成される。Ｍ４３とＭ４４のゲートとソースは各々共通接続され、共通接続されたソースは負電源のＧＮＤ端に接続される。そして、Ｍ４３とＭ４４の共通接続されたゲートとＭ４３のドレインを共通接続して、その第７のカレントミラー回路の入力端を構成し、Ｍ４４のドレインがその第７のカレントミラー回路の出力端を構成する。
第３の浮遊定電流源はＰチャンネルＭＯＳトランジスタのＭ５２とＮチャンネルＭＯＳトランジスタのＭ５１とから構成され、Ｍ５１のソースとＭ５２のドレインを共通接続してその第７のカレントミラー回路の出力端に接続する。またＭ５２のソースとＭ５１のドレインを共通接続してその第７のカレントミラー回路の出力端に接続する。この電流加算回路において、共通接続されたＭ４１のドレインとゲートと、Ｍ４２のドレインが各々正側の電流加算端子となる。また、共通接続されたＭ４３のドレインとゲートと、Ｍ４４のドレインが各々負側の電流加算端子となる。
出力バッファトランジスタはＰチャンネルＭＯＳトランジスタのＭ５３とＮチャンネルＭＯＳトランジスタのＭ５４とから構成され、Ｍ５３のソースは正電源端子のＶＤＤ２に、またＭ５４のソースは負電源端子のＧＮＤに接続される。Ｍ５３とＭ５４の各々のドレインは共通接続され、出力端子ＯＵＴとなる。そして、Ｍ５３のゲートはその第６のカレントミラー回路の出力に、Ｍ５４のゲートはその第７のカレントミラー回路の出力にそれぞれ接続される。この出力バッファはいわゆるＡＢ級出力回路を構成し、アイドリング電流はそのバイアス端子のＢＰ３とＢＮ３の電圧で決定される。またＭ５２とＭ５１で構成される第３の浮遊定電流源の値と同じ電流値を持った第１の定電流源Ｉ１が正電源端子ＶＤＤ２とＭ５３のゲート間に接続され、同じく第３の浮遊定電流源の値と同じ電流値を持った第２の定電流源Ｉ２がＭ５４と負電源端子のＧＮＤとＭ５４のゲートに接続される。
本電流加算器において、各々の電流加算端子に接続されたトランジスタの信号が加算され、その結果が出力端ＯＵＴに出力される。
この図１１における電流加算回路は図１０の電流加算回路に比べ、更に消費電流が小さいという利点がある。それは、図１１の電流加算回路は図１０におけるＭ４２９／Ｍ３０の電流パスがないだけでなく、設計的にＭ５１／Ｍ５２に流す電流を極限まで小さくできることに起因する。
図１は、従来の液晶用ソースドライバーのブロック図である。 図２は、従来のアンプの具体回路例を示す図である。 図３は、本発明の２入力アンプの一例の回路図である。 図４は、図３における差動段の具体回路例を示す図である。 図５は、図３における差動段の具体回路例を示す図である。 図６は、図４における２入力アンプの入出力特性図である。 図７は、図５における２入力アンプの入出力特性図である。 図８は、図３における２入力アンプの入出力特性図である。 図９は、本発明の２入力アンプの他の一例の回路図である。 図１０は、電流加算回路の具体回路例である。 図１１は、電流加算回路の他の具体回路例である。
符号の説明
Ｍ１〜Ｍ４ ＰチャンネルＭＯＳＦＥＴ
Ｍ５、Ｍ６ ＮチャンネルＭＯＳＦＥＴ
Ｍ７〜Ｍ１０ ＮチャンネルＭＯＳＦＥＴ
Ｍ１１、Ｍ１２ ＰチャンネルＭＯＳＦＥＴ
Ｍ２１〜Ｍ２４ ＰチャンネルＭＯＳＦＥＴ
Ｍ２５〜Ｍ２８ ＮチャンネルＭＯＳＦＥＴ
Ｍ２９ ＮチャンネルＭＯＳＦＥＴ
Ｍ３０ ＰチャンネルＭＯＳＦＥＴ
Ｍ３１ ＮチャンネルＭＯＳＦＥＴ
Ｍ３２ ＰチャンネルＭＯＳＦＥＴ
Ｍ４１、Ｍ４２ ＰチャンネルＭＯＳＦＥＴ
Ｍ４３、Ｍ４４ ＮチャンネルＭＯＳＦＥＴ
Ｍ５１ ＮチャンネルＭＯＳＦＥＴ
Ｍ５２ ＰチャンネルＭＯＳＦＥＴ
Ｍ５３ ＰチャンネルＭＯＳＦＥＴ
Ｍ５４ ＮチャンネルＭＯＳＦＥＴ
Ａ１、Ａ２ 増幅器
Ｉ１、Ｉ２ 定電流源

Claims (20)

  1. 第１入力電圧と第２入力電圧とを受ける第１差動対と、
    前記第１差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第１トランジスタ対と、
    前記第１入力電圧と第２入力電圧とを受ける第２差動対と、
    前記第２差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第２トランジスタ対と、
    負電源（ＧＮＤ）に接続する第１カレントミラー回路と、
    正電源（ＶＤＤ）に接続する第２カレントミラー回路、第３カレントミラー回路とを含み、
    前記第１カレントミラー回路を構成する一方のトランジスタは、前記第１差動対と前記第３カレントミラー回路の第１出力と接続され、
    前記第１カレントミラー回路を構成する他方のトランジスタは、前記第１トランジスタ対と前記第２カレントミラー回路の第１出力と接続され、
    前記第２カレントミラー回路の第２出力は、前記第２差動対と接続され、
    前記第３カレントミラー回路の第２出力は、前記第２トランジスタ対と接続される
    差動増幅回路。
  2. 請求項１に記載の差動増幅器において、
    更に、増幅器を含み、
    前記第１トランジスタ対の各々のゲートは、前記増幅器の出力に接続され、
    前記第２トランジスタ対の各々のゲートは、前記増幅器の出力に接続される
    差動増幅回路。
  3. 請求項２に記載の差動増幅器において、
    更に、
    前記正電源に接続される第１定電流源と、
    前記負電源に接続される第２定電流源とを含み、
    前記第１定電流源は、前記第１差動対と前記第１トランジスタ対とに接続され、
    前記第２定電流源は、前記第２差動対と前記第２トランジスタ対とに接続される
    差動増幅回路。
  4. 第１入力電圧と第２入力電圧とを受ける第１差動対と、
    前記第１差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第１トランジスタ対と、
    前記第１入力電圧と第２入力電圧とを受ける第２差動対と、
    前記第２差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第２トランジスタ対と
    を備え、
    前記第１差動対は、前記第１入力電圧を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記第１ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２差動対は、前記第１入力電圧をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴと、
    前記第１ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴと、
    前記第３ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴと、
    前記第３ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ
    とを含む
    差動増幅回路。
  5. 請求項４に記載の差動増幅回路において、
    更に、負電源（ＧＮＤ）に接続する第１カレントミラー回路と、
    正電源（ＶＤＤ）に接続する第２カレントミラー回路、第３カレントミラー回路とを含み、
    前記第１カレントミラー回路を構成する一方のトランジスタは、前記第２ＰチャンネルＭＯＳＦＥＴのドレインと前記第３カレントミラー回路の第１出力と接続され、
    前記第１カレントミラー回路を構成する他方のトランジスタは、前記第３ＰチャンネルＭＯＳＦＥＴのドレインと前記第２カレントミラー回路の第１出力と接続され、
    前記第２カレントミラー回路の第２出力は、前記第２ＮチャンネルＭＯＳＦＥＴのドレインと接続され、
    前記第３カレントミラー回路の第２出力は、前記第３ＮチャンネルＭＯＳＦＥＴのドレインと接続される
    差動増幅回路。
  6. 請求項５に記載の差動増幅回路において、
    更に、増幅器を含み、
    前記第１トランジスタ対の各々のゲートは、前記増幅器の出力に接続され、
    前記第２トランジスタ対の各々のゲートは、前記増幅器の出力に接続される
    差動増幅回路。
  7. 請求項６に記載の差動増幅回路において、
    更に、
    前記正電源に接続される第１定電流源と、
    前記負電源に接続される第２定電流源とを含み、
    前記第１定電流源は、前記第１差動対を構成する各々のＰチャンネルＭＯＳＦＥＴのソースと、前記第１トランジスタ対を構成する各々のＰチャンネルＭＯＳＦＥＴのソースとに接続され、
    前記第２定電流源は、前記第２差動対を構成する各々のＮチャンネルＭＯＳＦＥＴのソースと、前記第２トランジスタ対を構成する各々のＮチャンネルＭＯＳＦＥＴのソースとに接続される
    差動増幅回路。
  8. 第１入力電圧と第２入力電圧とを受ける第１差動対と、
    前記第１差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第１トランジスタ対と、
    前記第１入力電圧と第２入力電圧とを受ける第２差動対と、
    前記第２差動対のソースと各々のソースが接続し、且つ、各々のゲートが接続された第２トランジスタ対と、
    電流加算回路を含み、
    前記電流加算回路は、第１から第４の電流加算端を含み、
    前記第１電流加算端は前記第１差動対に接続され、
    前記第２電流加算端は前記第１トランジスタ対に接続され、
    前記第３電流加算端は前記第２差動ついに接続され、
    前記第４電流加算端は前記第２トランジスタ対に接続される
    差動増幅回路。
  9. 請求項８に記載の差動増幅回路において、
    前記電流加算回路は、
    前記第１電流加算端と前記第２電流加算端に接続された第４カレントミラー回路と、
    前記第３電流加算端と前記第４電流加算端に接続された第５カレントミラー回路とを含む
    差動増幅回路。
  10. 請求項９に記載の差動増幅回路において、
    前記第４カレントミラー回路は、第５ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記第５ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第５ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースを有する第６ＮチャンネルＭＯＳＦＥＴと、
    前記第５ＮチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第７ＮチャンネルＭＯＳＦＥＴと、
    前記第６ＮチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第８ＮチャンネルＭＯＳＦＥＴとを含み、
    前記第５カレントミラー回路は、第５ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記第５ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第５ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースを有する第６ＰチャンネルＭＯＳＦＥＴと、
    前記第５ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第７ＰチャンネルＭＯＳＦＥＴと、
    前記第６ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第８ＰチャンネルＭＯＳＦＥＴとを含み、
    前記第１電流加算端子は前記第５ＮチャンネルＭＯＳＦＥＴのドレインに接続され、
    前記第２電流加算端子は前記第６ＮチャンネルＭＯＳＦＴのドレインに接続され、
    前記第３電流加算端子は前記第５ＰチャンネルＭＯＳＦＥＴのドレインに接続され、
    前記第４電流加算端子は前記第６ＰチャンネルＭＯＳＦＴのドレインに接続される
    差動増幅回路。
  11. 請求項１０に記載の差動増幅回路において、
    前記電流加算回路は更に、
    前記第７ＮチャンネルＭＯＳＦＥＴのドレインと前記第７ＰチャンネルＭＯＳＦＥＴのドレインとに接続される第１浮遊定電流源と、
    前記第８ＮチャンネルＭＯＳＦＥＴのドレインと前記第８ＰチャンネルＭＯＳＦＥＴのドレインとに接続される第２浮遊定電流源とを含む
    差動増幅回路。
  12. 請求項１１に記載の差動増幅回路において、
    前記第１浮遊定電流源は、第９ＰチャンネルＭＯＳＦＥＴと、
    前記第９ＰチャンネルＭＯＳＦＥＴのソースに接続されたドレインと前記第９ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第９ＮチャンネルＭＯＳＦＥＴとを含み、
    前記第２浮遊定電流源は、前記第９ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートを有する第１０ＰチャンネルＭＯＳＦＥＴと、
    前記第１０ＰチャンネルＭＯＳＦＥＴのソースに接続されたドレインと前記第１０ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースと前記第９ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートを有する第１０ＮチャンネルＭＯＳＦＥＴとを含む
    差動増幅回路。
  13. 請求項１２に記載の差動増幅回路において、
    前記第１差動対は、前記第１入力電圧を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴと、
    前記第１ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２差動対は、前記第１入力電圧をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴと、
    前記第１ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴと、
    前記第３ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴと、
    前記第３ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ
    とを含む
    差動増幅回路。
  14. 請求項１３に記載の差動増幅回路において、
    更に、増幅器を含み、
    前記電流加算回路の出力は、前記増幅器の入力に接続され、
    前記第１トランジスタ対の各々のゲートは、前記増幅器の出力に接続され、
    前記第２トランジスタ対の各々のゲートは、前記増幅器の出力に接続される
    差動増幅回路。
  15. 請求項８に記載の差動増幅回路において、
    前記電流加算回路は、
    前記第１電流加算端と前記第２電流加算端に接続された第７カレントミラー回路と、
    前記第３電流加算端と前記第４電流加算端に接続された第６カレントミラー回路とを含み
    前記第７カレントミラー回路は、第５ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記第５ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第５ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースを有する第６ＮチャンネルＭＯＳＦＥＴとを含み、
    前記第６カレントミラー回路は、第５ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記第５ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第５ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースを有する第６ＰチャンネルＭＯＳＦＥＴと、
    前記第５ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第７ＰチャンネルＭＯＳＦＥＴとを含み、
    前記第１電流加算端子は前記第５ＮチャンネルＭＯＳＦＥＴのドレインに接続され、
    前記第２電流加算端子は前記第６ＮチャンネルＭＯＳＦＴのドレインに接続され、
    前記第３電流加算端子は前記第５ＰチャンネルＭＯＳＦＥＴのドレインに接続され、
    前記第４電流加算端子は前記第６ＰチャンネルＭＯＳＦＴのドレインに接続される
    差動増幅回路。
  16. 請求項１５に記載の差動増幅回路において、
    前記電流加算回路は更に、
    前記第６ＮチャンネルＭＯＳＦＥＴのドレインと前記第６ＰチャンネルＭＯＳＦＥＴのドレインとに接続される第３浮遊定電流源とを含む
    差動増幅回路。
  17. 請求項１６に記載の差動増幅回路において、
    前記第３浮遊定電流源は、第７ＰチャンネルＭＯＳＦＥＴと、
    前記第７ＰチャンネルＭＯＳＦＥＴのソースに接続されたドレインと前記第７ＰチャンネルＭＯＳＦＥＴのドレインに接続されたソースを有する第７ＮチャンネルＭＯＳＦＥＴとを含む
    差動増幅回路。
  18. 請求項１７に記載の差動増幅回路において、
    第８ＰチャンネルＭＯＳＦＥＴと第８ＮチャンネルＭＯＳＦＥＴとから構成される増幅器と、
    前記正電源と前記第８ＰチャンネルＭＯＳＦＥＴのゲートと接続し前記第３浮遊定電流源の値と同じ電流値を持つ第３定電流源と、
    前記正電源と前記第８ＮチャンネルＭＯＳＦＥＴのゲートに接続し前記第３浮遊定電流源の値と同じ電流値を持つ第４定電流源とを含む
    差動増幅回路。
  19. 請求項１８に記載の差動増幅回路において、
    前記第１差動対は、前記第１入力電圧を受けるゲートを有する第１ＰチャンネルＭＯＳＦＥＴと、
    前記第１ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２差動対は、前記第１入力電圧をゲートに受ける第１ＮチャンネルＭＯＳＦＥＴと、
    前記第１ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第１ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインと前記第２入力電圧を受けるゲートとを有する第２ＮチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第１トランジスタ対は、第３ＰチャンネルＭＯＳＦＥＴと、
    前記第３ＰチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＰチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＰチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＰチャンネルＭＯＳＦＥＴ
    とを含み、
    前記第２トランジスタ対は、第３ＮチャンネルＭＯＳＦＥＴと、
    前記第３ＮチャンネルＭＯＳＦＥＴのソースに接続されたソースと前記第３ＮチャンネルＭＯＳＦＥＴのゲートに接続されたゲートと前記第３ＮチャンネルＭＯＳＦＥＴのドレインに接続されたドレインを有する第４ＮチャンネルＭＯＳＦＥＴ
    とを含む
    差動増幅回路。
  20. 請求項１乃至１９の何れか１項に記載の差動増幅回路において、
    差動増幅回路を構成するＰチャンネルＭＯＳＦＥＴの移動度をμＰ、ＮチャンネルＭＯＳＦＥＴの移動度をμＮとし、前記ＰチャンネルＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌの比を
    Figure 0004342910
     とし、前記ＮチャンネルＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌの比を
    Figure 0004342910
     として、各々のトランジスタの単位面積あたりのゲート酸化膜量をＣ０とおいた時の下記数式
    Figure 0004342910
    Figure 0004342910
     で表されるβＰ、βＮが
    βＰ＝βＮである
    差動増幅回路。
JP2003373638A 2003-10-31 2003-10-31 差動増幅回路 Expired - Lifetime JP4342910B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003373638A JP4342910B2 (ja) 2003-10-31 2003-10-31 差動増幅回路
US10/975,935 US7170348B2 (en) 2003-10-31 2004-10-29 Differential amplifying circuit
CNB2004100848943A CN100483935C (zh) 2003-10-31 2004-11-01 差动放大电路
US15/828,233 USRE47461E1 (en) 2003-10-31 2017-11-30 Differential amplifying circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003373638A JP4342910B2 (ja) 2003-10-31 2003-10-31 差動増幅回路

Publications (2)

Publication Number Publication Date
JP2005136918A JP2005136918A (ja) 2005-05-26
JP4342910B2 true JP4342910B2 (ja) 2009-10-14

Family

ID=34544155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003373638A Expired - Lifetime JP4342910B2 (ja) 2003-10-31 2003-10-31 差動増幅回路

Country Status (3)

Country Link
US (2) US7170348B2 (ja)
JP (1) JP4342910B2 (ja)
CN (1) CN100483935C (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699829B1 (ko) * 2004-12-09 2007-03-27 삼성전자주식회사 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법
JP4502207B2 (ja) * 2005-12-28 2010-07-14 ルネサスエレクトロニクス株式会社 差動増幅器とデータドライバ及び表示装置
JP4744325B2 (ja) * 2006-03-02 2011-08-10 ルネサスエレクトロニクス株式会社 信号増幅器
US7792506B1 (en) * 2006-10-20 2010-09-07 Triquint Semiconductor, Inc. Power-control circuit with threshold limiting characteristics
RU2331105C1 (ru) * 2007-05-10 2008-08-10 Виктор Викторович Олексенко Универсальный мостовой инвертирующий сумматор
JP5130857B2 (ja) * 2007-10-01 2013-01-30 ヤマハ株式会社 差動増幅器
US8170150B2 (en) * 2008-03-21 2012-05-01 Broadcom Corporation Digitally controlled phase interpolator circuit
JP2010041368A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp 演算増幅回路及び表示パネル駆動装置
JP2010041370A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp 演算増幅回路及び表示パネル駆動装置
US9819313B2 (en) * 2016-01-26 2017-11-14 Analog Devices, Inc. Envelope detectors with high input impedance
US10211782B1 (en) * 2017-10-16 2019-02-19 Qualcomm Incorporated Low-power wide-swing sense amplifier with dynamic output stage biasing
CN109546981B (zh) 2018-11-23 2020-07-07 京东方科技集团股份有限公司 差分输入电路及放大电路、显示装置
US11120772B1 (en) * 2020-04-13 2021-09-14 Novatek Microelectronics Corp. Source driving circuit, display apparatus and operation method of display apparatus

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3154927B2 (ja) 1995-08-28 2001-04-09 株式会社東芝 デジタル・アナログ変換回路
GB9906026D0 (en) * 1999-03-16 1999-05-12 Mitel Semiconductor Ltd An amplifier circuit arrangement
JP3718607B2 (ja) 1999-07-21 2005-11-24 株式会社日立製作所 液晶表示装置及び映像信号線駆動装置
TW465195B (en) 2000-04-28 2001-11-21 Century Semiconductor Inc Interpolation type D/A converter and the TFT-LCD source driver applying the converter
JP3866011B2 (ja) 2000-05-30 2007-01-10 株式会社ルネサステクノロジ ドライバ及び液晶ディスプレイ装置
JP2002076800A (ja) * 2000-08-30 2002-03-15 Nec Corp 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路
JP3846293B2 (ja) * 2000-12-28 2006-11-15 日本電気株式会社 帰還型増幅回路及び駆動回路
EP1860771B1 (en) * 2002-02-25 2009-04-08 NEC Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
JP3920236B2 (ja) * 2003-03-27 2007-05-30 Ｎｅｃエレクトロニクス株式会社 差動増幅器
KR101067495B1 (ko) * 2003-05-26 2011-09-27 페어차일드코리아반도체 주식회사 레일-투-레일 차동입력단의 트랜스컨덕턴스 제어회로

Also Published As

Publication number Publication date
CN100483935C (zh) 2009-04-29
USRE47461E1 (en) 2019-06-25
CN1612467A (zh) 2005-05-04
US20050093629A1 (en) 2005-05-05
US7170348B2 (en) 2007-01-30
JP2005136918A (ja) 2005-05-26

Similar Documents

Publication Publication Date Title
USRE47461E1 (en) Differential amplifying circuit
JP4789136B2 (ja) 演算増幅器
JP4556824B2 (ja) 差動増幅器とデジタル・アナログ変換器、並びに表示装置
US7514968B1 (en) H-tree driver circuitry
JP4850669B2 (ja) 低電圧低電力ａｂ級出力段
US7358780B2 (en) Low voltage differential signal driver with high power supply rejection ration
US5475339A (en) Op amp with rail to rail output swing and employing an improved current mirror circuit
US9742397B2 (en) Apparatus for offset correction in electronic circuitry and associated methods
JP2007202127A (ja) 差動増幅器、及びそれを用いた表示装置
WO2020103725A1 (zh) 差分输入电路及放大电路、显示装置
JP4070533B2 (ja) 半導体集積回路装置
JP2009171548A (ja) 差動増幅回路
KR20120138708A (ko) 반도체 집적 회로
JP3888955B2 (ja) レシーバ回路
KR20060004260A (ko) 자체 바이어스 차동 증폭기
JP2009094878A (ja) 差動増幅回路
JP4607482B2 (ja) 定電流回路
JPH09307370A (ja) 電流伝達回路及びこれを用いた電流電圧変換回路
JP4532847B2 (ja) 差動増幅器
US8232832B2 (en) Voltage adder circuit and D/A converter circuit
JP2000252768A (ja) 演算増幅器
US7230487B2 (en) Amplifying device and converter thereof
JP7025498B2 (ja) メモリ制御装置及びメモリ制御方法
TWI790909B (zh) 高速緩衝放大器
US5929661A (en) High speed voltage comparator with matching current sources using current difference amplifiers

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4342910

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130717

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term