JPS61230413A - 演算増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は演算増幅回路に関する。

（従来技術とその問題点） 従来、第４図に示すような演算増幅回路が知られている
。（文献：昭５８電子通信学会論文集、３５２、”広帯
域スイッチトキャパシタ回路の試作”、石垣、佐藤、梅
沢） この演算増幅回路は図中１と２の入力端子の間に加えら
れた差動信号が、トランジスタＭ１〜Ｍ５のＭＯＳＦＥ
Ｔで構成される差動入力段で増幅されると同時にシング
ル信号へ変換され、トランジスタＭ６〜Ｍ８で構成され
る出力利得段でさらに増幅され出力される。この演算増
幅回路において同相入力電圧ＭＩＮの範囲は、入力用ト
ランジスタＭｌ、Ｍ２のしきい値電圧をｖＴｈとし、ト
ランジスタＭ１のドレイン電圧ヲｖいトランジスタＭ１
とＭ２の共通ソース電圧を■、とすると、トランジスタ
Ｍ１が飽和領域にあるという条件から同相入力電圧ＶＩ
Ｎの範囲は次のように表わされる。

Ｖ、十ＶＴ　＞　ＶＩＮ　＞　Ｖ８　＋ＶＴ　　　　　
　（１）トランジスタＭ１に流れる電流１！−１１、ト
ランジスタＭ１の素子定数をに、とじ、トランジスタＭ
５の素子定数をんとすると、トランジスタＭ３゜Ｍ５が
飽和領域にあるという条件から（１）式は次のように畳
も直せる（Ｖｌ）Ｄは正側電源電圧、ＶＢＢは負側電源
電圧ｓ　ＶＴＰは挑のしきい値電圧）。

Ｍｌの基板ソース間には電位差があるのでＶＩＮできる
。従って、（２）式よ＃）同相入力電圧の上限を電源電
圧ＶＤＤ　１でとることができるが、下限は−よシ最低
ｖＴｈは高くなる。

第４図の演算増幅回路のデバイスのＮチャネルとＰチャ
ネルを入れ替えた第５図の演算項Ｓ回路においては先程
とは逆に同相入力電圧範囲は負側電源電圧までとれるが
、正側電源電圧まではとれない。

しかしながら、演算増幅回路はスイッチド・キャパシタ
・フィルタやＡ／Ｄ変換器などアナログ回路の重要な構
成要素であシ、近年、符号・復号器などアナログ回路を
含んだシステムのＬＳＩ化が強く要望されておシ、一部
は実現している。ところがこれらのＬＳＩ化や、さらに
大規模なシステムの集積化を考えると、素子の微細化に
伴うトランジスタのラッチ・アップ耐性の観点から電源
。

電圧は低下せざるを得ない、それに伴ってアナログ回路
の同相入力電圧範囲も減少し、アナログ回路に対する要
求が厳しくなる。従って、同相入力電圧範囲がひろくと
れる演算増幅回路が望まれる。

同相入力電圧が負側電源電圧から正側電源電圧までとれ
ないという欠点を改良したものが第６図に示すものであ
る。

（文献：　Ｋ、Ｉｒ１ｅ　ｅｔ　ａｌ、　ＩＥＥＥ　Ｊ
、　８ｏ１ｉｄ−８ｔａｔｅＣｉｒｃｕｉｔ、　ｖｏｌ
、　５ｃ−１８，ＮＯ，２，ｐ−３３（１９８３）。

“Ａ　Ｓｉｎｇｌｅ　−Ｃｈｉｐ　ＡＤＭ　ＬＳＩ　　
Ｃｏｄｅｃつ。

この演算項Ｓ回路は、同相入力電圧がＶＤＤ　ｔで上昇
したときはトランジスタＭ１とＭ２をドライバー、トラ
ンジスタＭ３とＭ４とを負荷として動作し、同相入力電
圧がＶｓａまで下降したときは、トランジスタＭｌ’、
Ｍ２’をドライバー、トランジスタＭ３’、Ｍ４’を負
荷として動作する。従って、ＶＤＤから’／ｓｓｌで同
相人力を圧範囲をとることがで亀る。

しかし々がら、この演算増幅回路においては、次のよう
な欠点を苓する。

同相入力電圧がＶＤＤ　’！で上昇するとトランジスタ
Ｍｌ’、Ｍ２’がオフとなる。従りて、トランジスタＭ
ｌ、Ｍ２ｉ流ｎる電流はそれぞれトランジスタＭ３．Ｍ
４を通って供給される。従って、トランジスタＭ３を流
れる電流工３（ｖＩＮ＝ＶＤＤ）はトランジスｌ　Ｍ３
’　を流し；ｂ’ｆｊｊＬ流Ｉｎ’（ＶｘＮ＝Ｖｎｏ）
ヨＦ）大きい。

ｌ５（ＶＩＮ＝ＶＤＤ）　＞　ＩＳ’　（ＶｘＮ＝　Ｖ
ＤＤ）　　　　　　　（３）次に、同相入力電圧がＶＳ
Ｓまで下降するとトランジスタＭｌ、Ｍ２がオフとなり
、トランジスタＭｌ’、Ｍ２’を流れる電流はトランジ
スタＭ３′２Ｍ４′を通って供給されるので Ｌ（Ｖｎｉ＝Ｖｓｓ　）　＜　Ｉｓ’　（ＶｘＮ＝Ｖｓ
ｓ　）　　　　（４）（３）式と（４）式を比べるとわ
かるように、第６図に示す構成では、同相入力電圧がＶ
ＤＤの時と、ｖｓｓ。

時ではトランジスタＭ３あるいはＭ３’に流れる電流が
異なってくる。従りて、トランジスタＭ３とＭ３′の接
続点の電圧をｖ３とすると、　（３）、　（４）式から
ｖｌ　（ＶＩＮ−ＶＤＤ　）　＜Ｖｌ　（ｖＩＮ−ＶＢ
Ｂ　）　　　　　（５）とカる。それによシ、トランジ
スタＭ３のカレント・ミラーとなりているＭ４、トラン
ジスタＭ３’のカレント・ミラとなっているＭ４’につ
いても同様の事が言え、トランジスタＭ４とＭ４’との
接続点の電圧をｖ４とすると次のようになる。

Ｖ４（ＶＩＮ＝ＶＤＤ）　＜Ｖ４（ＶｚＮ＝Ｖｇｓ）　
　　　　　（６）出力段のトランジスタＭ６．Ｍ７はゲ
ートを■礁にバイアスされているのでｖ４の変動がその
まま出力動作点の変動にはね返シ、出力動作点が安定し
ない、即ち、第６図の演算増幅回路においては、同相入
力電圧範囲はＶＤＤからＶＢＢまでとれるが、出力動作
点が安定しないという欠点を有する。

本発明者は、第７図に示すような同相入力電圧範囲をＶ
ＤＤからｙｓｓまでとることができ、かつ出力動作点を
安定にした演算増幅回路を提案している。

この演算増幅回路は、従来の入力差動対の他に、入力端
子からンースーフォロアを通して信号が印加される差動
対を持つ。

同相入力電圧が下がってＶＢＢになった時はトランジス
タＭｌ、Ｍ２の入力差動対がカットオフとなるが、入力
端子１，２に加えられた信号はそれぞれソース・７才ロ
アＭ８１．Ｍ８２によりてレベルシフトされ、トランジ
スタＭ２１．Ｍ２２のゲートに印加される。ソース１１
７オロアでレベルシフトする電圧Δｖｓ、はトランジス
タＭａｌを流れる電流をｌ１ｉｌ、　　ソース・フォロ
アＭ８１の素子定数をに８１％　　Ｌ／きい値電圧をｖ
’ｒｐａとするとで与えられるので差動入力対の共通ソ
ースの電圧をＶ、とすると でおるようにＩｓ　、　、Ｋｓ、を決めてやれば、同相
入力電圧がＶＳＳまで下がっても差動増幅器として動作
する。

また、同相入力電圧が上が９、ソース・７才ロアＭＳ１
がオフとなった時には、トランジスタＭ１．Ｍ２の差動
対が動作することによ’）ＶＤｎｔで動作する。また、
同相入力電圧ｖｒｓがｖｒＮ＝ｖｓｓでトランジスタＭ
１．Ｍ２がオフの場合や、ＶＩＮが上昇してトランジス
タＭ１．Ｍ２が動作するようになった場合でも出力動作
点が安定でちる為には、トランジスタＭ３．Ｍ４のドレ
イン電圧が安定でなくてはならない。その為にはトラン
ジスタＭ３゜Ｍ４を流れる電流Ｉ、、Ｉ４が一定である
ことが必要十分条件である。第７図の演算増幅回路では
、トランジスタＭ８１０．ＭＳ２０のゲート電圧を変化
させることによりソース・フォロアＭＳＬおよびＭＳ２
を流れる電流工８１　＋　”８＠を変化させて、ＶＩＮ
がＶＢＢの時は（８）式を満たす電流工８１をソース・
フォロアＭ８１に流し、ｖＩＮが上昇した時には電流Ｉ
ｓ１を減少させ（７）式で与えられる電圧■８Ｉを小さ
くしてトランジスタＭ２１に流れる電流を減少させ、そ
の分をトランジスタＭ１に流してＭｌを動作させると共
にトランジスタＭ３を流れる電流を一定に保つ。それに
よって同相入力電圧がｖｓｓからＶＤＤまで変化しても
出力動作点を安定に保つことができる。

しかしながら、第７図の演算増幅回路においては、トラ
ンジスタＭ８１０およびＭａ２Ｏのゲート電圧を変化さ
せるためには端子７のバイアス電圧Ｖ、を変化させなく
てはならず、この１１では外部に電源電圧部子以外に電
圧端子を設けて同相入力電圧に応じてＶ、を変化させて
やる必要があり、システムの一部としてＬＳＩ化を考え
ると外部から電圧を変化させるということはＬＳＩ化に
適していない。

以上述べたように従来技術では、動作させるのに余分な
端子を設けて外部から電圧調整することなしに同相入力
電圧範囲がＶＤＤからＶＢ２までとれ、しかも出力動作
点が安定した演算増幅回路を得ることはできない、従っ
て、ＬＳＩ化に適した演算増幅回路を得ることはできな
いという問題がある。

（発明の目的） 本発明の目的は、従来の演算増幅回路と比べて余分な電
圧端子を設けることなく、ＬＳＩ化に適してお夛、同相
入力電圧範囲が正側電源電圧から負側電源重圧までとれ
、しかも出力動作点が安定した演算増幅回路を提供する
ことにある。

（発明の構成） 本発明の演算増幅回路は、ソースを共通に第１の定電流
源を介して第１の定電圧源に接続された第１とＭ２のＭ
ＩＳＦＥＴからなる第１のＭＩＳＦＥＴ差動対と、ソー
スを前記第１のＭＩＳＦＥＴ差動対のソースに共通に接
続され逆相入力端子に第１のソースフォロアを介してゲ
ートを接続されドレインを前記第１のＭＩＳＦＥＴのド
レインと共通に接続された第３のＭＩＳＦＥＴとソース
を前記第１のＭＩＳＦＥＴ差動対のソースに共通に接続
されゲートを篤２のソース・フォロアを介して正相入力
端子に接続されドレインを前記第２のＭ１８ＦＢ’ｌ’
のドレインに共通に接続された第４のＭＩＳＦＥ’Ｌ’
とからなる第２のＭＩＳＦＥＴ差動対と、前記第１と第
３のＭＩＳＦＥＴの共通なドレインにドレインとゲート
を共通に接続され第５のＭＩＳＦＥＴと、前記第２と第
４のＭＩＳＦＥＴの共通なドレインにドレインを接続さ
れゲートを前記第５のＭＩＳＰＥＴのゲートと共通に接
続されソースを前記第２の定電圧源に接続された第６の
ＭＩＳＦＥＴとから差動入力段が構成され、前記第２と
第４のＭＩ８１Ｉ’ＥＴ差動対の共通なドレインを前記
差動入力段の出力端子とし、出力利得段の入力端子が前
記差動入力段の出力端子に接続され、出力端子と前記出
力利得段の入力端子との間に周波数補償回路が接続され
た演算増幅回路において、前記第１のソース・フォロア
の負荷でもある第２の定電流源に並列に接続された第７
のＭＩＳＦＥＴのゲートと前記第２のソースフォロアの
負荷でもある第３の定電流源に並列に接続された第８の
ＭＩＳＦＥＴのゲートとが、正相と逆相の入力端子にそ
れぞれゲートが接続されソースが共通に第４の定電流源
を介して第２の定電圧源に接続された第３のＭＩＳＦＥ
Ｔ差動対の共通なソースに接続されていることを特徴と
して構成される。

（実施例） 次に、本発明の実施例について図面を用いて説明する。

第１図は本発明の第１の実施例の回路図である。

この第１の実施例の演算増幅回路は、各々のソースが第
１の定電流源Ｍ５を介して第１の定電圧源の端子５に共
通に接続された第１と第２のＭＯ８トランジスタＭｌ、
Ｍ２からなる第１のＭＯ８Ｆ’ＥＴ差動対と、ソースが
第１のＭＯＳＦＥＴ差動対のソースに共通に接続され逆
相入力端子ＩＫ第１のソースフォロアＭＳ１を介してゲ
ートが接続されドレインが第１のＭＯＳトランジスタＭ
１のドレインと共通に接続された第３のＭＯＳトランジ
スタＭ２１とソースが第１のＭＯＳＦＥＴ差動対のソー
スに共通に接続されゲートが第２のソース・フォロアＭ
８２を介して正相入力端子２に接続されドレインが第２
のＭＯＳトランジスタＭ２のドレインに共通に接続され
た第４のＭＯＳ）ランジスタＭ２２とからなる第２のＭ
ＯＳＦＥＴ差動対と、第１と第３のＭＯ８ト？ンジスタ
Ｍｌ、Ｍ３の共通なドレインにドレインとゲートが共通
に接続されソースが第２の定電圧源の端子４に接続され
た第５のＭＯＳトランジスタＭ３と、第２と第４のＭＯ
Ｓ）ランジスタの共通なドレインにドレインが接続され
ゲートが第５のＭＯＳトランジスタＭ３のゲートと共通
に接続されソースが第２の定電圧源の端子４に接続され
た第６のＭＯＳ）ランジスタＭ４とから差動入力段が構
成され、第２と第４のＭＯＳＦＥＴ差動対の共通なドレ
インが差動入力段の出力端子とし、ＭＯ８トランジスタ
Ｍ５゜Ｍ７．Ｍ８．Ｍ９から構成される出力利得段の入
力端子が差動入力段の出力端子に接続され、演算増幅回
路の出力端子３と出力利得段の入力端子との間にＭＯＢ
）ランジスタＭＲと容量Ｃｃとで構成される周波数補償
回路が接続された演算増幅回路において、第１のソース
・フォロアＭ゛８１の負荷でもある第２の定電流源Ｍ８
１０に並列に接続された第７のＭＣ８）ランジスタＭ８
１１のゲートと第２のソースフォロアＭ８２の負荷でも
ある第３の定電流源Ｍ８２０に並列に接続された第８の
ＭＯＢ）ランジスタＭ８２１のゲートとが正相入力端子
２と逆相入力端子１にそれぞれゲートが接続されソース
が共通に第４の定電流源ＭＣ３を介して第２の定電圧源
の端子４に接続されドレイ／がともに第１の定電圧源の
漏子５に接続された二つのＭＯ８トランジスタＭＣＩ、
ＭＣ２の共通なソースに接続されることによシ構成され
る。

本実施例の演算増幅回路が第７図の演算増幅回路と異な
る点は、第７図の演算増幅回路では、ソース・７才ロア
Ｍ８１．ＭＳ２の電流源としてそれぞれトランジスタＭ
ＳＩＯ，ＭＳ２０が接続され、同相入力電圧が変化して
もトランジスタＭＳＩＯ。

Ｍａ２Ｏのゲート電圧を外部から調整することによって
トランジスタＭａｌ、Ｍ８２に流れる電流を変化させて
ソース・フォロアでレベル・シフトする電位差を変化さ
せてＭｌ、Ｍ２の差動対あるいはＭ２１．Ｍ２２の差動
対の少なくとも一方を動作させるようにして、同相入力
電圧範囲としてＶＳＢからＶＤＤまでとれるようにした
ものであるのに対して、本実施例では、入力端子１，２
にゲートを接続されたＭＣＩ、ＭＣ２およびその定電流
源ＭＣ３と、ＭＣｔとＭＣ２の共通なソースの電位にゲ
ートをバイアスされ、それぞれＭａ２Ｏ。

Ｍａ２Ｏと並列に接続されたＭａｉｌ、ＭＢ２１とのＭ
Ｃ８ＦＥＴを加えることによって、同相入力電圧が変化
した時、自動的にソース・フォロアＭ８１．Ｍ８２に流
れる電流を変化させてＭｌ。

Ｍ２の差動対あるいはＭ２１．Ｍ２２の差動対のうち少
なくとも一方が動作するようにして同相入力電圧範囲が
ｖａ８からＶＤＤまでとれるようにしたものである。即
ち、従来技術では、同相入力電圧範囲をＶＳａからＶＤ
Ｄ　１でとるためには同相入力電圧の変化に合せて外部
から電圧調整の必要があったのに対して、本実施例では
、同相入力電圧がＶＢ２からＶＤＤまで変化しても外部
から何の調整の必要なしに動作する演算増幅回路を得る
ことができ、従ってＬＳＩ化に適した演算増幅回路を得
ることができる。

次に、トランジスタＭＣＩ、ＭＣ２，ＭＣ３の動作につ
いて説明する。

トランジスタＭＣＩのゲートは逆相入力端子１にＭＣ２
のゲートは正相入力端子２に接続されトランジスタＭＣ
Ｉ、ＭＣ２のソースは共通に接続されておシ、トランジ
スタＭＣ３が定電流源としてトランジスタＭＣＩ、ＭＣ
２に電流を供給するので、トランジスタＭＣｔ、ＭＣ２
の共通なソースにおける電位ｖｃは、入力端子に加わり
ている同相入力電圧ｖＩＮによって決定される。入力端
子２と１の間に差動入力が加わった時にはＶＣは変化し
ない。ｖｃはＰチャンネルＭＯ８ＦＥＴのしきい値電圧
をｖＴＰ、トランジスタＭＣＩを流れる電流をＩＣ１素
子定数を交とすると次のように表わされる。

トランジスタＭ８１１．Ｍ８２１のゲート・ソース間電
圧は−（ＶＤＤ　−Ｖｃ　）で与えられるのでＭａｉｌ
。

ＭＢ２１を流れる電流は、 で表わされるのでＶＩＮ”’ＶＳ８の時最大となり、Ｖ
ＸＮが上昇するとそれにつれ単調に減少するがα’ｒｙ
ｏ　Ｖｃ）がｌＶ？Ｐｌよシ小さくなるとトランジスタ
ＭＳｉｌ。

ＭＢ２１はオフとなる。従って、ソース・フォロアＭ８
１を流れる電流Ｉｓ寡は、Ｍａ２ＯとＭａｉｌを流れる
電流の和、ＭＳ２を流れる電流工８！はＭａ２ＯとＭＢ
２１を流れる電流の和であるから、ＶＺＮ＝Ｖ８Ｓの時
Ｉ８１　＃　”８Ｍは最大となｊ）　ＶＩＮが上昇する
につれて減少し、トランジスタＭＣＩ、ＭＣ２がオフと
なりた後はそれぞれトランジスタＭ８１０゜Ｍａ２Ｏを
流れる電流だけがトランジスタＭａｌ。

ＭＢ２を流れ最小となる。また、（従来技術とその問題
点）の項で説明したようにソース・フォ算アでレベル・
シフトされる電圧Δ■１の中には１鳩預１の項が含まれ
ておシ（（９式）、トランジスタＭａｌ。

Ｍ８２０基板をＶＳＳに接続しておけばＭＯＳＦＥＴの
基板効果のため１ＶＴＰ８１はＶＩＮ＝Ｖ８Ｓの時最大
となり％■！Ｎが上昇するにつれて減少する。従って、
Ｖ’ＩＮが上昇すると減少する。従りて、ソース・フォ
ロアでレベル・シフトされる量ムロ１はＶＩＮ−Ｖｇｌ
ｌで最大で、ＶＩＮが上昇するに従りて電流の減少に伴
なう分と基板効果による分とで者しくΔｖ８．は減少ス
ル。ＶＩＮ　カ（Ｖｎｎ−ＩＶＴＰＩ）　近＜　Ｋ＆ル
ト）　９ンジスタＭａｔ、ＭＳ２０ソース電圧Ｖ８１は
飽和してＶＤＤ近くになシ、さらに上昇してトランジス
ｆｉＭ８１　、　ＭＲ２カオｙ　トナ；ｂトＶｓｘ＝ｖ
ＤＤトｌ；ｂ。

入力差動対の共通なソース電圧ＶＢｔＬ　ＶＩＮの上昇
と共に上昇するが、坐１はＶＩＮの上昇と共に減少し、
トランジスタＭ５が定電流源として働いているので、ｖ
ｓの上昇の仕方はＶＩＮの上昇の仕方に比べてゆるやか
である。言い換えれば（Ｖｔ＊−Ｖｓ）はＭＩＮの上昇
と共に増大する。従りて、ＶＺＮが上昇し、Ｖ８１がＶ
ＤＤに飽和する前にトランジスタＭ１がオンになるよう
にトランジスタＭｌ、Ｍａｌ。

Ｍ２１の素子寸法を決めてやれば同相入力電圧がＶ８ｇ
からＶＤＤまで変化しても差動増幅回路として動作する
。

第２図は本発明の第２の実施例の回路図である。

この！２の実施例は、第１の実施例の演算増幅回路のＮ
チャネルとＰチャネルを入れ替えたもので、原理的には
第１の実施例と全く同じである。

第３図は本発明の第３の実施例の回路図でちる。

この第３の実施例は、周波数補償回路が第１の実施例の
演算増幅回路の周波数補償回路と異なっているだけで差
動入力段の動作、原理は第１の実施例の演算ｊ１ｗ幅回
路と同じである。

（発明の効果） 以上詳細に説明したように、本発明によれば、同相入力
電圧が負側電源電圧から正側電源電圧まで変化しても、
外部から電圧を変化させて調整することな（、ＬＳＩ化
に適した、同相人力電圧範囲が負側電源電圧から正側電
源電圧までとれ、出力動作点が安定した演算増幅回路が
得られる。それによりて、ＶＬＳＩ技術の進展に伴って
低下せざるを得ない電源電圧とともに減少する同相入力
電圧範囲を飛躍的に増大させることが可能となシ、外部
からの電圧調整の必要もないので、ＬＳＩ化に適した演
算増幅回１１１ｒを得ることができる。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明の第１．第２、第３
の実施例の回路図、第４図乃至第７図はそれぞれ従来の
演算増幅回路の第１乃至第４の例の回路図である。 ｌ・・・・・・逆相入力端子、２・・・・・・正相入力
端子、３・・・・・・出力端子、４・・・・・・正側電
源端子、５・・・・・・負側電源端子、６，７・・・・
・・定電圧バイアス点、Ｑ・・・・・・周波数補償容量
、ＭＩＮＭ２２．Ｍ０１〜ＭＣ３，ＭＲ。 ＭＲｌ、ＭＲ２，ＭＳ１〜ＭＳ２１゜ ！：逆柑入が端子　　　２：ｌＩ−お入か鳴子３：出ガ
奔１写　　　　４：工梗１ａ鴻子６：勇禎１電顔Ｊ−１
，７：運二電βシマイアｔくメヒｃｃ：肩戒赦柿種容童 芽　Ｉ　図 ／：逆粗入〃端了　　２：正相入か１１手３：出方痛斗
　　　４；正側電凍端手 ５　：　１１イ＊１１ｇＡ＠”’４　　　　　　　ｚ、
７−＊ｔｌｆＪＸイアスエＣｃ：飼媚量 半　２　回 Ｉ：舘ＵＷ入か６１１　　　２：ゴ］目入力）島１３：
まが端子　　　　４：正硬１電斥漏了ｊ：ｐｍ４ｔＥが
ト六弓手　　　　　　ｚ、７　ニー−１に７王ノＶイフ
′がＣｏ：肩鯛痢 棄　３　回 ！：逆相入〃喜副手　２：正刺入か負「テ３二出〃資的
１　　４；ゴＡ則電虎膚す壬５　：　貢イメリｔＪｔ４
＋　　　　ｌ　　：　Ｘ９’＜ｌ７ＸＡ亭　５　閏 １−迎囮８人７７立Ｇ了　　２：、］Ｉｌｌ入ガノ島了
３：出力爆子　　　４：丁便１電豫紫写５：貞側電ヲ象
掲＋　　　Ｚ、７：ノＶイア又ぐ・第　ｚＩ！Ｉ ｌ：逆相入力鳩壬　　Ｚ：正相入か端子３：出ｊｆＬ篇
子　　　４：ｆｌ−布り電沈蝙子５：貢使１電滑端子　
　Ｚ：定電ルノ冒７スゑ７：へＡアス寿、　　ｃｃ：肩
披叡捕橿Ｚ免＄　７　図 手続補正書（自発） ｅｌ、７．−１ 昭和　　年　　月　　日 特許庁長官殿　　　　　　　　　　回 １、事件の表示　　昭和６０年　　特許願　第０７１４
１９号２、発明の名称 演算増幅回路 ３、補正をする者 事件との関係　　　　　　　出願人 東京都港区芝五丁目３３番１号 （４２３）　　日本電気株式会社 代表者　関本忠弘 ４、代理人 ５、補正の対象 図面 ６、補正の内容 （１）本願添付図面の第２図を別紙図面のように補正す
る。 （２）本願添付図面の第６図を別紙図面のように補正す
第２図 １：逆相入力端子　　　　　　２：正相入力端子３：出
力端子　　　　　　　　４：正側電源端子５：負側電源
端子　　　　６，７：定電圧ノ（イアス点ＣＣ：周波数
補償容量 第６図

Claims (1)

【特許請求の範囲】
1. 各々のソースが第１の定電流源を介して第１の定電圧源
   に共通に接続された第１と第２のＭＩＳＦＥＴからなる
   第１のＭＩＳＦＥＴ差動対と、ソースが前記第１のＭＩ
   ＳＦＥＴ差動対ソースに共通に接続され逆相入力端子に
   第１のソースフォロアを介してゲートが接続されドレイ
   ンが前記第１のＭＩＳＦＥＴのドレインと共通に接続さ
   れた第３のＭＩＳＦＥＴとソースが前記第１のＭＩＳＦ
   ＥＴ差動対のソースに共通に接続されゲートが第２のソ
   ース・フォロアを介して正相入力端子に接続されドレイ
   ンが前記第２のＭＩＳＦＥＴのドレインに共通に接続さ
   れた第４のＭＩＳＦＥＴとからなる第２のＭＩＳＦＥＴ
   差動対と、前記第１と第３のＭＩＳＦＥＴの共通なドレ
   インにドレインとゲートが共通に接続されソースが第２
   の定電圧源に接続された第５のＭＩＳＦＥＴと、前記第
   ２と第４のＭＩＳＦＥＴの共通なドレインにドレインが
   接続されゲートが前記第５のＭＩＳＦＥＴのゲートと共
   通に接続されソースが前記第２の定電圧源に接続された
   第６のＭＩＳＦＥＴとから差動入力段が構成され、前記
   第２と第４のＭＩＳＦＥＴ差動対の共通なドレインが前
   記差動入力段の出力端子とし、出力利得段の入力端子が
   前記差動入力段の前記出力端子に接続され、演算増幅回
   路の出力端子と前記出力利得段の入力端子との間に周波
   数補償回路が接続された演算増幅回路において、前記第
   １のソース・フォロアの負荷でもある第２の定電流源に
   並列に接続された第７のＭＩＳＦＥＴのゲートと前記第
   ２のソース・フォロアの負荷でもある第３の定電流源に
   並列に接続された第８のＭＩＳＦＥＴのゲートとが、正
   相と逆相の入力端子にそれぞれゲートが接続されソース
   が共通に第４の定電流源を介して前記第２の定電圧源に
   接続されドレインがともに前記第１の定電圧源に接続さ
   れた二つのＭＩＳＦＥＴの共通なソースに接続されてい
   ることを特徴とする演算増幅回路。