JP2020013198A - ボルテージレギュレータ及びボルテージレギュレータの制御方法 - Google Patents
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Abstract
【課題】地絡等で出力端子の電圧が低下した際、ボルテージレギュレータの差動増幅回路の入力トランジスタ（以下、Ｔｒ）間の閾値電圧の変動量の差分を低減し、出力電圧に発生するオフセットを抑制するボルテージレギュレータを提供する。【解決手段】本発明は、出力端子が地絡した際、出力電圧を制御する差動増幅回路のＰＭＯＳＴｒの第１・第２入力Ｔｒのゲート（Ｇ）・ソース（Ｓ）間電圧を制御し、差動増幅回路を駆動する電流源と、電流源の電流源出力端子にテイル接続点（Ｔ）を介してＳが接続され、Ｇに基準電圧が入力された第１入力Ｔｒと、ＴにＳが接続され、出力端子にＧが接続された第２入力Ｔｒと、Ｔと第１入力ＴｒのＧの間に介挿され、Ｇ電圧に対応してＴ電圧を制御する第１電圧制御部と、第１入力ＴｒのＧ、接地点と第２入力ＴｒのＧの間に介挿され、第２入力ＴｒのＧ電圧に対応し、第１入力ＴｒのＧ電圧を制御する第２電圧制御部とを備える。【選択図】図１
Description
本発明は、ボルテージレギュレータ及びボルテージレギュレータの制御方法に関する。
ボルテージレギュレータは、負荷変動などによって出力電流が変化した場合にも、一定電圧を安定して出力端子から供給する。
しかし、負荷変動が大きく変化して出力端子に過大なオーバーシュート電圧が発生した場合、または出力端子が電源端子に天絡した場合などには、出力端子と接続されたボルテージレギュレータにおける差動増幅回路の入力トランジスタのゲート電圧が上昇し、入力トランジスタのゲートが破壊されることを防止する必要がある。
そのため、ボルテージレギュレータには、出力端子がオーバーシュートまたは天絡が発生しても、入力トランジスタのゲート電圧の過大な上昇を抑制し、入力トランジスタのゲートの破壊を抑制する回路構成がある（例えば、特許文献１参照）。
しかし、負荷変動が大きく変化して出力端子に過大なオーバーシュート電圧が発生した場合、または出力端子が電源端子に天絡した場合などには、出力端子と接続されたボルテージレギュレータにおける差動増幅回路の入力トランジスタのゲート電圧が上昇し、入力トランジスタのゲートが破壊されることを防止する必要がある。
そのため、ボルテージレギュレータには、出力端子がオーバーシュートまたは天絡が発生しても、入力トランジスタのゲート電圧の過大な上昇を抑制し、入力トランジスタのゲートの破壊を抑制する回路構成がある（例えば、特許文献１参照）。
上述した特許文献１は、図９に示すように、差動増幅回路におけるＰＭＯＳトランジスタである入力トランジスタ１１１のゲートとソースとの間にダイオード１２１が接続されている。このダイオード１２１により、出力端子１２０がオーバーシュートした際、出力端子１２０から抵抗１１６、ダイオード１２１、他方の入力トランジスタ１０９、及びＰＭＯＳトランジスタ１０８を介して、ボルテージレギュレータのグランドに電流が流れる。この結果、ゲート電圧は接続点Ｐ１の電圧に対してダイオード１２１の順方向電圧分の電圧差に抑制され、入力トランジスタ１１１のゲート電圧を抑制することができる。
上述したように、引用文献１のボルテージレギュレータにおいては、出力端子１２０のオーバーシュートによる、入力トランジスタ１１１のゲートの破壊を抑制することができる。
しかしながら、引用文献１のボルテージレギュレータにおいては、出力端子１２０が地絡などにより電圧が低下した場合、差動増幅回路１５１における入力トランジスタ１１１及び１０９の各々に対して、異なるＢＴＩ（Bias Temperature Instability）の影響を与え、出力端子１２０の出力電圧にオフセットを発生させる。
しかしながら、引用文献１のボルテージレギュレータにおいては、出力端子１２０が地絡などにより電圧が低下した場合、差動増幅回路１５１における入力トランジスタ１１１及び１０９の各々に対して、異なるＢＴＩ（Bias Temperature Instability）の影響を与え、出力端子１２０の出力電圧にオフセットを発生させる。
以下、図９を用いて、出力端子１２０の電圧が低下した場合における出力電圧のオフセットの発生について説明する。入力トランジスタ１０９は、ゲートに定電圧源１１０から基準電圧ＶＲＥＦが印加されている。
出力端子１２０の電圧が低下することにより、差動増幅回路１５１の入力トランジスタ１１１のゲート電圧ＶＦＢがグランド電圧近傍まで低下する。
このため、入力トランジスタ１１１のゲート電圧が、入力トランジスタ１０９のゲートに印加されている基準電圧ＶＲＥＦより大幅に低下し、ＰＭＯＳトランジスタ１０５のドレイン電流（ＴＡＩＬ電流）が入力トランジスタ１１１にほぼ全てが流れ込む。
出力端子１２０の電圧が低下することにより、差動増幅回路１５１の入力トランジスタ１１１のゲート電圧ＶＦＢがグランド電圧近傍まで低下する。
このため、入力トランジスタ１１１のゲート電圧が、入力トランジスタ１０９のゲートに印加されている基準電圧ＶＲＥＦより大幅に低下し、ＰＭＯＳトランジスタ１０５のドレイン電流（ＴＡＩＬ電流）が入力トランジスタ１１１にほぼ全てが流れ込む。
上述した場合における入力トランジスタ１１１及び１０９の各々のゲート・ソース間電圧は、以下に示すように、それぞれＶｇｓ（１１１）、Ｖｇｓ（１０９）となる。
Ｖｇｓ（１１１）≒Ｖｔｈ（１１１）
Ｖｇｓ（１０９）＝ＶＲＥＦ−｜Ｖｇｓ（１１１）｜
Ｖｇｓ（１１１）≒Ｖｔｈ（１１１）
Ｖｇｓ（１０９）＝ＶＲＥＦ−｜Ｖｇｓ（１１１）｜
このため、入力トランジスタ１０９は、ＰＢＴＩ（Positive Bias Temperature Instability）の影響を受ける。
一方、入力トランジスタ１１１は、ＮＢＴＩ（Negative Bias Temperature Instability）の影響を受ける。
一方、入力トランジスタ１１１は、ＮＢＴＩ（Negative Bias Temperature Instability）の影響を受ける。
出力端子１２０の電圧の低下が長時間にわたって継続した場合、ＰＢＴＩの影響による入力トランジスタ１０９の閾値電圧の変動と、ＮＢＴＩの影響による入力トランジスタ１１１の閾値電圧の変動とにおける変動量とが異なる。ここで、入力トランジスタ１１１は、ゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１１１）が閾値電圧程度であるため、ＮＢＴＩによる閾値電圧の変動に対する影響が少ない。
このため、製造時において、入力トランジスタ１１１及び１０９の各々の閾値電圧が同一であったが、上述した閾値電圧の変動量がそれぞれ異なるため、結果的に閾値電圧が異なった電圧となる。
これにより、この閾値電圧の非平衡に起因して、差動増幅回路において基準電圧ＶＲＥＦと出力電圧ＶＯＵＴとの差動増幅が正常に行われなくなり、閾値電圧の電圧差に応じて出力電圧にオフセットが生じ、基準電圧に対応した出力電圧が得られない問題が生じる。
これにより、この閾値電圧の非平衡に起因して、差動増幅回路において基準電圧ＶＲＥＦと出力電圧ＶＯＵＴとの差動増幅が正常に行われなくなり、閾値電圧の電圧差に応じて出力電圧にオフセットが生じ、基準電圧に対応した出力電圧が得られない問題が生じる。
本発明は、このような事情に鑑みてなされたもので、地絡などにより出力端子の電圧が低下した際に、ボルテージレギュレータの差動増幅回路の入力トランジスタの各々の閾値電圧の変動量の差分を低減し、出力電圧におけるオフセットの発生を抑制することができるボルテージレギュレータ及びボルテージレギュレータの制御方法を提供することを目的とする。
本発明のボルテージレギュレータは、所定の出力電圧を出力する出力端子が地絡した際、当該出力電圧の制御を行う差動増幅回路におけるＰＭＯＳトランジスタである第１入力トランジスタと第２入力トランジスタとの各々のゲート・ソース間電圧を制御するボルテージレギュレータであり、前記差動増幅回路を駆動する電流源と、前記電流源の電流源出力端子にテイル接続点を介してソースが接続され、ゲートに基準電圧が入力された前記第１入力トランジスタと、前記テイル接続点にソースが接続され、前記出力端子にゲートが接続された前記第２入力トランジスタと、前記テイル接続点と前記第１入力トランジスタのゲートとの間に介挿され、当該ゲートの電圧に対応して、前記テイル接続点の電圧を制御する第１電圧制御部と、前記第１入力トランジスタのゲートと接地点との間に介挿され、前記第２入力トランジスタのゲートの電圧に対応して、前記第１入力トランジスタのゲートの電圧を制御する第２電圧制御部と
を備えることを特徴とする。
を備えることを特徴とする。
本発明のボルテージレギュレータの制御方法は、差動増幅回路を駆動する電流源と、前記電流源の電流源出力端子にテイル接続点を介してソースが接続され、ゲートに基準電圧が入力されたＰＭＯＳトランジスタである第１入力トランジスタと、前記テイル接続点にソースが接続され、出力端子にゲートが接続されたＰＭＯＳトランジスタである第２入力トランジスタとを備えるボルテージレギュレータにおいて、所定の出力電圧を出力する出力端子が地絡した際、当該出力電圧の制御を行う差動増幅回路における前記第１入力トランジスタと前記第２入力トランジスタとの各々のソース・ゲート間電圧を制御するボルテージレギュレータの制御方法であり、前記テイル接続点と前記第１入力トランジスタのゲートとの間に介挿された第１電圧制御部により、当該ゲートの電圧に対応して前記テイル接続点の電圧を制御する過程と、前記第１入力トランジスタのゲートと接地点との間に介挿された第２電圧制御部により、前記第２入力トランジスタのゲートの電圧に対応して前記第１入力トランジスタのゲートの電圧を制御する過程とを含むことを特徴とする。
この発明によれば、地絡などにより出力端子の電圧が低下した際に、ボルテージレギュレータの差動増幅回路の入力トランジスタの各々の閾値電圧の変動の変動量の差分を低減し、出力電圧におけるオフセットの発生を抑制することができるボルテージレギュレータ及びボルテージレギュレータの制御方法を提供することができる。
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図１の回路において、ボルテージレギュレータ１は、差動増幅回路３、ＰＭＯＳトランジスタ３４、入力トランジスタゲート・ソース間電圧制限回路（第１電圧制御部）２０１、入力電流制限回路２０２、２０４及び入力差動対ゲート間電圧制限回路（第２電圧制御部）２０６の各々を備えている。
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図１の回路において、ボルテージレギュレータ１は、差動増幅回路３、ＰＭＯＳトランジスタ３４、入力トランジスタゲート・ソース間電圧制限回路（第１電圧制御部）２０１、入力電流制限回路２０２、２０４及び入力差動対ゲート間電圧制限回路（第２電圧制御部）２０６の各々を備えている。
入力トランジスタゲート・ソース間電圧制限回路２０１は、テイル（ＴＡＩＬ）接続点Ｐ１とＰＭＯＳトランジスタ１０３のゲートとの間に介挿されている。入力トランジスタゲート・ソース間電圧制限回路２０１は、出力端子ＴＶＯＵＴが地絡した際、テイル接続点Ｐ１と、ＰＭＯＳトランジスタ１０３のゲートとの電圧差が所定の電圧（絶対値）以下となるように制御する。
入力差動対ゲート間電圧制限回路２０６は、ＰＭＯＳトランジスタ１０３のゲートと接地点との間に介挿されている。入力差動対ゲート間電圧制限回路２０６は、出力端子ＴＶＯＵＴが地絡した際、ＰＭＯＳトランジスタ１０３及び１０４の各々のゲートの電圧差が所定の電圧以下となるように、接続点ＩＮＰの電圧ＶＩＮＰを制御する。ＰＭＯＳトランジスタ１０３及び１０４の各々は、差動増幅回路３における入力トランジスタである。
入力差動対ゲート間電圧制限回路２０６は、ＰＭＯＳトランジスタ１０３のゲートと接地点との間に介挿されている。入力差動対ゲート間電圧制限回路２０６は、出力端子ＴＶＯＵＴが地絡した際、ＰＭＯＳトランジスタ１０３及び１０４の各々のゲートの電圧差が所定の電圧以下となるように、接続点ＩＮＰの電圧ＶＩＮＰを制御する。ＰＭＯＳトランジスタ１０３及び１０４の各々は、差動増幅回路３における入力トランジスタである。
差動増幅回路３は、差動入力回路３０、カレントミラー回路３１、抵抗３２及びＮＭＯＳトランジスタ３３の各々を備えている。
差動入力回路３０は、ＰＭＯＳトランジスタ１０２、１０３及び１０４の各々を備えている。
カレントミラー回路３１は、カスコード接続のカレントミラー回路であり、ＰＭＯＳトランジスタ３１１及び３１２の各々と、ＮＭＯＳトランジスタ３１３、３１４、３１５及び３１６の各々とを備えている。
差動入力回路３０は、ＰＭＯＳトランジスタ１０２、１０３及び１０４の各々を備えている。
カレントミラー回路３１は、カスコード接続のカレントミラー回路であり、ＰＭＯＳトランジスタ３１１及び３１２の各々と、ＮＭＯＳトランジスタ３１３、３１４、３１５及び３１６の各々とを備えている。
ＰＭＯＳトランジスタ１０２は、電流源を構成しており、ソースが電源に接続され、ゲートにバイアス電圧Ｖ０１が印加され、ドレインがテイル接続点Ｐ１に接続されている。
ＰＭＯＳトランジスタ１０４は、ソース及びバックゲートがテイル接続点Ｐ１に接続され、ゲートが入力電流制限回路２０４の出力端子と接続点ＩＮＭで接続されている。
ＰＭＯＳトランジスタ１０３は、ソース及びバックゲートがテイル接続点Ｐ１に接続され、ゲートが入力電流制限回路２０２の出力端子と接続点ＩＮＰで接続されている。
ＰＭＯＳトランジスタ１０４は、ソース及びバックゲートがテイル接続点Ｐ１に接続され、ゲートが入力電流制限回路２０４の出力端子と接続点ＩＮＭで接続されている。
ＰＭＯＳトランジスタ１０３は、ソース及びバックゲートがテイル接続点Ｐ１に接続され、ゲートが入力電流制限回路２０２の出力端子と接続点ＩＮＰで接続されている。
入力電流制限回路２０２は、入力端子が端子ＴＶＲＥＦに接続され、当該入力端子に対して基準電圧ＶＲＥＦが供給される。
入力電流制限回路２０４は、入力端子が出力端子ＴＶＯＵＴに接続され、当該入力端子に対して出力電圧ＶＯＵＴが供給される。
入力電流制限回路２０４は、入力端子が出力端子ＴＶＯＵＴに接続され、当該入力端子に対して出力電圧ＶＯＵＴが供給される。
また、カレントミラー回路３１において、ＮＭＯＳトランジスタ３１３のソースとＮＭＯＳトランジスタ３１５のドレインとの接続点Ｐ２が、ＰＭＯＳトランジスタ１０４のドレインと接続されている。
同様に、ＮＭＯＳトランジスタ３１４のソースとＮＭＯＳトランジスタ３１６のドレインとの接続点Ｐ３が、ＰＭＯＳトランジスタ１０３のドレインと接続されている。
ＮＭＯＳトランジスタ３１３及び３１４の各々のゲートにはバイアス電圧Ｖ０２が印加され、ＮＭＯＳトランジスタ３１５及び３１６の各々のゲートにはバイアス電圧Ｖ０３が印加されている。
同様に、ＮＭＯＳトランジスタ３１４のソースとＮＭＯＳトランジスタ３１６のドレインとの接続点Ｐ３が、ＰＭＯＳトランジスタ１０３のドレインと接続されている。
ＮＭＯＳトランジスタ３１３及び３１４の各々のゲートにはバイアス電圧Ｖ０２が印加され、ＮＭＯＳトランジスタ３１５及び３１６の各々のゲートにはバイアス電圧Ｖ０３が印加されている。
上記構成により、接続点Ｐ２及びＰ３の各々に、ＰＭＯＳトランジスタ１０３、１０４それぞれから差動電流が供給される。そして、その差動電流に対応して、ＰＭＯＳトランジスタ３１２のドレインと、ＮＭＯＳトランジスタ３１４のドレインとの接続点Ｐ４の差動電圧が制御される。接続点Ｐ４の差動電圧がＮＭＯＳトランジスタ３３のゲートに供給され、抵抗３２とＮＭＯＳトランジスタ３３のドレインとの接続点Ｐ５に増幅電圧が生成される。ＰＭＯＳトランジスタ３４は、ゲートに接続点Ｐ５の増幅電圧が供給され、増幅電圧に対応した出力電圧ＶＯＵＴを出力端子ＴＶＯＵＴから出力する。
図２は、入力トランジスタゲート・ソース間電圧制限回路２０１の具体例を示す回路図である。
図２（ａ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０１が、ダイオード２０１１及びＰＭＯＳトランジスタ２０１２の各々を備えている。ダイオード２０１１は、カソードが図１におけるテイル接続点Ｐ１に接続されている。ＰＭＯＳトランジスタ２０１２は、ドレインがダイオード２０１１のアノードに接続され、ゲートがテイル接続点Ｐ１に接続され、ソース及びバックゲートの各々が接続点ＩＮＰに接続されている。
図２（ａ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０１が、ダイオード２０１１及びＰＭＯＳトランジスタ２０１２の各々を備えている。ダイオード２０１１は、カソードが図１におけるテイル接続点Ｐ１に接続されている。ＰＭＯＳトランジスタ２０１２は、ドレインがダイオード２０１１のアノードに接続され、ゲートがテイル接続点Ｐ１に接続され、ソース及びバックゲートの各々が接続点ＩＮＰに接続されている。
図２（ｂ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０１が、ダイオード２０１３及びＰＭＯＳトランジスタ２０１４の各々を備えている。ダイオード２０１３は、カソードが図１におけるテイル接続点Ｐ１に接続されている。ＰＭＯＳトランジスタ２０１４は、ドレイン及びゲートの各々がダイオード２０１３のアノードに接続され、ソース及びバックゲートが接続点ＩＮＰに接続されている。
図３は、入力電流制限回路２０２及び２０４の各々の具体例を示す回路図である。入力電流制限回路２０２及び２０４の各々は構成が同様であり、入力電流制限回路２０２を用いて構成を説明する。
入力電流制限回路２０２は、ディプレッション型のＰＭＯＳトランジスタ２０２１を備えている。ＰＭＯＳトランジスタ２０２１は、ソース、ゲート及びバックゲートの各々が図１における端子ＴＶＲＥＦ（ＴＶＯＵＴ）に接続され、ドレインが接続点ＩＮＰ（ＩＮＭ）に接続されている。上記（ ）内は、入力電流制限回路２０４の場合の接続を示す。
入力電流制限回路２０２は、ディプレッション型のＰＭＯＳトランジスタ２０２１を備えている。ＰＭＯＳトランジスタ２０２１は、ソース、ゲート及びバックゲートの各々が図１における端子ＴＶＲＥＦ（ＴＶＯＵＴ）に接続され、ドレインが接続点ＩＮＰ（ＩＮＭ）に接続されている。上記（ ）内は、入力電流制限回路２０４の場合の接続を示す。
図４は、入力差動対ゲート間電圧制限回路２０６の具体例を示す回路図である。
図４（ａ）の具体例においては、入力差動対ゲート間電圧制限回路２０６が、ＰＭＯＳトランジスタ２０６１を備えている。ＰＭＯＳトランジスタ２０６１は、ソース及びバックゲートの各々が図１における接続点ＩＮＰに接続され、ゲートが接続点ＩＮＭに接続され、ドレインが接地点に接続されている。
図４（ａ）の具体例においては、入力差動対ゲート間電圧制限回路２０６が、ＰＭＯＳトランジスタ２０６１を備えている。ＰＭＯＳトランジスタ２０６１は、ソース及びバックゲートの各々が図１における接続点ＩＮＰに接続され、ゲートが接続点ＩＮＭに接続され、ドレインが接地点に接続されている。
図４（ｂ）の具体例においては、入力差動対ゲート間電圧制限回路２０６が、ＰＭＯＳトランジスタ２０６２及び２０６３の各々を備えている。ＰＭＯＳトランジスタ２０６２及び２０６３の各々は、閾値電圧Ｖｔｈが同様に形成されている。ＰＭＯＳトランジスタ２０６２は、ソース及びバックゲートの各々が図１における接続点ＩＮＰに接続され、ゲート及びドレインがＰＭＯＳトランジスタ２０６３のソースに接続されている。ＰＭＯＳトランジスタ２０６３は、ゲートが図１における接続点ＩＮＭに接続され、ドレインが接地点に接続されている。
以下、入力トランジスタゲート・ソース間電圧制限回路２０１及び入力差動対ゲート間電圧制限回路２０６の各々の動作を、出力端子ＴＶＯＵＴが地絡して、出力端子ＴＶＯＵＴの電圧（出力電圧ＶＯＵＴ）がグランド電圧近傍まで低下した状態において説明する。また、入力トランジスタゲート・ソース間電圧制限回路２０１には図２（ａ）の回路、入力差動対ゲート間電圧制限回路２０６には図４（ｂ）の回路を用いて説明する。
出力端子ＴＶＯＵＴが地絡することにより、出力端子ＴＶＯＵＴの電圧の低下に追従して接続点ＩＮＭの電圧ＶＩＮＭが低下する。
このため、ＰＭＯＳトランジスタ１０４のゲートに印加される電圧も低下する。
一方、入力差動対ゲート間電圧制限回路２０６により、接続点ＩＮＰの電圧ＶＩＮＰがＰＭＯＳトランジスタ２０６２及び２０６３の各々の閾値電圧Ｖｔｈの合計分でクランプされる。
このため、ＰＭＯＳトランジスタ１０４のゲートに印加される電圧も低下する。
一方、入力差動対ゲート間電圧制限回路２０６により、接続点ＩＮＰの電圧ＶＩＮＰがＰＭＯＳトランジスタ２０６２及び２０６３の各々の閾値電圧Ｖｔｈの合計分でクランプされる。
すなわち、接続点ＩＮＰの電圧ＶＩＮＰは、入力差動対ゲート間電圧制限回路２０６により、ＶＯＵＴ＋２×Ｖｔｈの電圧でクランプされる。
ここで、入力差動対ゲート間電圧制限回路２０６には、接続点ＩＮＰをクランプするためのクランプ電流が流れるが、入力電流制限回路２０２によりクランプ電流が所定の電流値で制限される。
ここで、入力差動対ゲート間電圧制限回路２０６には、接続点ＩＮＰをクランプするためのクランプ電流が流れるが、入力電流制限回路２０２によりクランプ電流が所定の電流値で制限される。
また、接続点ＩＮＭの電圧ＶＩＮＭが低下することにより、ＰＭＯＳトランジスタ１０４のゲートに印加される電圧がグランド電圧近傍となることで、ＰＭＯＳトランジスタ１０４に電流が流れる。
このため、テイル接続点Ｐ１の電圧が低下するが、入力トランジスタゲート・ソース間電圧制限回路２０１により、テイル接続点Ｐ１の電圧が所定の電圧でクランプされる。
すなわち、テイル接続点Ｐ１の電圧が接続点ＩＮＰの電圧ＶＩＮＰより低くなった場合、ＰＭＯＳトランジスタ２０１２がオン状態となり、接続点ＩＮＰからテイル接続点Ｐ１にクランプ電流が流れ、テイル接続点Ｐ１が電圧ＶＩＮＰ−閾値電圧Ｖｔｈ（２０１２）の電圧によりクランプされる。
このため、テイル接続点Ｐ１の電圧が低下するが、入力トランジスタゲート・ソース間電圧制限回路２０１により、テイル接続点Ｐ１の電圧が所定の電圧でクランプされる。
すなわち、テイル接続点Ｐ１の電圧が接続点ＩＮＰの電圧ＶＩＮＰより低くなった場合、ＰＭＯＳトランジスタ２０１２がオン状態となり、接続点ＩＮＰからテイル接続点Ｐ１にクランプ電流が流れ、テイル接続点Ｐ１が電圧ＶＩＮＰ−閾値電圧Ｖｔｈ（２０１２）の電圧によりクランプされる。
上述したテイル接続点Ｐ１及び接続点ＩＮＰの各々の電圧のクランプされた際の、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれを出力電圧ＶＯＵＴを基準として以下に示す。
ここで、ＰＭＯＳトランジスタ１０３及び１０４の各々と、ＰＭＯＳトランジスタ２０１２、２０６２及び２０６３の各々とは、閾値電圧が同様に形成されているため、それぞれの閾値電圧を単にＶｔｈと示す。
ここで、ＰＭＯＳトランジスタ１０３及び１０４の各々と、ＰＭＯＳトランジスタ２０１２、２０６２及び２０６３の各々とは、閾値電圧が同様に形成されているため、それぞれの閾値電圧を単にＶｔｈと示す。
ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）は、接続点ＩＮＰの電圧ＶＩＮＰからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０３）＝（ＶＯＵＴ＋２×Ｖｔｈ）−（ＶＯＵＴ＋２×Ｖｔｈ−Ｖｔｈ）＝Ｖｔｈ
同様に、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）は、接続点ＩＮＭの電圧ＶＩＮＭからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０４）＝（ＶＯＵＴ）−（ＶＯＵＴ＋２×Ｖｔｈ−Ｖｔｈ）＝−Ｖｔｈ
Ｖｇｓ（１０３）＝（ＶＯＵＴ＋２×Ｖｔｈ）−（ＶＯＵＴ＋２×Ｖｔｈ−Ｖｔｈ）＝Ｖｔｈ
同様に、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）は、接続点ＩＮＭの電圧ＶＩＮＭからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０４）＝（ＶＯＵＴ）−（ＶＯＵＴ＋２×Ｖｔｈ−Ｖｔｈ）＝−Ｖｔｈ
上記計算により、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）が電圧Ｖｔｈとなり、ＰＭＯＳトランジスタ１０３に対してＰＢＴＩの影響を与える。一方、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）が電圧−Ｖｔｈとなり、ＰＭＯＳトランジスタ１０４に対してＮＢＴＩの影響を与える。
しかしながら、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々は、それぞれ絶対値として閾値電圧内に抑制されている。
しかしながら、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々は、それぞれ絶対値として閾値電圧内に抑制されている。
このため、本実施形態によれば、入力トランジスタゲート・ソース間電圧制限回路２０１及び入力差動対ゲート間電圧制限回路２０６の各々のクランプ動作により、従来に比較して、出力端子ＴＶＯＵＴに地絡によるＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々の差が低減される。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３及び１０４の各々に対するＮＢＴＩ、ＰＢＴＩそれぞれによる影響の非平衡が大幅に改善され、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差が低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットを抑制することができる。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３及び１０４の各々に対するＮＢＴＩ、ＰＢＴＩそれぞれによる影響の非平衡が大幅に改善され、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差が低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットを抑制することができる。
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図５の回路において、ボルテージレギュレータ１Ａは、構成が同様のため、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図１の第１の実施形態と異なる構成及び動作について説明する。
以下、図面を参照して、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図５の回路において、ボルテージレギュレータ１Ａは、構成が同様のため、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図１の第１の実施形態と異なる構成及び動作について説明する。
第１の実施形態と異なる構成は、差動入力回路３０ＡにＮＢＴＩ抑制回路２０が新たに備えられたことである。ＮＢＴＩ抑制回路２０は、出力端子ＴＶＯＵＴが地絡した際、第１の実施形態に比較してＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）の絶対値をより低くし、ＰＭＯＳトランジスタ１０４に対するＮＢＴＩの影響を、第１の実施形態に対して低減させる。すなわち、出力端子ＴＶＯＵＴが地絡した際、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）とＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）との差をより小さくする。
ＮＢＴＩ抑制回路２０は、抵抗２１０及び入力トランジスタゲート・ソース間電圧制限回路２０８の各々を備えている。入力トランジスタゲート・ソース間電圧制限回路２０８は、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）を、ＰＭＯＳトランジスタ１０４のＶｔｈ未満とする機能を有する。
抵抗２１０は、テイル接続点Ｐ１とＰＭＯＳトランジスタ１０４のソースとの間に介挿されている。
入力トランジスタゲート・ソース間電圧制限回路２０８は、抵抗２１０及びＰＭＯＳトランジスタ１０４の接続点Ｐ６と接地点との間に介挿されている。
抵抗２１０は、テイル接続点Ｐ１とＰＭＯＳトランジスタ１０４のソースとの間に介挿されている。
入力トランジスタゲート・ソース間電圧制限回路２０８は、抵抗２１０及びＰＭＯＳトランジスタ１０４の接続点Ｐ６と接地点との間に介挿されている。
図６は、入力トランジスタゲート・ソース間電圧制限回路２０８の具体例を示す回路図である。
図６（ａ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０８が、ＰＭＯＳトランジスタ２０８１を備えている。ＰＭＯＳトランジスタ２０８１は、ソース及びバックゲートが図５における接続点Ｐ６に接続され、ゲートが接続点ＩＮＭに接続され、ドレインが接地点に接続されている。ここで、閾値電圧Ｖｔｈ（２０８１）＜閾値電圧Ｖｔｈ（１０４）として、ＰＭＯＳトランジスタ２０８１が形成されている。
図６（ａ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０８が、ＰＭＯＳトランジスタ２０８１を備えている。ＰＭＯＳトランジスタ２０８１は、ソース及びバックゲートが図５における接続点Ｐ６に接続され、ゲートが接続点ＩＮＭに接続され、ドレインが接地点に接続されている。ここで、閾値電圧Ｖｔｈ（２０８１）＜閾値電圧Ｖｔｈ（１０４）として、ＰＭＯＳトランジスタ２０８１が形成されている。
図６（ｂ）の具体例においては、入力トランジスタゲート・ソース間電圧制限回路２０８が、ＰＭＯＳトランジスタ２０８２及び２０８３の各々を備えている。ＰＭＯＳトランジスタ２０８２は、ソース及びバックゲートの各々が図５における接続点Ｐ６に接続され、ゲート及びドレインの各々がＰＭＯＳトランジスタ２０８３のソースに接続されている。ＰＭＯＳトランジスタ２０８３は、バックゲートが図５における接続点Ｐ６に接続され、ゲートが接続点ＩＮＭに接続され、ドレインが接地点に接続されている。ここで、閾値電圧Ｖｔｈ（２０８２）＋閾値電圧Ｖｔｈ（２０８３）＜閾値電圧Ｖｔｈ（１０４）として、ＰＭＯＳトランジスタ２０８２及び２０８３の各々が形成されている。
入力トランジスタゲート・ソース間電圧制限回路２０８は、図６（ａ）の回路によれば、ＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）を、第１の実施形態における−Ｖｔｈから、ＰＭＯＳトランジスタ２０８１の閾値電圧Ｖｔｈ（２０８１）まで低下させることができる。すなわち、テイル接続点Ｐ１から抵抗２１０を介してクランプ電流がＰＭＯＳトランジスタ２０８１から接地点に流れることにより、接続点ＩＮＭと接続点Ｐ６との電圧差が、ＰＭＯＳトランジスタ２０８１の閾値電圧Ｖｔｈ（２０８１）となる。これにより、出力電圧ＶＯＵＴ基準とした場合、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）が、−Ｖｔｈ（１０４）未満にクランプされる。
本実施形態によれば、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）を−Ｖｔｈ（１０４）未満にクランプすることができ、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々の差を低くすることができ、ＰＭＯＳトランジスタ１０３及び１０４の各々に対するＮＢＴＩ、ＰＢＴＩそれぞれによる影響の非平衡を、第１の実施形態に比較して改善することができる。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を、第１の実施形態に比較してより低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットをさらに抑制することができる。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を、第１の実施形態に比較してより低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットをさらに抑制することができる。
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図７の回路において、ボルテージレギュレータ１Ｂは、構成が同様のため、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図１の第１の実施形態と異なる構成及び動作について説明する。
以下、図面を参照して、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図７の回路において、ボルテージレギュレータ１Ｂは、構成が同様のため、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図１の第１の実施形態と異なる構成及び動作について説明する。
第３の実施形態においては、ボルテージレギュレータ１Ｂが入力トランジスタゲート・ソース間電圧制限回路２０１及び入力差動対ゲート間電圧制限回路２０６の各々に加えて、入力トランジスタゲート・ソース間電圧制限回路２０３、入力差動対ゲート間電圧制限回路２０５それぞれを新たに備えている。
入力トランジスタゲート・ソース間電圧制限回路２０３及び入力差動対ゲート間電圧制限回路２０５の各々は、出力端子ＴＶＯＵＴが天絡した際における、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を低減するために設けられている。
入力トランジスタゲート・ソース間電圧制限回路２０３及び入力差動対ゲート間電圧制限回路２０５の各々は、出力端子ＴＶＯＵＴが天絡した際における、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を低減するために設けられている。
入力トランジスタゲート・ソース間電圧制限回路２０３は、入力トランジスタゲート・ソース間電圧制限回路２０１と同様の構成であり、テイル接続点Ｐ１と接続点ＩＮＭとの間に介挿されている。
また、入力差動対ゲート間電圧制限回路２０５は、入力差動対ゲート間電圧制限回路２０６と同様の構成であり、接続点ＩＮＭと接地点との間に介挿されている。
また、入力差動対ゲート間電圧制限回路２０５は、入力差動対ゲート間電圧制限回路２０６と同様の構成であり、接続点ＩＮＭと接地点との間に介挿されている。
出力端子ＴＶＯＵＴが天絡すると、入力差動対ゲート間電圧制限回路２０５により、接続点ＩＮＭから接地点にクランプ電流が流れ、接続点ＩＮＭの電圧ＶＩＮＭを、ＶＲＥＦ＋２×Ｖｔｈにクランプする。
また、接続点ＩＮＭの電圧ＶＩＮＭがテイル接続点Ｐ１の電圧より高いため、入力トランジスタゲート・ソース間電圧制限回路２０３により、クランプ電流が接続点ＩＮＭからテイル接続点Ｐ１に流れ、テイル接続点Ｐ１の電圧をＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈにクランプする。
また、接続点ＩＮＭの電圧ＶＩＮＭがテイル接続点Ｐ１の電圧より高いため、入力トランジスタゲート・ソース間電圧制限回路２０３により、クランプ電流が接続点ＩＮＭからテイル接続点Ｐ１に流れ、テイル接続点Ｐ１の電圧をＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈにクランプする。
上述したテイル接続点Ｐ１及び接続点ＩＮＭの各々の電圧のクランプされた際の、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれを基準電圧ＶＲＥＦを基準として以下に示す。
ここで、ＰＭＯＳトランジスタ１０３及び１０４の各々と、入力トランジスタゲート・ソース間電圧制限回路２０３及び入力差動対ゲート間電圧制限回路２０５の各々におけるＰＭＯＳトランジスタ２０１２、２０６２及び２０６３の各々とは、閾値電圧が同様に形成されているため、それぞれの閾値電圧を単にＶｔｈと示す。
ここで、ＰＭＯＳトランジスタ１０３及び１０４の各々と、入力トランジスタゲート・ソース間電圧制限回路２０３及び入力差動対ゲート間電圧制限回路２０５の各々におけるＰＭＯＳトランジスタ２０１２、２０６２及び２０６３の各々とは、閾値電圧が同様に形成されているため、それぞれの閾値電圧を単にＶｔｈと示す。
ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）は、接続点ＩＮＰの電圧ＶＩＮＰからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０３）＝（ＶＲＥＦ）−（ＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈ）＝−Ｖｔｈ
同様に、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）は、接続点ＩＮＭの電圧ＶＩＮＭからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０４）＝（ＶＲＥＦ＋２×Ｖｔｈ）−（ＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈ）＝Ｖｔｈ
Ｖｇｓ（１０３）＝（ＶＲＥＦ）−（ＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈ）＝−Ｖｔｈ
同様に、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）は、接続点ＩＮＭの電圧ＶＩＮＭからテイル接続点Ｐ１の電圧を減算して求める。
Ｖｇｓ（１０４）＝（ＶＲＥＦ＋２×Ｖｔｈ）−（ＶＲＥＦ＋２×Ｖｔｈ−Ｖｔｈ）＝Ｖｔｈ
上記計算により、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）が電圧−Ｖｔｈとなり、ＰＭＯＳトランジスタ１０３に対してＮＢＴＩの影響を与える。一方、ＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）が電圧Ｖｔｈとなり、ＰＭＯＳトランジスタ１０４に対してＰＢＴＩの影響を与える。
しかしながら、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々は、出力端子ＴＶＯＵＴが地絡した第１の実施形態と同様に、それぞれ絶対値として閾値電圧内に抑制されている。
しかしながら、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々は、出力端子ＴＶＯＵＴが地絡した第１の実施形態と同様に、それぞれ絶対値として閾値電圧内に抑制されている。
このため、本実施形態によれば、出力端子ＴＶＯＵＴが地絡した際のみでなく、出力端子ＴＶＯＵＴが天絡した際にも、入力トランジスタゲート・ソース間電圧制限回路２０３及び入力差動対ゲート間電圧制限回路２０５の各々のクランプ動作により、従来に比較して、出力端子ＴＶＯＵＴに天絡によるＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々の差が低減される。
これにより、本実施形態によれば、出力端子ＴＶＯＵＴが天絡した場合にも、ＰＭＯＳトランジスタ１０３及び１０４の各々に対するＮＢＴＩ、ＰＢＴＩそれぞれによる影響の非平衡が大幅に改善され、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差が低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットを抑制することができる。
＜第４の実施形態＞
以下、図面を参照して、本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図８の回路において、ボルテージレギュレータ１Ｃは、構成が同様のため、図７と同様に、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図７の第３の実施形態と異なる構成及び動作について説明する。
以下、図面を参照して、本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態によるボルテージレギュレータの構成例を示す回路図である。
この図８の回路において、ボルテージレギュレータ１Ｃは、構成が同様のため、図７と同様に、図１におけるカレントミラー回路３１、抵抗３２、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４の各々の構成を省略している。以下、図７の第３の実施形態と異なる構成及び動作について説明する。
第３の実施形態と異なる構成は、差動入力回路３０ＣにＮＢＴＩ抑制回路２０及び２１が新たに備えられたことである。ＮＢＴＩ抑制回路２０は、第２の実施形態と同様の構成及び動作のため、説明を省略する。
ＮＢＴＩ抑制回路２１は、出力端子ＴＶＯＵＴが天絡した際、第３の実施形態に比較してＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）の絶対値をより低くし、ＰＭＯＳトランジスタ１０３に対するＮＢＴＩの影響を、第３の実施形態に対して低減させる。すなわち、出力端子ＴＶＯＵＴが天絡した際、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）とＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）との差をより小さくする。
ＮＢＴＩ抑制回路２１は、出力端子ＴＶＯＵＴが天絡した際、第３の実施形態に比較してＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）の絶対値をより低くし、ＰＭＯＳトランジスタ１０３に対するＮＢＴＩの影響を、第３の実施形態に対して低減させる。すなわち、出力端子ＴＶＯＵＴが天絡した際、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）とＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）との差をより小さくする。
ＮＢＴＩ抑制回路２１は、抵抗２０９及び入力トランジスタゲート・ソース間電圧制限回路２０７の各々を備えている。入力トランジスタゲート・ソース間電圧制限回路２０７は、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）を、ＰＭＯＳトランジスタ１０３のＶｔｈ未満とする機能を有する。
抵抗２０９は、テイル接続点Ｐ１とＰＭＯＳトランジスタ１０３のソースとの間に介挿されている。
入力トランジスタゲート・ソース間電圧制限回路２０７は、抵抗２０９及びＰＭＯＳトランジスタ１０３の接続点Ｐ７と接地点との間に介挿されている。
抵抗２０９は、テイル接続点Ｐ１とＰＭＯＳトランジスタ１０３のソースとの間に介挿されている。
入力トランジスタゲート・ソース間電圧制限回路２０７は、抵抗２０９及びＰＭＯＳトランジスタ１０３の接続点Ｐ７と接地点との間に介挿されている。
入力トランジスタゲート・ソース間電圧制限回路２０７は、例えば、入力トランジスタゲート・ソース間電圧制限回路２０８の図６（ａ）の回路と同様であり、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）を、第３の実施形態における−Ｖｔｈから、ＰＭＯＳトランジスタ２０８１の閾値電圧Ｖｔｈ（２０８１）まで低下させることができる。すなわち、テイル接続点Ｐ１から抵抗２０９を介してクランプ電流がＰＭＯＳトランジスタ２０８１から接地点に流れることにより、接続点ＩＮＰと接続点Ｐ６との電圧差が、ＰＭＯＳトランジスタ２０８１の閾値電圧Ｖｔｈ（２０８１）となる。これにより、基準電圧ＶＲＥＦ基準とした場合、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）が、−Ｖｔｈ（１０３）未満にクランプされる。
本実施形態によれば、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）を−Ｖｔｈ（１０３）未満にクランプすることができ、ＰＭＯＳトランジスタ１０３のゲート・ソース間電圧Ｖｇｓ（１０３）及びＰＭＯＳトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ（１０４）の各々の差を低くすることができ、ＰＭＯＳトランジスタ１０３及び１０４の各々に対するＮＢＴＩ、ＰＢＴＩそれぞれによる影響の非平衡を、第１の実施形態に比較して改善することができる。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を、第３の実施形態に比較してより低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットをさらに抑制することができる。
これにより、本実施形態によれば、ＰＭＯＳトランジスタ１０３のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０３）、及びＰＭＯＳトランジスタ１０４のゲートに印加されるゲート・ソース間電圧Ｖｇｓ（１０４）のそれぞれの変動量の差を、第３の実施形態に比較してより低減することが可能となり、出力電圧ＶＯＵＴにおけるオフセットをさらに抑制することができる。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１，１Ａ，１Ｂ，１Ｃ…ボルテージレギュレータ
３…差動増幅回路
３０，３０Ａ，３０Ｃ…差動入力回路
３１…カレントミラー回路
３２，２０９，２１０…抵抗
３３，３１３，３１４，３１５，３１６…ＮＭＯＳトランジスタ
３４，１０２，１０３，１０４，３１１，３１２，２０１２，２０１４、２０２１、２０６１，２０６２，２０６３、２０８１，２０８２，２０８３…ＰＭＯＳトランジスタ
２０１，２０３，２０７，２０８…入力トランジスタゲート・ソース間電圧制限回路
２０２，２０４…入力電流制限回路
２０５，２０６…入力差動対ゲート間電圧制限回路
２０１１，２０１３…ダイオード
３…差動増幅回路
３０，３０Ａ，３０Ｃ…差動入力回路
３１…カレントミラー回路
３２，２０９，２１０…抵抗
３３，３１３，３１４，３１５，３１６…ＮＭＯＳトランジスタ
３４，１０２，１０３，１０４，３１１，３１２，２０１２，２０１４、２０２１、２０６１，２０６２，２０６３、２０８１，２０８２，２０８３…ＰＭＯＳトランジスタ
２０１，２０３，２０７，２０８…入力トランジスタゲート・ソース間電圧制限回路
２０２，２０４…入力電流制限回路
２０５，２０６…入力差動対ゲート間電圧制限回路
２０１１，２０１３…ダイオード
Claims (6)
- 所定の出力電圧を出力する出力端子が地絡した際、当該出力電圧の制御を行う差動増幅回路におけるＰＭＯＳトランジスタである第１入力トランジスタと第２入力トランジスタとの各々のゲート・ソース間電圧を制御するボルテージレギュレータであり、
前記差動増幅回路を駆動する電流源と、
前記電流源の電流源出力端子にテイル接続点を介してソースが接続され、ゲートに基準電圧が入力された前記第１入力トランジスタと、
前記テイル接続点にソースが接続され、前記出力端子にゲートが接続された前記第２入力トランジスタと、
前記テイル接続点と前記第１入力トランジスタのゲートとの間に介挿され、当該ゲートの電圧に対応して、前記テイル接続点の電圧を制御する第１電圧制御部と、
前記第１入力トランジスタのゲートと接地点との間に介挿され、前記第２入力トランジスタのゲートの電圧に対応して、前記第１入力トランジスタのゲートの電圧を制御する第２電圧制御部と
を備えることを特徴とするボルテージレギュレータ。 - 前記出力端子が地絡した際、
前記第１電圧制御部及び前記第２電圧制御部の各々が、前記テイル接続点の電圧、前記第１入力トランジスタのゲートの電圧それぞれを制御し、前記第１入力トランジスタのゲート・ソース間電圧と、前記第２入力トランジスタのゲート・ソース間電圧とを所定の電圧差とする
ことを特徴とする請求項１に記載のボルテージレギュレータ。 - 前記第１電圧制御部が前記テイル接続点の電圧を前記基準電圧程度に制限し、前記第２電圧制御部が前記第１入力トランジスタのゲートの電圧を前記基準電圧程度に制限する
ことを特徴とする請求項２に記載のボルテージレギュレータ。 - 前記テイル接続点と前記第１入力トランジスタのソースとの間に介挿される抵抗と、
接地点と、前記抵抗及び第１入力トランジスタのソースの接続点との間に介挿される第３電圧制御部と
をさらに備え、
前記第３電圧制御部が、前記第１入力トランジスタのゲートの電圧に対応して、当該第１入力トランジスタのゲートの電圧を、前記第１電圧制御部より低い電圧に制御する
ことを特徴とする請求項２または請求項３に記載のボルテージレギュレータ。 - 前記テイル接続点と前記第２入力トランジスタのゲートとの間に介挿され、当該ゲートの電圧に対応して、前記テイル接続点の電圧を制御する第４電圧制御部と、
前記第２入力トランジスタのゲートと接地点との間に介挿され、前記第２入力トランジスタのゲートの電圧に対応して、前記第２入力トランジスタのゲートの電圧を制御する第５電圧制御部と
をさらに備える
ことを特徴とする請求項１から請求項４のいずれか一項に記載のボルテージレギュレータ。 - 差動増幅回路を駆動する電流源と、前記電流源の電流源出力端子にテイル接続点を介してソースが接続され、ゲートに基準電圧が入力されたＰＭＯＳトランジスタである第１入力トランジスタと、前記テイル接続点にソースが接続され、出力端子にゲートが接続されたＰＭＯＳトランジスタである第２入力トランジスタとを備えるボルテージレギュレータにおいて、所定の出力電圧を出力する出力端子が地絡した際、当該出力電圧の制御を行う差動増幅回路における前記第１入力トランジスタと前記第２入力トランジスタとの各々のゲート・ソース間電圧を制御するボルテージレギュレータの制御方法であり、
前記テイル接続点と前記第１入力トランジスタのゲートとの間に介挿された第１電圧制御部により、当該ゲートの電圧に対応して前記テイル接続点の電圧を制御する過程と、前記第１入力トランジスタのゲートと接地点との間に介挿された第２電圧制御部により、前記第２入力トランジスタのゲートの電圧に対応して前記第１入力トランジスタのゲートの電圧を制御する過程とを含むことを特徴とする
ボルテージレギュレータの制御方法。
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