CN105404345B - 电压调节电路 - Google Patents

Abstract

本发明公开一种电压调节电路，其包括：输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管；第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压；抬压电路，其输入端与所述输出级电路的输出端相连；补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。本发明中通过设置抬压电路，可以加大补偿电容两端的电压差，从而提高相位裕度。

Description

电压调节电路

【技术领域】

本发明涉及一种电路设计领域，尤其涉及带抬压电路的电压调节电路。

【背景技术】

相位补偿有助于保证负反馈环路的稳定性。图1是一种现有的电压调压器的补偿方式。相位裕度是衡量稳定性的一种标准。相位裕度越大，稳定性越好。很多电压调压器被用于给数字电路供电，随着数字电路的工艺改进，一般会不断减小数字电路供电电压，例如以前用1.8V供电的数字电路，逐渐迁移至1.2V供电的设计，随着不断发展，有些数字电路进一步减小供电电压至1.1V或1.0V，甚至0.9V，即图1中节点Vo的电压被设计为更低如0.9V的电压。为了节省芯片面积，图1中的电容MPC一般用PMOS管来实现。PMOS管如图1连接方式形成电容MPC，该电容的电容值会随着其两端的电压变化而变化，当其两端电压(即Vo和节点VA之间的电压差)越小时，其电容值越小。这样就导致随着Vo电压越低时，MPC两端的电压差越小，导致MPC的电容值减小，当MPC电容值太小时，电压调压器环路的相位裕度就会太小，导致环路振荡。同时，芯片生产时，有些芯片会位于慢工艺角(Slow corner)，此时，晶体管MNY3的阈值电压偏高，导致VA节点的电压偏高，将恶化此问题。当芯片工作温度升高时，晶体管MNY3的阈值电压也会增大，导致VA节点的电压增加，进一步恶化此问题。

有必要提出一种方案以解决上述问题。

【发明内容】

本发明的目的之一在于提供一种电压调节电路，其可以加大补偿电容两端的电压差，从而提高相位裕度。

为实现上述目的，根据本发明的一个方面，本发明提供一种电压调节电路，其包括：输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管，第一电流源的输入端与输入电压相连，其输出端与第一差分晶体管和第二差分晶体管的源极相连，第一差分晶体管的漏极与第三晶体管的漏极相连，第三晶体管的源极接地，第二差分晶体管的漏极与第四晶体管的漏极相连，第四晶体管的源极接地，第二差分晶体管的栅极与参考电压相连；第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压，其包括有串联于所述输出级电路的输出端和接地端之间的分压电路，该分压电路的输出端与第一差分晶体管的栅极相连；抬压电路，其输入端与所述输出级电路的输出端相连；补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。

进一步的，所述抬压电路包括电流源IS1和PMOS晶体管MPS，其中电流源IS1的输入端与输入电压相连，其输出端与PMOS晶体管MPS的源极相连，PMOS晶体管MPS的栅极作为所述抬压电路的输入端，PMOS晶体管MPS的源极作为所述抬压电路的输出端，PMOS晶体管MPS的漏极接地，PMOS晶体管MPS的衬体端与其源极或输入电压相连，所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值。

进一步的，所述抬压电路包括电流源IS2和NMOS晶体管MNS，其中电流源IS2的输入端与输入电压相连，其输出端与NMOS晶体管MNS的漏极相连，NMOS晶体管MNS的源极作为所述抬压电路的输入端，NMOS晶体管MNS的漏极作为所述抬压电路的输出端，NMOS晶体管MNS的衬体端接地，所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值。

进一步的，第二级电路包括晶体管MNY2、MPY4、MP4、MN3、MP5和第二电流源Iss2，其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压，其栅极与晶体管MP4的栅极相连，晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压，晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连，第二电流源Iss2的输出端接地，晶体管MP5的漏极作为第二级电路的输出端。

与现有技术相比，本发明中通过设置抬压电路，可以加大补偿电容两端的电压差，从而提高相位裕度。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中的电压调节器的电路示意图；

图2为本发明中的电压调节器在一个实施例中的电路示意图；

图3为本发明中的电压调节器在另一个实施例中的电路示意图；

图4为本发明中的电压调节器在再一个实施例中的电路示意图。

【具体实施方式】

本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

图2为本发明中的电压调节器在一个实施例200中的电路示意图。所述电压调节电路200包括输入级电路210、第二级电路(未标记)、输出级电路220、抬压电路230和补偿电路MPC(或称补偿电容或电容)。

所述输入级电路210包括第一电流源Iss1、第一差分晶体管MP1、第二差分晶体管MPY1、第三晶体管MN2和第四晶体管MNY3。第一电流源Iss1的输入端与输入电压Vin相连，其输出端与第一差分晶体管MP1和第二差分晶体管MPY1的源极相连，第一差分晶体管MP1的漏极与第三晶体管MN2的漏极相连，第三晶体管MN2的源极接地，第二差分晶体管MPY1的漏极与第四晶体管MNY3的漏极相连，第四晶体管MNY3的源极接地，第二差分晶体管MPY1的栅极与参考电压Vref相连。

所述第二级电路包括第一输入端、第二输入端和输出端。所述第二级电路的第一输入端与第三晶体管MN2的栅极相连，其第二输入端与第四晶体管MN3的栅极相连。具体的，第二级电路包括晶体管MNY2、MPY4、MP4、MN3、MP5和第二电流源Iss2。其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压Vin，其栅极与晶体管MP4的栅极相连。晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压Vin。晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连，第二电流源Iss2的输出端接地，晶体管MP5的漏极作为第二级电路的输出端。

输出级电路220的输入端与第二级电路的输出端相连，其输出端Vo得到输出电压。所述输出级电路220包括晶体管MP6和串联于输出端Vo和接地端之间的分压电路。所述晶体管MP6的源极接输入电压Vin，漏极接所述输出级电路的输出端Vo，其栅极作为所述输出级电路220的输入端。所述分压电路包括第一分压电阻Rf1和第二分压电阻Rf2，第一分压电阻和第二分压电阻的中间节点为分压电路的输出端，该分压电路的输出端与第一差分晶体管MP1的栅极相连。

所述补偿电路是一个补偿电容，所述补偿电容为MOS晶体管MPC。该MOS晶体管MPC的栅极与第二差分晶体管MPY1的漏极相连，其源极、漏极和衬体端都与所述抬压电路230的输出端相连。

所述抬压电路230的输入端与所述输出级电路的输出端Vo相连，输出端与MOS晶体管MPC的源极、漏极和衬体端相连。所述抬压电路230的输出端输出的电压VB等于输出级电路的输出电压Vo和预定阈值电压的和。

在一个实施例中，晶体管MPY4、MP4、MP5、MP6、第一差分晶体管MP1、第二差分晶体管MPY1为PMOS(P-channel Metal Oxide Semiconductor)晶体管，晶体管MNY2、第三晶体管、第四晶体管、晶体管MN3为NMOS(N-channel Metal Oxide Semiconductor)晶体管。

所述抬高电路230用来将输出端Vo的电压提升至节点VB的电压，但对小信号电压而言，节点VB的电压与输出端Vo的电压在较低频率范围内(即调压器负反馈环路带宽频率)维持相同。设计上要让所述抬高电路230所引入的寄生极点和寄生零点频率大于电压调压器的负反馈环路带宽频率。电压调压器的负反馈环路带宽频率是指当电压调压器的负反馈环路的增益下降至1(即零dB)时的频率，也被称为单位增益频率。

图3为本发明中的电压调节器在另一个实施例中的电路示意图。图3中的电压调节器与图2中的电压调节器在结构上基本完全相同，不同之处在于：图3中的抬压电路330具有更为详细的电路结构。

如图3所示的，所述抬压电路330包括电流源IS1和PMOS晶体管MPS，其中电流源IS1的输入端与输入电压Vin相连，其输出端与PMOS晶体管MPS的源极相连，PMOS晶体管MPS的栅极作为所述抬压电路的输入端，PMOS晶体管MPS的源极作为所述抬压电路的输出端，PMOS晶体管MPS的漏极接地，PMOS晶体管MPS的衬体端与其源极相连，所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值。

如图3所示的，所述抬压电路330的响应频率需高于电压调压器200的负反馈环路带宽，这样可以实现节点VB比输出端Vo的直流工作电压更高，同时满足在电压调压器负反馈环路带宽内，节点VB小信号特性与输出端Vo的小信号特性相同。在实现时，晶体管MPS应该取较小的器件尺寸(即沟道长度和沟道宽度都很小)，这样其寄生电容较小，其寄生导致的极点和零点都位于较高频率，设计满足这些寄生导致的极点和零点都在电压调压器负反馈环路带宽之外。通常，电流源IS1的电流也取值很小，小于10微安，比如1微安，因此一般Vgs_MPS近似等于晶体管MPS的阈值电压，Vgs_MPS为晶体管MPS的栅源电压。另外，在另一实施方式中，晶体管MPS的衬体端也可以接到输入电压Vin，对本发明实现原理不影响，区别只是直流电压稍微偏高，因为这种连接方式导致由于衬偏效应(body-effect)存在而使得晶体管MPS的阈值电压变大，这样有助于进一步提高电容MPC两端的电压差，使得电容MPC的电容值较大，为更优方案。

图4为本发明中的电压调节器在再一个实施例中的电路示意图。图4中的电压调节器与图2中的电压调节器在结构上基本完全相同，不同之处在于：图3中的抬压电路430具有更为详细的电路结构。

如图4所示的，所述抬压电路430包括电流源IS2和NMOS晶体管MNS，其中电流源IS2的输入端与输入电压相连，其输出端与NMOS晶体管MNS的漏极相连，NMOS晶体管MNS的源极作为所述抬压电路的输入端，NMOS晶体管MNS的漏极作为所述抬压电路的输出端，NMOS晶体管MNS的衬体端接地，所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值。

如图4所示的，对小信号而言，节点VB的电压与输出端Vo的电压在电压调压器带宽内保持相同。设计上晶体管MNS应该取较小的尺寸，即其沟道长度和沟道宽度都较小，以便引入的寄生极点和零点都位于较高频率，设计上要满足这些寄生极点和零点都位于电压调压器的负反馈环路带宽之外，即寄生极点和零点的频率高于电压调压器负反馈环路带宽的频率。在图4实现方案中，晶体管MNS的衬体端也可以接到晶体管MNS的源极，但相对图4而言，其晶体管MNS的阈值电压较低，导致晶体管MNS的栅源电压(Vgs_MNS)也较低，但也能实现与图4相似的效果。

本发明中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (5)

1.一种电压调节电路，其特征在于，其包括：

输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管，第一电流源的输入端与输入电压相连，其输出端与第一差分晶体管和第二差分晶体管的源极相连，第一差分晶体管的漏极与第三晶体管的漏极相连，第三晶体管的源极接地，第三晶体管的漏极与第三晶体管的栅极相连，第二差分晶体管的漏极与第四晶体管的漏极相连，第四晶体管的源极接地，第二差分晶体管的栅极与参考电压相连，第四晶体管的漏极与第四晶体管的栅极相连；

第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；

输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压，其包括有串联于所述输出级电路的输出端和接地端之间的分压电路，该分压电路的输出端与第一差分晶体管的栅极相连；

抬压电路，其输入端与所述输出级电路的输出端相连；

补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，

其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和，

所述抬压电路包括电流源IS1和PMOS晶体管MPS，其中电流源IS1的输入端与输入电压相连，其输出端与PMOS晶体管MPS的源极相连，

PMOS晶体管MPS的栅极作为所述抬压电路的输入端，

PMOS晶体管MPS的源极作为所述抬压电路的输出端，

PMOS晶体管MPS的漏极接地，

PMOS晶体管MPS的衬体端与其源极或输入电压相连，

所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值，

或者，所述抬压电路包括电流源IS2和NMOS晶体管MNS，其中电流源IS2的输入端与输入电压相连，其输出端与NMOS晶体管MNS的漏极相连，

NMOS晶体管MNS的源极作为所述抬压电路的输入端，

NMOS晶体管MNS漏极与其栅极相连，

NMOS晶体管MNS的漏极作为所述抬压电路的输出端，

NMOS晶体管MNS的衬体端接地，

所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值，

第二级电路包括晶体管MNY2、MPY4、MP4、MN3、MP5和第二电流源Iss2，

其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压，其栅极与晶体管MP4的栅极相连，晶体管MPY4的漏极与晶体管MPY4的栅极相连，

晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压，

晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连，第二电流源Iss2的输出端接地，晶体管MP5的漏极作为第二级电路的输出端。

2.根据权利要求1所述的电压调节电路，其特征在于：

所述输出级电路还包括晶体管MP6，其中晶体管MP6的源极接输入电压，漏极接所述输出级电路的输出端，其栅极作为所述输出级电路的输入端。

3.根据权利要求2所述的电压调节电路，其特征在于：

晶体管MPY4、MP4、MP5、MP6、第一差分晶体管、第二差分晶体管为PMOS晶体管，

晶体管MNY2、第三晶体管、第四晶体管、晶体管MN3为NMOS晶体管。

4.根据权利要求1所述的电压调节电路，其特征在于：

所述电流源IS1或IS2的电流小于10微安。

5.根据权利要求4所述的电压调节电路，其特征在于：

PMOS晶体管MPS具有较小的器件尺寸，以使得PMOS晶体管MPS引入的寄生极点和寄生零点都位于所述电压调节电路的负反馈环路带宽之外，

NMOS晶体管MNS具有较小的器件尺寸，以使得NMOS晶体管MNS引入的寄生极点和寄生零点都位于所述电压调节电路的负反馈环路带宽之外。