KR100307789B1 - 증폭 회로 - Google Patents

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KR100307789B1
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 전원이 저압일지라도 이득이 높은 증폭 회로를 얻을 수 있다.
본 발명은 피증폭 신호 RFin을 받는 게이트, 접지에 전기적으로 접속된 소스, 전원 전압 VDD에 전기적으로 접속된 드레인을 갖는 MOS 트랜지스터 M1을 구비하고, MOS 트랜지스터 M1의 게이트·소스간 전압 Vgs가 큰 만큼, MOS 트랜지스터 M1의 백게이트·소스간 전압 Vbs를 크게 함으로써 MOS 트랜지스터 M1의 임계 전압 VT를 작게 한다.

Description

증폭 회로{AMPLIFICATION CIRCUIT}
본 발명은 특히 전원이 저압일지라도 이득이 높은 증폭 회로에 관한 것이다.
도 13은 소스에 부귀환 임피던스 소자를 접속한, 종래의 소스 접지형의 증폭 회로를 나타내는 회로도이다. 도 13에 있어서, 참조 부호 M1은 N채널 MOS 트랜지스터이고, 참조 부호 Z1, ZD 및 ZS는 각각 직류 경로를 갖는 임피던스 소자이며, 참조 부호 P1은 도시하지 않은 전단(前段)의 회로가 접속되는 입력 단자이고, 참조 부호 RFin은 입력 단자(P1)에서 전파되어 온 고주파의 피증폭 신호이며, 참조 부호 P2는 도시하지 않은 후단(後段)의 회로가 접속되는 출력 단자이고, 참조 부호 RFout는 출력 단자(P2)로 전파하는 출력 신호이며, 참조 부호 Vgs는 소스에 대한 게이트의 전압(게이트·소스간 전압)이고, 참조 부호 Id는 드레인 전류이다.
또, 임피던스 소자란, 저항, 캐패시터, 인덕터 혹은 그들을 조합시켜 구성된 것을 말한다. 또한, 직류 경로란, 예를 들어 저항과 같이 임피던스 소자의 양단이 직류적으로 접속된 것을 말한다.
먼저, 종래의 증폭 회로의 구성에 대해 설명한다. MOS 트랜지스터(M1)는 게이트가 입력 단자(P1)에 전기적으로 접속되고, 소스가 임피던스 소자(ZS)를 통해 접지에 전기적으로 접속되며, 드레인이 임피던스 소자(ZD), 이어서 임피던스소자(Z1)를 통해 전원 전압(VDD)에 전기적으로 접속되고, 백게이트가 접지에 접속되어 있다. 출력 단자(P2)는 임피던스 소자(Z1) 및 임피던스 소자(ZD)의 접속점에 전기적으로 접속되어 있다.
또한, MOS 트랜지스터(M1)의 소스, 드레인, 게이트의 각각에 바이어스되는 전위는, MOS 트랜지스터(M1)가 온 영역, 즉 포화 영역 혹은 선형 영역에서 동작하도록 설정되어 있다.
다음에 종래의 증폭 회로의 동작을 설명한다. 일반적으로, MOS 트랜지스터(M1)의 전기적인 특성은 수학식 1로 표시된다.
β는 제조 공정과 디바이스 구조에 의해 정해지는 상수(트랜스 컨덕턴스 상수)이고, VT는 임계 전압이다. 또, 종래에는, 백게이트가 접지로 바이어스되어 있기 때문에, 임계 전압 VT는 항상 일정(=VT0)하다.
수학식 1을 이용해, 이득 AV는 수학식 2로 표시된다.
수학식 2에 따르면, 높은 이득 AV를 얻으려면, 임피던스 Z1 또는 게이트·소스간 전압 Vgs를 크게 하면 된다.
그러나, 임피던스 Z1을 너무 크게 하면, MOS 트랜지스터 M1은 드레인의 전위가 낮아지기 때문에 증폭 동작은 하지 않게 된다. 또한, 일반적인 반도체 집적 회로에 있어서 게이트·소스간 전압 Vgs를 전원 전압 VDD 이상으로 바이어스하는 것은 곤란하다. 따라서, MOS 트랜지스터 M1을 증폭시키려면, 임피던스 소자 Z1이나 게이트·소스간 전압 Vgs는, 전원 전압 VDD에 의한 제한 내에서 설정하지 않으면 않된다. 따라서, 전원 전압 VDD가 저압인 만큼 임피던스 소자 Z1이나 게이트·소스간 전압 Vgs는 크게 할 수 없기 때문에, 높은 이득 AV을 얻을 수 없다는 문제점이 있었다.
예를 들어, 전원 전압 VDD=0.5V, 임계 전압 VT=0.35V와 같은 조건하에서는, MOS 트랜지스터 M1은 증폭 동작하는 것은 가능하지만, 이 때의 이득 AV는 낮은 것 밖에 얻을 수 없다.
본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 전원이 저압일지라도 이득이 높은 증폭 회로를 얻는 것을 목적으로 한다.
본 발명에 따른 제1 과제 해결 수단은, 피증폭 신호를 받는 게이트, 제1 고정 전위측에 전기적으로 접속된 소스, 및 상기 제1 고정 전위측으로부터 소정의 전위차를 갖는 제2 고정 전위측에 전기적으로 접속된 드레인을 갖는 제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 작게 하는 백게이트 바이어스부를 구비한다.
또한, 본 발명에 따른 제2 과제 해결 수단은, 상기 제2 고정 전위측과 상기제1 MOS 트랜지스터의 드레인 사이에 접속되고, 상기 제1 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제1 임피던스 소자를 더 구비한다.
본 발명에 따른 제3 과제 해결 수단에 있어서, 상기 백게이트 바이어스부는, 상기 제1 MOS 트랜지스터의 드레인과 상기 제1 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 및 상기 제1 고정 전위측에 전기적으로 접속된 소스를 갖는 제2 MOS 트랜지스터와, 상기 제2 고정 전위측과 상기 제2 MOS 트랜지스터의 드레인 사이에 접속되고, 상기 제2 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제2 임피던스 소자를 포함하며, 상기 제1 MOS 트랜지스터의 백게이트는, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된다.
본 발명에 따른 제4 과제 해결 수단은, 상기 제1 MOS 트랜지스터의 드레인과 상기 제1 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자를 더 구비한다.
본 발명에 따른 제5 과제 해결 수단은, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자를 더 구비한다.
본 발명에 따른 제6 과제 해결 수단은, 상기 제2 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제2 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제2 MOS 트랜지스터의 임계 전압을 작게 하는 별도의 백게이트 바이어스부를 더 구비한다.
본 발명에 따른 제7 과제 해결 수단은, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 및 상기 제1 고정 전위측에 전기적으로 접속된 소스를 갖는 제3 MOS 트랜지스터와, 상기 제2 고정 전위측과 상기 제3 MOS 트랜지스터의 드레인과의 사이에 접속되고, 상기 제3 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제3 임피던스 소자, 상기 제3 MOS 트랜지스터의 드레인과 상기 제3 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자를 더 구비한다.
본 발명의 제8 과제 해결 수단은, 상기 제3 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제3 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제3 MOS 트랜지스터의 임계 전압을 작게 하는 별도의 백게이트 바이어스부를 더 구비한다.
본 발명에 따른 제9 과제 해결 수단에 있어서, 상기 백게이트 바이어스부는 상기 제1 MOS 트랜지스터의 게이트와 백게이트를 전기적으로 접속하는 접속부를 포함한다.
본 발명에 따른 제10 과제 해결 수단에 있어서, 상기 접속부는 상기 게이트와 상기 백게이트를 단락하는 배선으로 이루어진다.
본 발명에 따른 제11 과제 해결 수단에 있어서, 상기 접속부는 상기 제1 MOS 트랜지스터의 게이트를 소정의 임피던스를 통해 상기 백게이트에 전기적으로 접속하는 바이어스용 임피던스 소자를 포함한다.
본 발명에 따른 제12 과제 해결 수단에 있어서, 상기 백게이트 바이어스부는상기 제1 MOS 트랜지스터의 게이트와 백게이트를 교류적으로 접속하는 바이어스용 임피던스 소자와, 상기 제1 MOS 트랜지스터의 백게이트와 상기 바이어스용 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 상기 제1 고정 전위측에 전기적으로 접속된 소스, 및 정전류를 받는 드레인을 갖는 바이어스용 MOS 트랜지스터를 포함한다.
본 발명에 따른 제13 과제 해결 수단에 있어서, 상기 바이어스용 MOS 트랜지스터의 게이트와 상기 바이어스용 MOS 트랜지스터의 백게이트는 전기적으로 접속되어 있다.
본 발명에 따른 제14 과제 해결 수단에 있어서, 상기 제1 MOS 트랜지스터의 백게이트는 반도체 기판으로부터 절연되어 있다.
본 발명에 따른 제15 과제 해결 수단에 있어서, 상기 백게이트 바이어스부는 상기 증폭 신호를 상기 제1 MOS 트랜지스터의 게이트로 전달되고 있지 않을 때는, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 작게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 크게 한다.
본 발명에 따른 제16 과제 해결 수단에 있어서, 피증폭 신호를 받는 게이트, 제1 고정 전위측에 전기적으로 접속된 소스, 및 상기 제1 고정 전위측으로부터 소정의 전위차를 갖는 제2 고정 전위측에 전기적으로 접속된 드레인을 갖는 제1 MOS 트랜지스터, 및 상기 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 작게 하는 백게이트 바이어스부를 구비하고, 상기 제1 MOS트랜지스터의 백게이트는 반도체 기판으로부터 절연되어 있다.
도 1은 본 발명의 제1 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 2는 본 발명이 적용되는 3웰 구조의 예를 나타내는 도면.
도 3은 본 발명이 적용되는 SOI 구조의 예를 나타내는 도면.
도 4는 본 발명의 제1 실시 형태에서의 증폭 회로의 예를 나타내는 회로도.
도 5는 채널 길이 변조 효과를 저감하기 위한 트랜지스터를 구비한 본 발명의 증폭 회로의 예를 나타내는 회로도.
도 6은 본 발명의 제2 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 7은 본 발명의 제3 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 8은 본 발명의 제4 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 9는 본 발명의 제5 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 10은 본 발명의 제6 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 11은 본 발명의 제6 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 12는 본 발명의 제6 실시 형태에서의 증폭 회로를 나타내는 회로도.
도 13은 종래의 증폭 회로를 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 바이어스 회로
100 : 백게이트 바이어스부
W : 접속부
제1 실시 형태
도 1은 제1 실시 형태의 소스 접지형 증폭 회로를 나타내는 회로도이다. 도 1에 있어서, 참조 부호 W은 MOS 트랜지스터(M1)의 게이트와 백게이트를 전기적으로 접속하는 접속부이고, 참조 부호 Vbs는 소스에 대한 백게이트의 전압(백게이트·소스간 전압)이며, 그 외의 부호는 도 13에 대응하고 있다.
제1 실시 형태의 증폭 회로의 구성은, 접속부(W)가 게이트와 백게이트를 전기적으로 단락하고, 그 외는 도 13의 종래 회로와 마찬가지이다.
또, 제1 실시 형태에서는, MOS 트랜지스터 M1이 제1 MOS 트랜지스터이고, 접지가 제1 고정 전위이며, 전원 전압 VDD가 접지보다 소정의 전위차를 갖는 제2 고정 전위이고, 임피던스 소자 Z1이 제1 임피던스 소자이며, 접속부(W)가 백게이트 바이어스부이다.
접속부(W)는 MOS 트랜지스터(M1)의 게이트와 백게이트를 전기적으로 접속할 수 있는 것이면 되고, 예를 들어 배선만으로 이루어진다.
또한, MOS 트랜지스터(M1)의 소스 및 드레인에 각각 부가되어 있는 임피던스 소자 ZS 및 임피던스 소자 ZD는 필요하지 않으면 설치하지 않아도 된다.
또한, 종래와 마찬가지로, MOS 트랜지스터(M1)의 소스, 드레인, 게이트의 각각으로 바이어스되는 전위는, MOS 트랜지스터(M1)가 온 영역, 즉 포화 영역 혹은 선형 영역에서 동작하도록 설정되어 있다.
다음에, 제1 실시 형태의 증폭 회로의 동작을 설명한다. 임계 전압 VT는 수학식 3으로 표시된다.
φF는 표면 전위라고 불리는, 기판의 불순물 밀도로 정해지는 상수이고, γ는 기판 바이어스 효과 계수이다.
피증폭 신호 RFin이 크게 되면, 백게이트·소스간 전압 Vbs는 게이트·소스간 전압 Vgs와 함께 크게 된다. 백게이트·소스간 전압 Vbs이 큰 만큼 수학식 3에서 임계 전압 VT가 작게 된다. 따라서, 수학식 2에서 MOS 트랜지스터 M1의 이득 AV는 종래와 비교하여 높게 된다.
게다가, 게이트·소스간 전압 Vgs가 큰 만큼, 임계 전압 VT가 작게 되기 때문에, 수학식 2에서 종래와 비교하여 큰 드레인 전류 Id가 흐른다. 특히, 피증폭 신호 RFin이 큰 만큼, 종래와 비교하여, 드레인 전류 Id의 증가가 현저하기 때문에, 피증폭 신호 RFin을 크게 하여 출력 신호 RFout이 크게 변화할 때, 출력 단자 P2에서의 용량을 고속으로 충방전한다.
또한, 드레인 전류 Id는 임피던스 소자 Z1에 의해, 전압의 출력 신호 RFout로 변환된다. 즉, 입력 단자 P1에 인가된 피증폭 신호 RFin의 전압이 변동하면, 드레인 전류 Id가 변동하고, 임피던스 소자 Z1의 전압 강하에 의해 출력 신호 RFout의 전압이 크게 변동한다.
또한, 종래와 비교하여 큰 드레인 전류 Id가 얻어지기 때문에, MOS 트랜지스터 M1의 레이아웃 면적을 크게 하지 않아도 되므로, 레이아웃 면적을 크게 함에 따른 고주파 특성의 열화가 일어나지 않는다.
또, 하나의 기판에 MOS 트랜지스터 M1 이외에도 복수의 트랜지스터를 형성할 경우는, 도 2에 도시하는 3웰 구조 또는 도 3에 도시하는 SOI(Silicon On Insulator) 구조 등과 같이, 예를 들어 P 기판의 반도체 기판과 백게이트가 절연되어 있어, 백게이트의 전위를 복수의 트랜지스터의 각각마다 분리할 수 있는 구조를 갖는 기판을 이용한다. 또, 도 2 및 도 3에 있어서, G, S, D, BG가 각각 MOS 트랜지스터 M1의 게이트, 소스, 드레인, 백게이트 단자에 대응한다. 이와 같은 구조에 의해 백게이트의 전위가 트랜지스터마다 제어 가능하게 되고, MOS 트랜지스터(M1)의 백게이트의 전위가 다른 트랜지스터에 영향을 미치지 않도록 할 수 있다.
제1 실시 형태를 적용하여 노이즈가 낮은 앰프를 구성한 예를 도 4에 도시한다. 도 4에 있어서, 참조 부호 10은 MOS 트랜지스터 M1의 게이트 및 백게이트에 DC 바이어스를 주기 위한 바이어스 회로이고, 참조 부호 P3은 DC 바이어스를 인가하기 위한 단자이며, 그 외의 부호는 도 1에 대응하고 있다. 임피던스 소자 Z1은 인덕터이고, 임피던스 소자 ZS 및 임피던스 소자 ZD에 대해서는 설치되어 있지 않다. 피증폭 신호 RFin은 캐패시터를 통해 입력 단자 P1으로 인가되고, 출력 신호 RFout는 출력 단자 P2에서 캐패시터를 통해 추출된다.
또한, MOS 트랜지스터 M1의 미러 효과와 채널 길이 변조 효과를 저감하고자 할 경우는, 도 5에 도시하는 바와 같이 일정한 바이어스 전압 Vbias를 받는 게이트, MOS 트랜지스터 M1의 드레인에 접속된 소스, 임피던스 소자 Z1에 접속된 드레인, 접지에 접속된 백게이트를 갖는 MOS 트랜지스터 M을 설치하면 된다. MOS 트랜지스터 M을 설치하는 것은 제1 실시 형태에 한정하지 않고 후술하는 제2 실시 형태 ∼제7 실시 형태에 대해서도 적용해도 된다.
제2 실시 형태
도 6은 제2 실시 형태의 소스 접지형 증폭 회로를 나타내는 회로도이다. 도 6에 있어서, 참조 부호 M2는 N채널의 MOS 트랜지스터이고, Z2는 직류 경로를 갖는 임피던스 소자이며, 그 외의 부호는 도 1에 대응하고 있다.
다음에, 제2 실시 형태의 증폭 회로의 구성을 설명한다. MOS 트랜지스터 M2는 게이트가 MOS 트랜지스터 M1의 드레인과 임피던스 소자 Z1과의 접속점에 전기적으로 접속되고, 소스가 접지에 전기적으로 접속되며, 드레인이 임피던스 소자 Z2를 통해 전원 전압 VDD에 전기적으로 접속되어 있다. MOS 트랜지스터 M1의 백게이트는 MOS 트랜지스터 M2와 임피던스 소자 Z2와의 접속점에 전기적으로 접속되어 있다. MOS 트랜지스터 M2의 게이트와 백게이트와는 접속부 W(별도의 백게이트 바이어스부)을 통해 전기적으로 접속되어 있다. 출력 단자 P2는 MOS 트랜지스터 M2와 임피던스 소자 Z2와의 접속점에 접속되어 있다. 그 외의 구성은 제1 실시 형태와 마찬가지이다.
또, MOS 트랜지스터 M2가 제2 MOS 트랜지스터이고, 임피던스 소자 Z2가 제2 임피던스 소자이며, MOS 트랜지스터 M2, 임피던스 소자 Z2, 접속부 W은 백게이트 바이어스부(100)에 포함된다.
또한, 필요하다면, MOS 트랜지스터 M2의 소스나 드레인에도 임피던스 소자ZS나 임피던스 소자 ZD와 같은 임피던스 소자를 설치해도 된다. 또, MOS 트랜지스터 M1의 백게이트나 MOS 트랜지스터 M2의 게이트에도 임피던스 소자를 설치해도 된다.
또한, MOS 트랜지스터 M2의 백게이트는 접지에 접속되어 있어도 된다.
다음에, 제2 실시 형태의 증폭 회로의 동작을 설명한다. MOS 트랜지스터 M1 및 임피던스 소자 Z1은, 역상(逆相)의 전압 증폭 회로를 구성하기 때문에, 입력 단자 P1에 인가된 피증폭 신호 RFin의 전압은 역상으로 증폭되어, MOS 트랜지스터 M2의 게이트 및 백게이트에 제공된다. 이로써, 제1 실시 형태에서 설명한 MOS 트랜지스터 M1와 마찬가지로, MOS 트랜지스터 M2의 게이트·소스간 전압 Vgs 및 백게이트·소스간 전압 Vbs가 크게 되면, MOS 트랜지스터 M2의 이득 AV는 높게 된다.
MOS 트랜지스터 M2 및 임피던스 소자 Z2도 역상의 전압 증폭 회로를 구성하기 때문에, MOS 트랜지스터 M2의 드레인과 임피던스 소자 Z2와의 접속점의 전압은 피증폭 신호 RFin과 동상으로 된다. 이 접속점의 전압은 MOS 트랜지스터 M1의 백게이트에 공급된다. 따라서, MOS 트랜지스터 M1의 백게이트·소스간 전압 Vbs는, 피증폭 신호 RFin이 MOS 트랜지스터 M1, M2에 의해 동상(同相)으로 증폭된 것이기 때문에, 피증폭 신호 RFin 그 자체를 이용하는 제1 실시 형태와 비교하여, 보다 크게 된다. 따라서, MOS 트랜지스터 M1의 이득 AV는, 제1 실시 형태와 비교하여 높게 된다. 또한, 보다 큰 피증폭 신호 RFin이 입력되었을 때, 제1 실시 형태와 비교하여 출력 단자 P2에서의 용량을 더 고속으로 충방전한다.
또한, 입력 단자 P1은, MOS 트랜지스터 M1의 백게이트에 전기적으로 접속되지 않기 때문에, MOS 트랜지스터 M1의 백게이트·소스간에 기생하는 다이오드와 전기적으로 서로 분리되어 서로 영향을 미치지 않는다. 이로써, 입력 단자 P1에 접속되는 정합 회로(도시하지 않음)의 구성을 간단하게 할 수 있다. 특히, 피증폭 신호 RFin이 고주파 신호(예를 들어, L대역)일 경우에 유효하다.
또, MOS 트랜지스터 M1의 드레인 및 임피던스 소자 Z1의 접속점과 MOS 트랜지스터 M2의 게이트 사이를 캐패시터로 결합하고, MOS 트랜지스터 M2의 게이트에 DC 바이어스를 인가하여도 된다.
제3 실시 형태
도 7은 제3 실시 형태의 소스 접지형 증폭 회로를 나타내는 회로도이다. 제3 실시 형태에서는, 출력 단자 P2는 MOS 트랜지스터 M1의 드레인과 임피던스 소자 Z1의 접속점에 전기적으로 접속되어 있다. 그 외의 구성은 제2 실시 형태와 마찬가지이다.
본 제3 실시 형태에서는, 출력 단자 P2는 제2 실시 형태와 같이 MOS 트랜지스터 M1의 백게이트에 전기적으로 접속되지 않기 때문에, MOS 트랜지스터 M1의 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을 미치지 않는다. 또한, MOS 트랜지스터 M2의 백게이트를, MOS 트랜지스터 M2의 게이트로부터 개방하여 접지에 접속하면, 출력 단자 P2는 MOS 트랜지스터 M2의 백게이트에도 전기적으로 접속되지 않기 때문에, MOS 트랜지스터 M2의 백게이트·소스간에 기생하는 다이오드도 전기적으로 분리되어 서로 영향을 미치지 않는다. 이로써, 출력 단자 P2에 접속되는 정합 회로(도시하지 않음)의 구성을 간단하게 할 수 있다.
제4 실시 형태
도 8은 제4 실시 형태의 소스 접지형 증폭 회로를 나타내는 회로도이다. 도 8에 있어서, 참조 부호 M3은 N채널 MOS 트랜지스터이고, 참조 부호 Z3은 직류 경로를 갖는 임피던스 소자이며, 그 외의 부호는 도 6에 대응하고 있다.
다음에, 제4 실시 형태의 증폭 회로의 구성을 설명한다. MOS 트랜지스터 M3의 게이트는 MOS 트랜지스터 M2의 드레인과 임피던스 소자 Z2와의 접속점에 전기적으로 접속되어 있다. MOS 트랜지스터 M3의 소스는 접지에 전기적으로 접속되어 있다. MOS 트랜지스터 M3의 드레인은, 임피던스 소자 Z3를 통해 전원 전압 VDD에 전기적으로 접속되어 있다. MOS 트랜지스터 M3의 게이트와 백게이트와는 접속부(별도의 백게이트 바이어스부)를 통해 전기적으로 접속되어 있다. 출력 단자 P2는 MOS 트랜지스터 M3의 드레인과 임피던스 소자 Z3와의 접속점에 접속되어 있다. 그 외의 구성은 제2 실시 형태와 마찬가지이다.
또, MOS 트랜지스터 M3가 제3 MOS 트랜지스터이고, 임피던스 소자 Z3가 제3 임피던스 소자이다.
또한, 필요하다면, MOS 트랜지스터 M3의 게이트, 소스 또는 드레인에 임피던스 소자를 설치해도 된다.
상술의 제3 실시 형태에서는, 제2 실시 형태와 비교하여, 출력 단자 P2는 MOS 트랜지스터 M1의 드레인과 임피던스 소자 Z1와의 접속점에 전기적으로 접속되어 있기 때문에, MOS 트랜지스터 M1의 백게이트·소스간에 기생하는 다이오드와 서로 영향을 미치지 않는다는 잇점이 있지만, 제2 실시 형태보다도 이득 AV가 낮게된다.
그래서, 제4 실시 형태에서는 제2 실시 형태의 구성에 MOS 트랜지스터 M3 및 임피던스 소자 Z3로 이루어지는 전압 증폭 회로를 부가함으로써, 출력 단자 P2가 MOS 트랜지스터 M1의 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을 미치지 않고, 또 이득 AV를 제2 실시 형태보다도 더 크게 할 수 있다.
또, MOS 트랜지스터 M3의 백게이트는, 도 8에서는 MOS 트랜지스터 M3의 게이트에 전기적으로 접속되어 있지만, MOS 트랜지스터 M3의 게이트에서 개방하여 접지에 접속되어 있어도 된다.
또한, 도 8에서는 MOS 트랜지스터 M3 및 임피던스 소자 Z3로 이루어지는 1단(段)의 전압 증폭 회로를 부가했지만, 다단(多段)의 전압 증폭 회로를 부가해도 된다.
제5 실시 형태
도 9는 제5 실시 형태의 소스 접지형의 증폭 회로를 나타내는 회로도이다. 도 9에 있어서 Zin은 직류 경로를 갖는 임피던스 소자, 그 외의 부호는 도 1에 대응하고 있다.
제5 실시 형태의 증폭 회로의 구성은, MOS 트랜지스터 M1의 게이트와 백게이트를 임피던스 소자 Zin을 통해 전기적으로 접속한다. 그 외의 구성은 제1 실시 형태와 마찬가지이다.
또, 제5 실시 형태에서는, 임피던스 소자 Zin이 백게이트 바이어스부에 포함되는 바이어스용 임피던스 소자이다.
임피던스 소자 Zin이 직류 경로를 갖는 것은, 예를 들어 도 4에 도시하는 바이어스 회로(10)를 이용하는 것을 가정하고 있고, 이 바이어스 회로(10)가 발생하는 DC 바이어스를 MOS 트랜지스터 M1의 백게이트에도 공급하기 위함이다.
제5 실시 형태에서는, MOS 트랜지스터 M1의 게이트는 임피던스 소자 Zin을 통해 백게이트에 접속되기 때문에, 입력 단자 P1가 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을 미치기 어렵게 할 수 있다. 따라서, 입력 단자 P1에 접속되는 정합 회로(도시하지 않음)의 구성을 간단하게 할 수 있다. 또한, 임피던스 소자 Zin을 정합 회로의 일부로 되도록 하면 정합 회로의 구성을 보다 간단하게 할 수 있다.
또, 제5 실시 형태는, 제2 실시 형태∼제4 실시 형태의 MOS 트랜지스터 M2나 제4 실시 형태의 MOS 트랜지스터 M3에 대해서도 적용해도 된다.
제6 실시 형태
도 10은 제6 실시 형태의 소스 접지형 증폭 회로를 나타내는 회로도이다. 도 10에 있어서, 참조 부호 M0은 N채널의 MOS 트랜지스터이고, 참조 부호 ZS0은 직류 경로를 갖는 임피던스 소자이며, 참조 부호 20은 바이어스 전류 Ibias를 임의로 설정하여 발생하는 정전류원이고, 그 외의 부호는 도 9에 대응하고 있다.
다음에, 제6 실시 형태의 증폭 회로의 구성을 설명한다. MOS 트랜지스터 M0의 소스는 임피던스 소자 ZS0을 통해 접지에 전기적으로 접속되어 있다. MOS 트랜지스터 M0의 드레인은 바이어스 전류 Ibias를 받는다. MOS 트랜지스터 M0의 게이트는 MOS 트랜지스터 M1의 백게이트 및 MOS 트랜지스터 M0의 드레인에 전기적으로 접속되어 있다. MOS 트랜지스터 M0의 백게이트는, 접지에 전기적으로 접속되어 있다. 그 외의 구성은 제5 실시 형태와 마찬가지이다.
또, 제6 실시 형태의 임피던스 소자 Zin은 교류 경로를 포함하고, 직류 경로를 포함하지 않는다. 교류 경로로는, 예를 들어 캐패시터와 같이 임피던스 소자의 양단이 교류적으로 접속된 것을 말한다.
또한, 제6 실시 형태에서는, MOS 트랜지스터 M0이 바이어스용 MOS 트랜지스터이고, 임피던스 소자 Zin이 바이어스용 임피던스 소자이며, MOS 트랜지스터 M0, 임피던스 소자 Zin, 임피던스 소자 ZS0 및 정전류원(20)은 백게이트 바이어스부(100)에 포함된다.
또한, 임피던스 소자 ZS0는 필요하지 않으면 설치하지 않아도 된다.
또, MOS 트랜지스터 M0의 드레인과 게이트를 접속함으로써, MOS트랜지스터 M0가 온하는 것을 확실하게 하고 있다.
다음에, 제6 실시 형태의 증폭 회로의 동작을 설명한다. MOS 트랜지스터 M0의 게이트·소스간 전압 Vgs는 수학식 1을 이용해 구할 수 있다. MOS 트랜지스터 M0의 접지에 대한 게이트의 전압 VB는 MOS 트랜지스터 M0의 게이트·소스간 전압 Vgs와 임피던스 소자 ZS0의 전압을 만족시킨 것이기 때문에, 수학식 4와 같이 된다.
제5 실시 형태에서는, MOS 트랜지스터 M1의 백게이트에 DC 바이어스를 인가하기 위해, 임피던스 소자 Zin에 직류 경로를 포함시켰다. 한편, 제6 실시 형태에서는, 전압 VB가 CD 바이어스로서 MOS 트랜지스터 M1의 백게이트에 인가되기 때문에, 임피던스 소자 Zin에 직류 경로를 갖게 할 필요가 없다.
또한, 입력 단자 P1에 인가된 피증폭 신호 RFin이 DC 바이어스를 포함하지 않아도, MOS 트랜지스터 M1의 게이트 및 백게이트에는 백게이트 바이어스부 100에 의해 DC 바이어스를 인가할 수 있다.
또한, MOS 트랜지스터 M0는 MOS 트랜지스터 M1과 마찬가지로 주위 온도에 영향 받기 때문에, 주위 온도에 따라 적절한 DC 바이어스의 설정이 용이하게 된다.
또한, 도 11에 도시하는 바와 같이, MOS 트랜지스터 M0의 백게이트를 MOS 트랜지스터 M0의 게이트에 전기적으로 접속함으로써, MOS 트랜지스터 M1의 접속과 근접하게 하면, MOS 트랜지스터 M0의 주위 온도에 따른 영향이 MOS 트랜지스터 M1의 주위 온도에 따른 영향에 더욱 가까워지기 되기 때문에, 또한 DC 바이어스의 설정이 용이하게 된다.
도 12는 도 11에 도시하는 회로의 변형예이다. 도 12에 도시하는 회로에서는, 피증폭 신호 RFin을 항상 MOS 트랜지스터 M1의 게이트에 공급하는 것이 아니라, 시분할, 즉 소망 기간일 때 피증폭 신호 RFin을 MOS 트랜지스터 M1의 게이트로 공급한다. 피증폭 신호 RFin을 MOS 트랜지스터 M1의 게이트에 공급할지의 여부는, 예를 들어 일단이 입력 단자 P1에 접속되고, 다른단이 피증폭 신호 RFin를 받으며, 상기 소망 기간을 나타내는 제어 신호 Ctrl에 의해 온, 오프가 제어되는 스위치 21에 의해 행해진다. 제어 신호 Ctrl은 정전류원 20도 제어한다.
제어 신호 Ctrl가 상기 소망 기간을 나타낼 때는, 스위치 21이 온하여 피증폭 신호 RFin은 MOS 트랜지스터 M1의 게이트로 제공되고, 정전류원 20은 바이어스 전류 Ibias를 출력한다.
한편, 제어 신호 Ctrl가 상기 소망 기간과 다른 것을 나타낼 때는, 스위치 21이 오프하여 피증폭 신호 RFin은 MOS 트랜지스터 M1의 게이트에 제공되지 않고, 정전류원 20은 바이어스 전류 Ibias를 출력하지 않는다. 바이어스 전류 Ibias가 흐르지 않으면, 먼저 전압 VB가 저감하고, MOS 트랜지스터 M1의 백게이트·소스간 전압이 저감하기 때문에, MOS 트랜지스터 M1의 임계 전압이 크게 된다. MOS 트랜지스터 M1의 임계 전압이 크면, MOS 트랜지스터 M1의 드레인과 소스와의 사이에 흐르는 누설 전류가 저감한다. 이로써, 헛되이 소비되는 전력을 저감할 수 있다.
이상의 변형예에 한정하지 않고, 백게이트 바이어스부를, 피증폭 신호 RFin가 MOS 트랜지스터 M1의 게이트로 전파하고 있지 않을 때, 즉 증폭 회로가 오프 상태일 때는, MOS 트랜지스터 M1의 백게이트·소스간 전압을 작게 함으로써 MOS 트랜지스터 M1의 임계 전압을 크게 하도록 구성하면, MOS 트랜지스터 M1의 드레인과 소스와의 사이에 흐르는 누설 전류가 저감되기 때문에, 헛되이 소비되는 전력을 저감할 수 있다.
또, 제6 실시 형태에서는, 제2 실시 형태∼제4 실시 형태의 MOS 트랜지스터 M2나 제4 실시 형태의 MOS 트랜지스터 M3에 대해서도 적용해도 된다.
변형예
본 발명은 N채널 MOS 트랜지스터에 한정하지 않고, P채널 MOS 트랜지스터에 적용해도 된다.
본 제1 과제 해결 수단에 따른 발명에 의하면, 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 제1 MOS 트랜지스터의 임계 전압을 작게 하기 때문에, 제1 MOS 트랜지스터의 이득이 높게 된다. 또한, 피증폭 신호가 큰 만큼, 큰 드레인 전류가 흐르고, 제1 MOS 트랜지스터의 이득을 높일 수 있다.
본 제2 과제 해결 수단에 따른 발명에 의하면, 제1 임피던스 소자 및 제1 MOS 트랜지스터에 의해, 이득이 높은 전압 증폭 회로를 구성할 수 있다.
본 제3 과제 해결 수단에 따른 발명에 의하면, 제2 MOS 트랜지스터 및 제2 임피던스 소자에 의해, 피증폭 신호의 전압을 동상(同相)으로 증폭시켜 제1 MOS 트랜지스터의 백게이트에 인가하기 때문에, 제1 MOS 트랜지스터의 이득이 높게 된다. 게다가, 피증폭 신호가 입력되는 제1 MOS 트랜지스터의 게이트측이, 제1 MOS 트랜지스터의 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을 미치지 않는다.
본 제4 과제 해결 수단에 따른 발명에 의하면, 출력 단자는 제1 MOS 트랜지스터의 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을 미치지 않는다.
본 제5 과제 해결 수단에 따른 발명에 의하면, 출력 단자에서의 출력 신호는피증폭 신호가 제1 및 제2 MOS 트랜지스터에 의해 증폭된 것이기 때문에, 상기의 제4 과제 해결 수단에 따른 발명과 비교하여 이득이 높게 된다.
본 제6 과제 해결 수단에 따른 발명에 의하면, 제2 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 제2 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 제2 MOS 트랜지스터의 임계 전압을 작게 하기 때문에, 제2 MOS 트랜지스터의 이득이 높게 된다.
본 제7 과제 해결 수단에 따른 발명에 의하면, 출력 단자가 제1 MOS 트랜지스터의 백게이트·소스간에 기생하는 다이오드와 서로 영향을 미치지 않고, 또 이득도 크게 할 수 있다.
본 제8 과제 해결 수단에 따른 발명에 의하면, 제3 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 제3 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 제3 MOS 트랜지스터의 임계 전압을 작게 하기 때문에, 제3 MOS 트랜지스터의 이득이 높게 된다.
본 제9 과제 해결 수단에 따른 발명에 의하면, 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 하는 것을 실현할 수 있다.
본 제10 과제 해결 수단에 따른 발명에 의하면, 배선을 이용해 용이하게 실현할 수 있다.
본 제11 과제 해결 수단에 따른 발명에 의하면, 제1 MOS 트랜지스터의 게이트측이 백게이트·소스간에 기생하는 다이오드와 전기적으로 분리되어 서로 영향을미치기 어렵게 할 수 있다.
본 제12 과제 해결 수단에 따른 발명에 의하면, 바이어스용 MOS 트랜지스터의 게이트·소스간 전압이 DC 바이어스로서 제1 MOS 트랜지스터의 백게이트에 인가되기 때문에, 바이어스용 임피던스 소자에 직류 경로를 갖게 할 필요가 없어, 제1 MOS 트랜지스터의 게이트에 인가된 피증폭 신호가 DC 바이어스를 포함하지 않아도, 제1 MOS 트랜지스터의 게이트 및 백게이트에는 바이어스용 MOS 트랜지스터에 의해 DC 바이어스를 인가할 수 있다. 또한, 바이어스용 MOS 트랜지스터도 제1 MOS 트랜지스터와 같도록 주위 온도에 영향 받기 때문에, DC 바이어스의 설정이 용이하게 된다.
본 제13 과제 해결 수단에 따른 발명에 의하면, 바이어스용 MOS 트랜지스터는 제1 MOS 트랜지스터와 더욱 같아지도록 주위 온도에 영향 받기 때문에, DC 바이어스의 설정이 더 용이하게 된다.
본 제14 과제 해결 수단에 따른 발명에 의하면, 제1 MOS 트랜지스터의 백게이트의 전위가 다른 트랜지스터에 의해 영향을 주지 않도록 할 수 있다.
본 제15 과제 해결 수단에 따른 발명에 의하면, 피증폭 신호를 제1 MOS 트랜지스터의 게이트로 전달하고 있지 않을 때는, 제1 MOS 트랜지스터의 드레인과 소스와의 사이에 흐르는 누설 전류를 저감하기 때문에, 헛되이 소비되는 전력을 저감할 수 있다.

Claims (16)

  1. 피증폭 신호를 받는 게이트, 제1 고정 전위측에 전기적으로 접속된 소스, 및 상기 제1 고정 전위측으로부터 소정의 전위차를 갖는 제2 고정 전위측에 전기적으로 접속된 드레인을 갖는 제1 MOS 트랜지스터(M1); 및
    상기 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 작게 하는 백게이트 바이어스부(100)
    를 구비한 것을 특징으로 하는 증폭 회로.
  2. 제1항에 있어서, 상기 제2 고정 전위측과 상기 제1 MOS 트랜지스터의 드레인과의 사이에 접속되고, 상기 제1 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제1 임피던스 소자(Z1)를 더 구비한 것을 특징으로 하는 증폭 회로.
  3. 제2항에 있어서, 상기 백게이트 바이어스부는,
    상기 제1 MOS 트랜지스터의 드레인과 상기 제1 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 및 상기 제1 고정 전위측에 전기적으로 접속된 소스를 갖는 제2 MOS 트랜지스터(M2); 및
    상기 제2 고정 전위측과 상기 제2 MOS 트랜지스터의 드레인과의 사이에 접속되고, 상기 제2 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제2 임피던스 소자(Z2)
    를 포함하고,
    상기 제1 MOS 트랜지스터의 백게이트는, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된 것을 특징으로 하는 증폭 회로.
  4. 제2항에 있어서, 상기 제1 MOS 트랜지스터의 드레인과 상기 제1 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자(P2)를 더 구비한 것을 특징으로 하는 증폭 회로.
  5. 제3항에 있어서, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자(P2)를 더 구비한 것을 특징으로 하는 증폭 회로.
  6. 제3항에 있어서, 상기 제2 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제2 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제2 MOS 트랜지스터의 임계 전압을 작게 하는 별도의 백게이트 바이어스부를 더 구비한 것을 특징으로 하는 증폭 회로.
  7. 제3항에 있어서, 상기 제2 MOS 트랜지스터의 드레인과 상기 제2 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 및 상기 제1 고정 전위측에 전기적으로 접속된 소스를 갖는 제3 MOS 트랜지스터(M3);
    상기 제2 고정 전위측과 상기 제3 MOS 트랜지스터의 드레인과의 사이에 접속되고, 상기 제3 MOS 트랜지스터의 드레인 전류를 전압으로 변환하기 위한 제3 임피던스 소자(Z3); 및
    상기 제3 MOS 트랜지스터의 드레인과 상기 제3 임피던스 소자와의 접속점에 전기적으로 접속된 출력 단자(P2)
    를 더 구비한 것을 특징으로 하는 증폭 회로.
  8. 제7항에 있어서, 상기 제3 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제3 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제3 MOS 트랜지스터의 임계 전압을 작게 하는 별도의 백게이트 바이어스부를 더 구비한 것을 특징으로 하는 증폭 회로.
  9. 제1항에 있어서, 상기 백게이트 바이어스부는 상기 제1 MOS 트랜지스터의 게이트와 백게이트를 전기적으로 접속하는 접속부를 포함하는 것을 특징으로 하는 증폭 회로.
  10. 제9항에 있어서, 상기 접속부는 상기 게이트와 상기 백게이트를 단락시키는 배선(W)으로 이루어지는 것을 특징으로 하는 증폭 회로.
  11. 제9항에 있어서, 상기 접속부는 상기 제1 MOS 트랜지스터의 게이트를 소정의 임피던스를 통해 상기 백게이트에 전기적으로 접속하는 바이어스용 임피던스 소자(Zin)를 포함하는 것을 특징으로 하는 증폭 회로.
  12. 제1항에 있어서, 상기 백게이트 바이어스부는,
    상기 제1 MOS 트랜지스터의 게이트와 백게이트를 교류적으로 접속하는 바이어스용 임피던스 소자(Zin); 및
    상기 제1 MOS 트랜지스터의 백게이트와 상기 바이어스용 임피던스 소자와의 접속점에 전기적으로 접속된 게이트, 상기 제1 고정 전위측에 전기적으로 접속된 소스, 및 정전류를 받는 드레인을 갖는 바이어스용 MOS 트랜지스터(M0)
    를 포함하는 것을 특징으로 하는 증폭 회로.
  13. 제12항에 있어서, 상기 바이어스용 MOS 트랜지스터의 게이트와 상기 바이어스용 MOS 트랜지스터의 백게이트는 전기적으로 접속되어 있는 것을 특징으로 하는 증폭 회로.
  14. 제1항에 있어서, 상기 제1 MOS 트랜지스터의 백게이트는 반도체 기판으로부터 절연되어 있는 것을 특징으로 하는 증폭 회로.
  15. 제1항에 있어서, 상기 백게이트 바이어스부는,
    상기 증폭 신호가 상기 제1 MOS 트랜지스터의 게이트로 전달되고 있지 않을 때는, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 작게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 크게 하는 것을 특징으로 하는 증폭 회로.
  16. 피증폭 신호를 받는 게이트, 제1 고정 전위측에 전기적으로 접속된 소스, 및 상기 제1 고정 전위측으로부터 소정의 전위차를 갖는 제2 고정 전위측에 전기적으로 접속된 드레인을 갖는 제1 MOS 트랜지스터; 및
    상기 제1 MOS 트랜지스터의 게이트·소스간 전압이 큰 만큼, 상기 제1 MOS 트랜지스터의 백게이트·소스간 전압을 크게 함으로써 상기 제1 MOS 트랜지스터의 임계 전압을 작게 하는 백게이트 바이어스부
    를 구비하고,
    상기 제1 MOS 트랜지스터의 백게이트는 반도체 기판으로부터 절연되어 있는
    것을 특징으로 하는 증폭 회로.
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