JPWO2004086613A1

JPWO2004086613A1 - 増幅回路

Info

Publication number: JPWO2004086613A1
Application number: JP2004569932A
Authority: JP
Inventors: 英之中溝; 良和吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2006-06-29
Also published as: WO2004086613A1; US20060033577A1

Abstract

２個の接地トランジスタのベースを互いに接続してカレントミラーバイアス回路を構成し、一方の接地トランジスタのベースに信号を入力して、この接地トランジスタのコレクタから出力する増幅器で２個の接地トランジスタのβのばらつきによる影響を軽減させるため、両トランジスタの各ベース極にＮＰＮトランジスタ（Ｑ４，Ｑ５）を接続して、そのコレクタを電源ライン（Ｖｃｃ）に接続するよう構成した。これにより、必要な電源電圧を低く維持したままで、２個の接地トランジスタのβのばらつきによる影響を軽減することが出来る。

Description

この発明は、特に高周波増幅用途に用いることにより有用な増幅回路の改良に関するものである。

高周波信号を増幅するトランジスタ回路では、ベース入力回路の入力容量がコレクターとベース間の静電容量の影響によって、増大する現象がありミラー効果と呼ばれている。
増幅する周波数が高くなればなるほど、この現象は無視できなくなり、やがて発生する雑音信号の増大も影響して、増幅作用が得られなくなる。そこで、従来から、ミラー効果を含めて高周波増幅回路の特性を改善するための工夫が種々提案されている。
例えば、特許文献１には、入力電力が増大して非線型動作領域で動作する場合でも、電力の通過位相の変動を抑制するようにするために、接地増幅型の高周波増幅トランジスタのベース端子にバイアスを供給する回路に、ダイオード又はトランジスタのＰＮ接合を順方向に接続し、かつそのアノード側と接地間にインピーダンスの小さいコンデンサを挿入するものである。
この回路の説明は特許文献１に詳細に説明されているが、入力信号の変動にともなう増幅トランジスタのベース／エミッタ間の容量の変動と、ベースの外部に接続したダイオード又はトランジスタの容量の変動とが、互いに逆方向に増減するようにすることによって、見かけ上、ベース電極の入力容量の変動を減少させるとするものである。
特許文献１で示されたダイオードを用いる回路は、以下ダイオードフィード型回路と呼ぶ。
特開平９−２６０９６４号公報図１、図４、図８。

この発明による増幅回路は、エミッタ電極が接地され、コレクタ電極が電流制御回路（Ｐ１，Ｐ２）に接続されたＮＰＮ型の第１トランジスタ（Ｑ１）、
エミッタ電極が接地され、ベース電極に入力された信号を増幅してコレクタ電極に出力するＮＰＮ型の第２トランジスタ（Ｑ２）、
エミッタ電極が前記第１トランジスタのベース電極に接続され、ベース電極が前記第１トランジスタのコレクタ電極に接続され、コレクタ電極が電源ラインに接続されたＮＰＮ型の第４トランジスタ（Ｑ４）、
エミッタ電極が前記第２トランジスタのベース電極に接続され、コレクタ電極が前記電源ラインに接続されるとともに、ベース電極が前記第４トランジスタのベース電極に接続されたＮＰＮ型の第５トランジスタ（Ｑ５）を備えたものである。
この増幅回路は、上記構成により、第４、第５トランジスタがβばらつき補償の機能と、ダイオードフィード用のダイオードの機能の両機能を兼ね備えるので、きわめて低い電圧で安定に動作することが出来る。

第１図は、この発明の実施の形態１にかかる増幅回路の回路図であり、第２図は第１図の回路の動作を説明するための特性説明図である。第３図はこの発明の実施の形態２の増幅回路の回路図であり、第４図は第３図の動作を説明するための部分回路図である。第５図は第３図の動作を説明するためのもう一つの部分回路図である。

実施の形態１．
第１図は、本発明の実施の形態１による増幅回路で、特許文献１などに開示されたダイオードフィード型回路を発展させて、低雑音増幅器（ＬｏｗＮｏｉｓｅＡｍｐ以下ＬＮＡと言う）を構成した回路構成を示している。第１図において、Ｉｚは図示しないバンドギャップ回路などの定電流回路から供給される電流であり、図のＰＦＥＴ（Ｐ１，Ｐ２）で構成したカレントミラー回路を用いて、ＬＮＡのバイアス回路に電流を供給している。
カレントミラー構成としたＰＦＥＴ（Ｐ１、Ｐ２）は、ドレイン電流Ｉｄが一定となる飽和領域で使用する。ＰＦＥＴのドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄの関係は、第２図に示すようになり、飽和領域で動作させるには、Ｖｄｓは０．３ｖ以上必要である。
また、トランジスタＱ３とトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ、及びダイオードＤ１のアノード−カソード間の順方向電圧Ｖｄは、一般的な条件で使用している時は０．８ｖ程度であるが、温度変動やプロセスばらつき（製造に伴う個体差）により０．９ｖを越える場合がある。
第１図から明らかなように、トランジスタＱ１の電圧Ｖｂｅと、ダイオードＤ１の電圧Ｖｄと、トランジスタＱ３の電圧Ｖｂｅと、ＰＦＥＴ（Ｐ１）の電圧Ｖｄｓは全て直列に加算されるので、回路が安定に所望の動作をする為には、電源電圧ＶｃｃはＶｂｅ、Ｖｄ、Ｖｄｓで表される次の関係式を満足する範囲で動作させる必要がある。
Ｖｃｃ＞２Ｖｂｅ＋Ｖｄ＋Ｖｄｓ＝３．０（ｖ）・・・・（３）
したがって、温度やプロセスばらつきにより（３）式の条件を満たせない場合が生じないよう、いくらかの余裕を見込めば、用いる電源電圧は、３ｖを十分に越える必要がある。
もし電源電圧が不足すれば、例えば、バイアス回路へ電流供給しているカレントミラーのＰＦＥＴ（Ｐ１）のドレイン−ソース間電圧Ｖｄｓが充分確保できず、所望の電流が供給できなくなり、回路全体が所望の動作をしなくなる。
トランジスタＱ１，Ｑ２，Ｑ３はそれぞれＮＰＮ型の第１，第２，第３トランジスタと言う。またダイオードＤ１，Ｄ２は第１，第２ダイオードという。ＰＦＥＴ（Ｐ１，Ｐ２）の回路は電流制御回路という。
実施の形態２．
本発明の実施の形態２の増幅回路を第３図に示す。本実施形態の回路は、その電源電圧が、実施の形態１の回路に必要な電源電圧より、より低い値で安定に動作するようにしたものである。
第３図において、トランジスタＱ１、Ｑ２のベースにＮＰＮトランジスタＱ４、Ｑ５のエミッタをそれぞれ接続し、トランジスタＱ４，Ｑ５のコレクタは電源Ｖｃｃに接続する。またトランジスタＱ４，Ｑ５のベースは互いに接続する。トランジスタＱ１，Ｑ２により構成されるカレントミラーのバランスをとるために、トランジスタＱ４、Ｑ５はそのエミッタサイズ比がＱ４：Ｑ５≒１：Ｍ（後述）のトランジスタを用いる。
第３図の回路の動作の理解を助けるため、カレントミラー回路の原理回路図を第４図と第５図に示し、その動作を説明する。第４図と第５図において、トランジスタＱ１とＱ２のエミッタサイズ比は、例えばＱ１：Ｑ２＝１：Ｍである。第５図は、第４図の回路に更に、β補償用トランジスタＱ３を配した場合である。各々のカレントミラー回路で折り返される電流Ｉｘは下記の式で表される。
第４図の場合
Ｉｘ＝Ｍ・｛１−（Ｍ＋１）／（β＋Ｍ＋１）｝・Ｉｙ・・・（１）
第５図の場合
Ｉｘ＝Ｍ・｛１−（Ｍ＋１）／（β^２＋β＋Ｍ＋１）｝・Ｉｙ・・・（２）
ここで、βはトランジスタの電流利得であるが、温度変動や半導体製造工程上生じるプロセスばらつきにより、βの値は通常１５０〜２５０程度の範囲で大きくばらつく。また、Ｉｙはカレントミラー回路の基準となる電流である。
式（１）、（２）より分かるとおり、第５図の回路は第４図の回路に比べて、βに対する依存度が低くなる。言い換えればβのばらつきに対して強いといえる。
第３図でのＩｘに対するバイアス回路のβばらつきの寄与は、式（２）と全く同じとなる。つまり、第３図のトランジスタＱ４、Ｑ５は、第５図で説明したバイアス回路のβばらつき補償用トランジスタＱ３の機能を有することとなる。
また、第３図の回路から、所望の動作をする為に必要な電源電圧Ｖｃｃは、トランジスタのベースエミッタ間電圧Ｖｂｅ、ＰＦＥＴ（Ｐ１）のドレイン／ソース間電圧Ｖｄｓを用いて次のように表される。
Ｖｃｃ＞２Ｖｂｅ＋Ｖｄｓ＝２．１（ｖ）・・・・（４）
第３図の回路では、トランジスタＱ４、Ｑ５がβばらつき補償の機能と、バイアスフィード用のダイオードの両方の機能を担うことにより、バイアス回路内のトランジスタの縦積み段数（電源ラインと接地間に挿入された直列トランジスタの段数）を２段にすることができる。その結果、回路の電源電圧が３Ｖを下回る場合においても、バイアス回路へ電流供給しているカレントミラーのＰＦＥＴ（Ｐ１）のドレイン／ソース間電圧Ｖｄｓを充分確保することができる。そして、許容できる温度変動やプロセスばらつきが大きくなり、バイアス回路のβばらつき補償と、飽和特性改善の両方を実現した増幅回路あるいは低雑音増幅回路（ＬＮＡ）が実現できる。
トランジスタＱ１，Ｑ２，Ｑ４，Ｑ５はそれぞれＮＰＮ型の第１，第２，第４，第５のトランジスタと言う。

本発明は、低雑音増幅器（ＬＮＡ）だけでなく、例えば大電力増幅器やドライバアンプのような、特に高周波を取扱い、高い飽和特性が求められる回路全てに用いることができる。

Claims

エミッタ電極が接地され、コレクタ電極が電流制御回路（Ｐ１，Ｐ２）に接続されたＮＰＮ型の第１トランジスタ（Ｑ１）、
前記第１のトランジスタのベース電極がカソード電極に接続された第１ダイオード（Ｄ１）、
前記第１ダイオードのアノード電極にアノード電極が接続された第２ダイオード（Ｄ２）、
前記第２ダイオードのカソード電極がベース電極に接続され、コレクタ電極が接地され、前記ベース電極に入力された信号を増幅してコレクタ電極に出力するＮＰＮ型の第２トランジスタ（Ｑ２）、
前記第１ダイオードのアノード電極と前記第２ダイオードのアノード電極とにエミッタ電極が接続され、ベース電極が前記第１トランジスタのコレクタ電極に接続されたＮＰＮ型の第３トランジスタ（Ｑ３）を備えたことを特徴とする増幅回路。
エミッタ電極が接地され、コレクタ電極が電流制御回路（Ｐ１，Ｐ２）に接続されたＮＰＮ型の第１トランジスタ（Ｑ１）
エミッタ電極が接地され、ベース電極に入力された信号を増幅してコレクタ電極に出力する第２トランジスタ（Ｑ２）、
前記第１トランジスタのベース電極がエミッタ電極に接続され、ベース電極が前記第１トランジスタのコレクタ電極に接続され、コレクタ電極が前記電源ラインに接続されたＮＰＮ型の第４トランジスタ（Ｑ４）、
エミッタ電極が前記第２トランジスタのベース電極に接続され、コレクタ電極が前記電源ラインに接続されるとともに、ベース電極が前記第４トランジスタのベース電極に接続されたＮＰＮ型の第５トランジスタ（Ｑ５）を備えたことを特徴とする増幅回路。
前記電流制御回路は、ゲート電極が互いに接続された２個のＰＦＥＴで構成された定電流回路であることを特徴とする請求の範囲１または２に記載の増幅回路。
前記第４トランジスタと第５トランジスタのエミッタサイズ比は、前記第１トランジスタと第２トランジスタのエミッタサイズ比と同一であることを特徴とする請求項２に記載の増幅回路。
前記第４トランジスタと第５トランジスタのエミッタサイズ比は、前記第１トランジスタと第２トランジスタのエミッタサイズ比と、ほぼ同一であることを特徴とする請求項２に記載の増幅回路。