JP2011228935A

JP2011228935A - 増幅回路

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Publication number: JP2011228935A
Application number: JP2010096933A
Authority: JP
Inventors: Yasuya Harada; 靖也原田
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2010-04-20
Filing date: 2010-04-20
Publication date: 2011-11-10
Also published as: US20110254626A1; US8294517B2

Abstract

【課題】消費電流と回路規模を削減しつつ、同相信号除去比と最大出力電圧を高めることができる増幅回路を提供する。
【解決手段】トランジスタＭ１、Ｍ２を有する入力差動対の後段に、入力差動対と同一極性を有するトランジスタＭ３、Ｍ４で構成される出力差動対が設けられている。トランジスタＭ１のソースはトランジスタＭ３のソースに接続され、トランジスタＭ２のソースはトランジスタＭ４のソースに接続され、トランジスタＭ１のドレインはトランジスタＭ３のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ４のゲートに接続されている。
【選択図】図１

Description

本発明は、入力信号を増幅する増幅回路に関する。

従来、各種センサ等からの出力信号を精度良く検出する方法として、計装アンプが知られている（例えば、非特許文献１参照）。計装アンプは、入力信号の差電圧を増幅すること、入力信号の同相電圧を除去すること、高入力インピーダンスを実現することが求められる。

入力信号の同相電圧を除去する性能は同相信号除去比として定義されており、同相信号除去比は理想的には無限大である。しかし、同相信号除去比は、計装アンプを構成する入力差動対のトランジスタのオフセット電圧により有限の値に制限されるため、上記オフセット電圧の一因となる入力差動対のトランジスタのソース−ドレイン間電圧を等しく制御することが不可欠である。

以下に、非特許文献１に記載の計装アンプ（以下、増幅回路）の構成を説明する。図３に示すように、非特許文献１に記載の増幅回路２００は、トランジスタＭ１及びＭ２からなる入力差動対と、トランジスタＭ３及びトランジスタＭ４からなる出力差動対と、抵抗Ｒ１、Ｒ２と、カレントコンベア回路１０１、１０２と、レベルシフト回路１０３、１０４と、トランジスタＭ５、Ｍ１０、Ｍ１５、Ｍ１６とから構成される。

入力差動対を構成するトランジスタＭ１のゲートには正入力電圧（ＶＩＮＰ）が供給される。入力差動対を構成するトランジスタＭ２のゲートには負入力電圧（ＶＩＮＮ）が供給される。抵抗Ｒ１は、トランジスタＭ１のソースとトランジスタＭ２のソース間に接続され、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）間の差電圧（ΔＶＩＮ）に応じた差電流（ΔＩ）を生成する。

出力差動対を構成するトランジスタＭ３のドレインはトランジスタＭ１のソースと抵抗Ｒ１の一端に接続され、トランジスタＭ３のソースから負出力電圧（ＶＯＵＴＮ）が供給される。出力差動対を構成するトランジスタＭ４のドレインはトランジスタＭ２のソースと抵抗Ｒ１の他端に接続され、トランジスタＭ４のソースから正出力電圧（ＶＯＵＴＰ）が供給される。抵抗Ｒ２の両端はトランジスタＭ３のソースとトランジスタＭ４のソース間に接続され、抵抗Ｒ２の中点は基準電圧（ＶＣＭ）に接続される。抵抗Ｒ２には、抵抗Ｒ１に発生した差電流（ΔＩ）が供給される。

なお、入力差動対を構成するトランジスタＭ１、Ｍ２と、出力差動対を構成するトランジスタＭ３、Ｍ４との極性（チャネルの導電型による極性）は異なっている。具体的には、トランジスタＭ１、Ｍ２はＰ型トランジスタであり、トランジスタＭ３、Ｍ４はＮ型トランジスタである。

トランジスタＭ５は、第１の基準電圧（ＢＩＡＳ１）に基づいて、トランジスタＭ１とトランジスタＭ３にバイアス電流を供給する。トランジスタＭ１０は、第１の基準電圧（ＢＩＡＳ１）に基づいて、トランジスタＭ２とトランジスタＭ４にバイアス電流を供給する。

カレントコンベア回路１０１は、トランジスタＭ６〜Ｍ９で構成され、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ１に供給されるバイアス電流を一定値に制御する。カレントコンベア回路１０２は、トランジスタＭ１１〜Ｍ１４で構成され、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ２に供給されるバイアス電流を一定値に制御する。トランジスタＭ１５、Ｍ１６は、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ３とトランジスタＭ４に供給される電流の和を一定値に制御する。

レベルシフト回路１０３は、トランジスタＭ１７〜Ｍ１９で構成され、トランジスタＭ３のゲートとカレントコンベア回路１０１の間に接続され、トランジスタＭ３の動作電圧を確保する。レベルシフト回路１０４は、トランジスタＭ２０〜Ｍ２２で構成され、トランジスタＭ４のゲートとカレントコンベア回路１０２の間に接続され、トランジスタＭ４の動作電圧を確保する。

なお、抵抗Ｒ２は、トランジスタＭ３のソースと基準電圧（ＶＣＭ）の間に接続される抵抗Ｒ３と、トランジスタＭ４のソースと基準電圧（ＶＣＭ）の間に接続される抵抗Ｒ４とから構成され、抵抗Ｒ３と抵抗Ｒ４は抵抗値が等しいものとする。以下では、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４とする。また、増幅回路２００は、正電源電圧をＶＤＤとし、負電源電圧をＶＳＳとしている。

次に、増幅回路２００の動作を説明する。増幅回路２００は、トランジスタＭ１のゲートに正入力電圧（ＶＩＮＰ）、トランジスタＭ２のゲートに負入力電圧（ＶＩＮＮ）が供給されると、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）の差電圧（ΔＶＩＮ）を抵抗Ｒ１に供給する。抵抗Ｒ１は、差電圧（ΔＶＩＮ）と抵抗Ｒ１の抵抗値（Ｒ１）に応じた差電流（ΔＩ＝ΔＶＩＮ／Ｒ１）を発生させ、トランジスタＭ５とトランジスタＭ１０からトランジスタＭ３とトランジスタＭ４に供給される電流値を変化させる。

すなわち、差電流（ΔＩ）は、トランジスタＭ５とトランジスタＭ１０から定常的にトランジスタＭ３とトランジスタＭ４に供給される電流（Ｉ）の一部であり、トランジスタＭ３とトランジスタＭ４に供給される電流をＩ３、Ｉ４とすると、（１）〜（３）式を得る。

・正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＝負入力電圧（ＶＩＮＮ）時

トランジスタＭ３とトランジスタＭ４に供給される電流（Ｉ３、Ｉ４）は、等しいバイアス電流を供給するトランジスタＭ１５とトランジスタＭ１６に吸い込まれる。このため、正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時、又は正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時に発生する差電流（ΔＩ）は、中点を基準電圧（ＶＣＭ）に接続された抵抗Ｒ２に全て供給される。

ここで、正出力電圧（ＶＯＵＴＰ）と負出力電圧（ＶＯＵＴＮ）の差電圧をΔＶＯＵＴとすると、（４）〜（９）式を得る。

・正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時

従って、増幅回路２００は、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）の差電圧（ΔＶＩＮ）を抵抗Ｒ１と抵抗Ｒ２の抵抗値の比に応じて増幅することができる。

次に、カレントコンベア回路１０１について説明する。トランジスタＭ１のソース−ドレイン間電圧をＶＤＳ１とし、ソース電圧をＶＳ１とし、ドレイン電圧をＶＤ１とし、ゲート−ソース間電圧をＶＧＳ１とすると、カレントコンベア回路１０１はトランジスタＭ１のソース−ドレイン間電圧ＶＤＳ１を（１０）式のように制御する。

同様に、トランジスタＭ２のソース−ドレイン間電圧をＶＤＳ２とし、ソース電圧をＶＳ２とし、ドレイン電圧をＶＤ２とし、ゲート−ソース間電圧をＶＧＳ２とすると、カレントコンベア回路１０２はトランジスタＭ２のソース−ドレイン間電圧ＶＤＳ２を（１１）式のように制御する。

従って、カレントコンベア回路１０１、１０２は、トランジスタＭ１のソース−ドレイン間電圧（ＶＤＳ１）、トランジスタＭ２のソース−ドレイン間電圧（ＶＤＳ２）を一定値に制御することができる。

一般的に、増幅回路のオフセット電圧が大きくなると、増幅回路の同相信号除去比が悪化することが知られている。増幅回路のオフセット電圧（入力差動対のゲート−ソース間の差電圧）は、増幅回路を構成する入力差動対の素子サイズと動作条件（ソース−ドレイン間電圧、ソース−ドレイン間電流）が同一であれば素子サイズに比例して決まるが、入力差動対の動作条件が異なる場合には、動作条件に比例して決まる。

前述したように、同相信号除去比は、入力差動対のトランジスタのオフセット電圧により有限の値に制限されるため、オフセット電圧の一因となる入力差動対のトランジスタのソース−ドレイン間電圧、及びソース−ドレイン間電流を等しく制御することが不可欠である。増幅回路２００では、カレントコンベア回路１０１、１０２によってトランジスタＭ１のソース−ドレイン間電圧（ＶＤＳ１）とソース−ドレイン間電流（ＩＤＳ１）、トランジスタＭ２のソース−ドレイン間電圧（ＶＤＳ２）とソース−ドレイン間電流（ＩＤＳ２）を一定値に制御することができるため、トランジスタＭ１、Ｍ２に生じるオフセット電圧を低減させ、増幅回路２００の同相信号除去比を向上させることができる。ここで、トランジスタのソース−ドレイン間電圧は、ソース−ドレイン間電流により変動するため、入力差動対を構成するトランジスタのソース−ドレイン間電圧を等しく設定するためにはソース−ドレイン間電流も等しく設定しておく必要がある。

次に、レベルシフト回路１０３について説明する。増幅回路２００の最大出力電圧（＋）をＶＯＵＴＭＡＸとし、トランジスタＭ１、トランジスタＭ３、トランジスタＭ７のソース−ドレイン間電圧をＶＤＳ１、ＶＤＳ３、ＶＤＳ７とし、トランジスタＭ１、トランジスタＭ３、トランジスタＭ１８、トランジスタＭ１９のゲート−ソース間電圧をＶＧＳ１、ＶＧＳ３、ＶＧＳ１８、ＶＧＳ１９とすると、ＶＯＵＴＭＡＸは（１２）、（１３）式のように２通り与えられる。

ここで、一例として、（１２）、（１３）式に対して、ＶＤＤ＝３Ｖ、ＶＩＮＰ＝１／２ＶＤＤ＝１．５Ｖとし、トランジスタＭ１、トランジスタＭ３、トランジスタＭ７、トランジスタＭ１８、トランジスタＭ１９の各設計パラメータを図４のように設定すると、（１４）、（１５）式を得る。

ＶＯＵＴＭＡＸは、（１４）、（１５）式で求まる値のうち小さい側で決まるため、（１５）式のＶＯＵＴＭＡＸ’が増幅回路２００の最大出力電圧（＋）となる。ところが、レベルシフト回路１０３を介さずに、カレントコンベア回路１０１におけるトランジスタＭ７のドレインとトランジスタＭ９のドレインの共通接続点とトランジスタＭ３のゲートを直接接続すると、（１４）式は（１６）式のようになる。

（１５）、（１６）式より、レベルシフト回路１０３は、増幅回路２００の最大出力電圧（＋）を増加させることができる。なお、説明は省略するが、レベルシフト回路１０４はレベルシフト回路１０３と同等であるため、同様に増幅回路２００の最大出力電圧（＋）を増加させることができる。

Refet Firat Yagicioglu, A 200uW Eight-Channel EEG Acquisition ASIC for Ambulatory EEG Systems, IEEE JOURNAL SOLID-STATE CIRCUITS, Vol43, No12, DECEMBER 2008, pp3025-3338

しかしながら、上述した増幅回路２００は、同相信号除去比の向上と最大出力電圧の増大を図るため、カレントコンベア回路１０１、カレントコンベア回路１０２、レベルシフト回路１０３、レベルシフト回路１０４が必要となる。このため、消費電流と回路規模が増大してしまう。

本発明は、上述した課題に鑑みてなされたものであって、消費電流と回路規模を削減しつつ、同相信号除去比と最大出力電圧を高めることができる増幅回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、ゲートに正入力電圧が供給される第１のトランジスタと、ゲートに負入力電圧が供給される第２のトランジスタとからなる入力差動対と、前記正入力電圧と前記負入力電圧間の差電圧に応じた差電流を生成する第１の抵抗と、ドレインから負出力電圧を供給する第３のトランジスタと、ドレインから正出力電圧を供給する第４のトランジスタとからなる出力差動対と、基準電圧に接続され、前記第１の抵抗が生成する前記差電流が供給される第２の抵抗と、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタに一定のバイアス電流を供給するバイアス回路と、を有し、前記第１のトランジスタのソースが前記第３のトランジスタのソースに接続され、前記第２のトランジスタのソースが前記第４のトランジスタのソースに接続され、前記第１のトランジスタのドレインが前記第３のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第４のトランジスタのゲートに接続され、前記入力差動対と前記出力差動対が同一極性を有するトランジスタで構成されることを特徴とする増幅回路である。

また、本発明の増幅回路において、前記第１の抵抗は、前記第１のトランジスタのソースと前記第２のトランジスタのソース間に接続され、前記第２の抵抗は、前記第３のトランジスタのドレインと前記第４のトランジスタのドレイン間に接続されることを特徴とする。

また、本発明の増幅回路において、前記バイアス回路は、前記第１のトランジスタ、及び前記第３のトランジスタにバイアス電流を供給する第５のトランジスタと、前記第１のトランジスタに供給されるバイアス電流を一定値に制御する第６のトランジスタと、前記第２のトランジスタ、及び前記第４のトランジスタにバイアス電流を供給する第７のトランジスタと、前記第２のトランジスタに供給されるバイアス電流を一定値に制御する第８のトランジスタと、前記第３のトランジスタ、及び前記第４のトランジスタに供給される電流の和を一定値に制御する第９のトランジスタ、及び第１０のトランジスタと、を有することを特徴とする。

また、本発明の増幅回路において、前記第１の抵抗は、前記第２の抵抗と同一種類の抵抗で構成されることを特徴とする。

本発明によれば、入力差動対の後段に、入力差動対と同一極性を有するトランジスタで構成される出力差動対を設け、入力差動対のソースと出力差動対のソース、及び入力差動対のドレインと出力差動対のゲートを接続することにより、入力差動対のソース−ドレイン間電圧を略一定値に保持することが可能となり、同相信号除去比と最大出力電圧を向上させながら消費電流と回路規模を削減することができる。

本発明の一実施形態による増幅回路の構成を示す回路図である。本発明の一実施形態による増幅回路の性能を説明するための参考図である。従来の増幅回路の構成を示す回路図である。従来の増幅回路の性能を説明するための参考図である。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の一実施形態による増幅回路１００の構成を示している。図１に示すように、増幅回路１００は、トランジスタＭ１及びＭ２からなる入力差動対と、トランジスタＭ３及びトランジスタＭ４からなる出力差動対と、抵抗Ｒ１、Ｒ２と、トランジスタＭ５〜Ｍ１０とから構成される。

入力差動対を構成するトランジスタＭ１（第１のトランジスタ）のゲートには正入力電圧（ＶＩＮＰ）が供給される。入力差動対を構成するトランジスタＭ２（第２のトランジスタ）のゲートには負入力電圧（ＶＩＮＮ）が供給される。抵抗Ｒ１（第１の抵抗）は、トランジスタＭ１のソースとトランジスタＭ２のソース間に接続され、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）間の差電圧（ΔＶＩＮ）に応じた差電流（ΔＩ）を生成する。

出力差動対を構成するトランジスタＭ３（第３のトランジスタ）のソースはトランジスタＭ１のソースと抵抗Ｒ１の一端に接続され、トランジスタＭ３のドレインから負出力電圧（ＶＯＵＴＮ）が供給される。出力差動対を構成するトランジスタＭ４（第４のトランジスタ）のソースはトランジスタＭ２のソースと抵抗Ｒ１の他端に接続され、トランジスタＭ４のドレインから正出力電圧（ＶＯＵＴＰ）が供給される。抵抗Ｒ２（第２の抵抗）の両端はトランジスタＭ３のドレインとトランジスタＭ４のドレイン間に接続され、抵抗Ｒ２の中点は基準電圧（ＶＣＭ）に接続される。抵抗Ｒ２には、抵抗Ｒ１に発生した差電流（ΔＩ）が供給される。

トランジスタＭ５（第５のトランジスタ）は、第１の基準電圧（ＢＩＡＳ１）に基づいて、トランジスタＭ１とトランジスタＭ３にバイアス電流を供給する。トランジスタＭ６（第６のトランジスタ）は、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ１に供給されるバイアス電流を一定値に制御する。トランジスタＭ７（第７のトランジスタ）は、第１の基準電圧（ＢＩＡＳ１）に基づいて、トランジスタＭ２とトランジスタＭ４にバイアス電流を供給する。トランジスタＭ８（第８のトランジスタ）は、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ２に供給されるバイアス電流を一定値に制御する。トランジスタＭ９（第９のトランジスタ）、トランジスタＭ１０（第１０のトランジスタ）は、第２の基準電圧（ＢＩＡＳ２）に基づいて、トランジスタＭ３とトランジスタＭ４に供給される電流の和を一定値に制御する。

また、トランジスタＭ１のドレインはトランジスタＭ３のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ４のゲートに接続される。さらに、入力差動対と出力差動対を構成するトランジスタＭ１〜Ｍ４は、全て同一極性を有するトランジスタで構成され、抵抗Ｒ１と抵抗Ｒ２は、同一種類の抵抗で構成される。

なお、抵抗Ｒ２は、トランジスタＭ３のドレインと基準電圧（ＶＣＭ）の間に接続される抵抗Ｒ３と、トランジスタＭ４のドレインと基準電圧（ＶＣＭ）の間に接続される抵抗Ｒ４とから構成され、抵抗Ｒ３と抵抗Ｒ４は抵抗値が等しいものとする。以下では、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４とする。また、増幅回路２００は、正電源電圧をＶＤＤとし、負電源電圧をＶＳＳとしている。

次に、増幅回路１００の動作を説明する。増幅回路１００は、トランジスタＭ１のゲートに正入力電圧（ＶＩＮＰ）、トランジスタＭ２のゲートに負入力電圧（ＶＩＮＮ）が供給されると、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）の差電圧（ΔＶＩＮ）を抵抗Ｒ１に供給する。抵抗Ｒ１は、差電圧（ΔＶＩＮ）と抵抗Ｒ１の抵抗値（Ｒ１）に応じた差電流（ΔＩ＝ΔＶＩＮ／Ｒ１）を発生させ、トランジスタＭ５とトランジスタＭ７からトランジスタＭ３とトランジスタＭ４に供給される電流値を変化させる。

すなわち、差電流（ΔＩ）は、トランジスタＭ５とトランジスタＭ７から定常的にトランジスタＭ３とトランジスタＭ４に供給される電流（Ｉ）の一部であり、トランジスタＭ３とトランジスタＭ４に供給される電流をＩ３、Ｉ４とすると、（１７）〜（１９）式を得る。

・正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＝負入力電圧（ＶＩＮＮ）時

トランジスタＭ３とトランジスタＭ４に供給される電流（Ｉ３、Ｉ４）は、等しいバイアス電流を供給するトランジスタＭ９とトランジスタＭ１０に吸い込まれるため、正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時、又は正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時に発生する差電流（ΔＩ）は、中点を基準電圧（ＶＣＭ）に接続された抵抗Ｒ２に全て供給される。

ここで、正出力電圧（ＶＯＵＴＰ）と負出力電圧（ＶＯＵＴＮ）の差電圧をΔＶＯＵＴとすると、（２０）〜（２５）式を得る。

・正入力電圧（ＶＩＮＰ）＞負入力電圧（ＶＩＮＮ）時

・正入力電圧（ＶＩＮＰ）＜負入力電圧（ＶＩＮＮ）時

従って、増幅回路１００は、正入力電圧（ＶＩＮＰ）と負入力電圧（ＶＩＮＮ）の差電圧（ΔＶＩＮ）を抵抗Ｒ１と、抵抗Ｒ３及び抵抗Ｒ４から構成される抵抗Ｒ２との抵抗値の比に応じて増幅することができる。また、抵抗Ｒ１と、抵抗Ｒ３及び抵抗Ｒ４から構成される抵抗Ｒ２とを同一種類の抵抗で構成することにより、増幅率の精度を高めることができる。

次に、トランジスタＭ１のソース−ドレイン間電圧について説明する。トランジスタＭ１、トランジスタＭ３のソース−ドレイン間電圧をＶＤＳ１、ＶＤＳ３とし、トランジスタＭ１のソース電圧をＶＳ１とし、トランジスタＭ１のドレイン電圧をＶＤ１とし、トランジスタＭ１、トランジスタＭ３のゲート−ソース間電圧をＶＧＳ１、ＶＧＳ３とすると、トランジスタＭ１のソース−ドレイン間電圧ＶＤＳ１は（２６）式のように制御される。

同様に、トランジスタＭ２、トランジスタＭ４のソース−ドレイン間電圧をＶＤＳ２、ＶＤＳ４とし、トランジスタＭ２のソース電圧をＶＳ２とし、トランジスタＭ２のドレイン電圧をＶＤ２とし、トランジスタＭ２、トランジスタＭ４のゲート−ソース間電圧をＶＧＳ２、ＶＧＳ４とすると、トランジスタＭ２のソース−ドレイン間電圧ＶＤＳ２は（２７）式のように制御される。

従って、トランジスタＭ１のソース−ドレイン間電圧（ＶＤＳ１）、トランジスタＭ２のソース−ドレイン間電圧（ＶＤＳ２）は、トランジスタＭ１とトランジスタＭ２に供給されるソースードレイン電流が等しく設定されていれば、従来技術に開示されるカレントコンベア回路を用いなくとも、一定値に制御することができる。このため、トランジスタＭ１、トランジスタＭ２に生じるオフセット電圧を低減させ、増幅回路１００の同相信号除去比を向上させることができる。

次に、増幅回路１００のＶＯＵＴＮにおける最大出力電圧（＋）について説明する。増幅回路１００のＶＯＵＴＮにおける最大出力電圧（＋）をＶＯＵＴＮＭＡＸとし、トランジスタＭ１、トランジスタＭ３のソース−ドレイン間電圧をＶＤＳ１、ＶＤＳ３とし、トランジスタＭ１、トランジスタＭ３のゲート−ソース間電圧をＶＧＳ１、ＶＧＳ３とすると、ＶＯＵＴＮＭＡＸは（２８）式のようになる。

ここで、一例として、（２８）式に対して、ＶＤＤ＝３Ｖ、ＶＩＮＰ＝１／２ＶＤＤ＝１．５Ｖとし、トランジスタＭ１、トランジスタＭ３の各設計パラメータを図２のように設定すると、（２９）式を得る。

従って、増幅回路１００のＶＯＵＴＮにおける最大出力電圧（＋）は、従来技術に開示されるレベルシフト回路を用いなくとも、高く設定することができる。なお、説明は省略するが、増幅回路１００は左右対称な構成であるため、増幅回路１００のＶＯＵＴＰにおける最大出力電圧（＋）は、ＶＯＵＴＮにおける最大出力電圧（＋）と同等である。

上述したように、本実施形態によれば、増幅回路１００において、入力差動対の後段に、入力差動対と同一極性を有するトランジスタで構成される出力差動対を設け、入力差動対のソースと出力差動対のソース、及び入力差動対のドレインと出力差動対のゲートを接続することにより、入力差動対のソース−ドレイン間電圧を略一定値に保持することが可能となる。このため、同相信号除去比と最大出力電圧を向上させながら消費電流と回路規模を削減することができる。

特に、トランジスタＭ１に供給されるバイアス電流を一定値に制御するトランジスタＭ６と、トランジスタＭ２に供給されるバイアス電流を一定値に制御するトランジスタＭ８とを設けたことにより、トランジスタＭ１のソース−ドレイン間電圧（ＶＤＳ１）、トランジスタＭ２のソース−ドレイン間電圧（ＶＤＳ２）を一定値に制御することができる。このため、トランジスタＭ１、トランジスタＭ２に生じるオフセット電圧を低減させ、増幅回路１００の同相信号除去比を向上させることができる。

また、上述の説明では、抵抗Ｒ１と、抵抗Ｒ３及び抵抗Ｒ４から構成される抵抗Ｒ２とを同一種類の抵抗で構成するとしたが、異なる種類で構成しても良い。抵抗Ｒ１と抵抗Ｒ２とを同一種類の抵抗で構成した場合には、増幅率の精度を向上することができる。

また、上述の説明では、抵抗Ｒ３及び抵抗Ｒ４から構成される抵抗Ｒ２は中点を基準電圧（ＶＣＭ）に接続するとしたが、中点以外を基準電圧（ＶＣＭ）に接続しても良い。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１００，２００・・・増幅回路、１０１，１０２・・・カレントコンベア回路、１０３，１０４・・・レベルシフト回路

Claims

ゲートに正入力電圧が供給される第１のトランジスタと、ゲートに負入力電圧が供給される第２のトランジスタとからなる入力差動対と、
前記正入力電圧と前記負入力電圧間の差電圧に応じた差電流を生成する第１の抵抗と、
ドレインから負出力電圧を供給する第３のトランジスタと、ドレインから正出力電圧を供給する第４のトランジスタとからなる出力差動対と、
基準電圧に接続され、前記第１の抵抗が生成する前記差電流が供給される第２の抵抗と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタに一定のバイアス電流を供給するバイアス回路と、
を有し、
前記第１のトランジスタのソースが前記第３のトランジスタのソースに接続され、前記第２のトランジスタのソースが前記第４のトランジスタのソースに接続され、前記第１のトランジスタのドレインが前記第３のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第４のトランジスタのゲートに接続され、前記入力差動対と前記出力差動対が同一極性を有するトランジスタで構成されることを特徴とする増幅回路。
前記第１の抵抗は、前記第１のトランジスタのソースと前記第２のトランジスタのソース間に接続され、前記第２の抵抗は、前記第３のトランジスタのドレインと前記第４のトランジスタのドレイン間に接続されることを特徴とする請求項１に記載の増幅回路。
前記バイアス回路は、
前記第１のトランジスタ、及び前記第３のトランジスタにバイアス電流を供給する第５のトランジスタと、
前記第１のトランジスタに供給されるバイアス電流を一定値に制御する第６のトランジスタと、
前記第２のトランジスタ、及び前記第４のトランジスタにバイアス電流を供給する第７のトランジスタと、
前記第２のトランジスタに供給されるバイアス電流を一定値に制御する第８のトランジスタと、
前記第３のトランジスタ、及び前記第４のトランジスタに供給される電流の和を一定値に制御する第９のトランジスタ、及び第１０のトランジスタと、
を有することを特徴とする請求項１に記載の増幅回路。
前記第１の抵抗は、前記第２の抵抗と同一種類の抵抗で構成されることを特徴とする請求項１に記載の増幅回路。