JP5936975B2

JP5936975B2 - Ｄ級増幅回路

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Publication number: JP5936975B2
Application number: JP2012215761A
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Inventors: 康之遠藤
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Priority date: 2012-09-28
Filing date: 2012-09-28
Publication date: 2016-06-22
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Also published as: JP2014072613A

Description

本発明は、出力オフセット電圧をキャンセルできるようにしたＤ級増幅回路に関する。

スピーカ駆動パワーアンプに対する要求例としてポップノイズ対策がある。スピーカ駆動パワーアンプにおいて、Ｄ級増幅回路は、一般的にＡＢ級増幅回路に比べて損失が少なく放熱板のスペースを無くすことができ、小型化を目指したセットでメリットがあるが、Ｄ級増幅回路に特化したポップノイズ対策が必要である。

図５に、一般的なＤ級増幅装置の構成を示す。図５に示すようにＤ級増幅装置は、Ｄ級増幅回路１０Ａ、出力ローパスフィルタ２０、スピーカ３０、およびリチウムイオンバッテリなどの電池を用いる電源４０から構成される。Ｄ級増幅回路１０Ａは、ＰＷＭ変調器１０Ａ１とＤ級出力ドライバ１０Ａ２からなる。

図５のＤ級増幅装置では、音声信号がＤ級増幅回路１０Ａに入力されると、ＰＷＭ変調器１０Ａ１でその音声信号がＰＷＭ信号に変調される。ＰＷＭ変調信号は、出力が低インピーダンスのＤ級出力ドライバ１０Ａ２で振幅増幅され、出力ローパスフィルタ２０で音声信号帯域の信号にフィルタリングされてから、スピーカ３０を駆動する。

図６に、上記したＤ級増幅回路１０Ａと出力ローパスフィルタ２０の具体例を示す。以下で説明する符号末尾のｐは正側（ハイサイド）を、ｎは負側（ローサイド）を示すものとする。図６に示すＤ級増幅回路１０Ａは、全差動オペアンプ１１、コンパレータ１２ｐ，１２ｎ、三角波発振器１３、Ｄ級出力ドライバ１４ｐ，１４ｎ、入力抵抗Ｒ１ｐ，Ｒ１ｎ、帰還抵抗Ｒ２ｐ，Ｒ２ｎ、積分用キャパシタＣ１ｐ，Ｃ１ｎ、バイアス電圧ＶＢから構成される。出力ローパスフィルタ２０は、ローパスフィルタ２１ｐ，２１ｎから構成される。

Ｄ級増幅回路１０Ａの動作を説明する。バイアス電圧ＶＢによりバイアスされた、互いに逆相の音声信号Ｓｐ，Ｓｎが入力信号Ｖｉｐ，Ｖｉｎとして、入力抵抗Ｒ１ｐ，Ｒ１ｎを介してノードＮ１ｐ，Ｎ１ｎに入力される。この入力信号Ｖｉｐ，Ｖｉｎは、出力信号Ｖｏｐ，Ｖｏｎを帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してフィードバックした信号とノードＮ１ｐ，Ｎ１ｐでそれぞれ減算されて、減算信号Ｖ１ｐ，Ｖ１ｎとなる。この減算信号Ｖ１ｐ，Ｖ１ｎは、キャパシタＣ１ｐ，Ｃ１ｎと全差動オペアンプ１１からなる積分器によって積分されて、積分信号Ｖ２ｐ，Ｖ２ｎとなる。この積分信号Ｖ２ｐ，Ｖ２ｎは、コンパレータ１２ｐ，１２ｎにおいて、三角波発生回路１３で生成される三角波（音声信号周波数より十分に大きな周波数をもち且つバイアス電圧ＶＢと同じＤＣ電圧をもつ）と比較されることで、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎに変調される。このＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは、Ｄ級出力ドライバ１４ｐ，１４ｎにて振幅増幅され、出力信号Ｖｏｐ，Ｖｏｎとなる。そして、この出力信号Ｖｏｐ，Ｖｏｎは、出力ローパスフィルタ２０にて音声周波数帯域の信号にフィルタリングされ、ＢＴＬでスピーカ３０を駆動する。動作中の各信号の波形例を図７に示した。Ｖｓｐｐはスピーカ３０の正側入力電圧、Ｖｓｐｎはスピーカ３０の負側入力電圧である。

ここで、半導体プロセスばらつきにより、全差動アンプ１１自体のオフセット、入力抵抗Ｒ１ｐとＲ１ｎの間の相対ばらつき、帰還抵抗Ｒ２ｐとＲ２ｎの間の相対ばらつき等により、入力オフセット電圧Ｖoff１が発生すると、入力信号無入力時に、出力電圧Ｖｏｐ，Ｖｏｎの間に、出力オフセット電圧Ｖoff２が発生する。

ノードＮ１ｐ，Ｎ１ｎについてキルヒホッフ電流則を解くと、そのノードＮ１ｐ，Ｎ１ｎの電圧Ｖ１ｐ，Ｖ１ｎは式（１）、（２）で表される。

また、入力オフセット電圧Ｖoff１に関して、式（３）が成立する。

さらに、入力信号無入力時に、Ｖｉｐ＝Ｖｉｎである。いま、Ｖｉｐ＝Ｖｉｎ＝Ｖｉと置いたとき、式（１）〜（３）より式（４）が導出される。

式（４）を満たすようなＶｏｐ，Ｖｏｎの差分電圧が出力オフセット電圧Ｖoff２であり、式（５）で表される。

このオフセット電圧Ｖoff２に起因して、図８に示すように、Ｄ級増幅回路１０Ａの起動時および停止時に、スピーカ３０に電圧信号が発生し、ポップノイズとして再生されてしまう。

このポップノイズを低減するためには、Ｄ級増幅回路の起動時や停止時に、出力オフセット電圧キャンセル期間を設け、オフセット電圧Ｖoff１の影響を低減するための、出力オフセット電圧キャンセルを行う必要がある。

図９に、このような出力オフセット電圧キャンセル回路５０と、それを制御するための電流コントロールロジック回路６０を、図６で説明したＤ級増幅回路１０Ａに内蔵させて構成したＤ級増幅回路１０Ｂの回路構成例を示す（特許文献１）。出力オフセット電圧キャンセル回路５０は、抵抗Ｒ４〜Ｒ６、キャパシタＣ４、スイッチＳＷ２，ＳＷ３、定電流源５１により構成されている。電流コントロールロジック回路６０は、全差動オペアンプ１１の出力電圧Ｖ２ｐ，Ｖ２ｎを取り込んで、その極性に応じてスイッチＳＷ２，ＳＷ３の切り替えを制御する。動作は、出力オフセット電圧キャンセル期間と通常動作期間に分けることができる。以下、同回路の動作を説明する。

図９のＤ級増幅回路１０Ｂを起動すると、出力オフセット電圧キャンセル期間に移行する。このオフセット電圧キャンセル期間では、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が高インピーダンスであり、全差動オペアンプ１１がオープンループ動作となる。よって、生じていた入力オフセット電圧Ｖoff１は差動オペアンプ１１のオープンループゲイン倍に増幅され、出力積分電圧Ｖ２ｐ，Ｖ２ｎが生成される。この電圧Ｖ２ｐ，Ｖ２ｎの極性を電流コントロールロジック回路６０に取り込み、スイッチＳＷ２，ＳＷ３を制御する。ここで、電圧Ｖ２ｐが負、電圧Ｖ２ｎが正であるときは、電流コントロールロジック回路６０により、スイッチＳＷ２は接点ａが接点ｃに、接点ｂが接点ｄに接続されている。また、スイッチＳＷ３は接点ｆが接点ｇに接続され、キャパシタＣ４がバイアス電圧ＶＢで充電されている。よって、Ｖ１ｐ＝Ｖ１ｎ＝Ｖ８＝ＶＢになっている。

この後、スイッチＳＷ３の接点ｆが接点ｉが接続されることにより、キャパシタＣ４に蓄積されていた電荷が電流源５１により放電される。そして、この放電によりノードＮ１ｎの電圧が順次低下し、ある時点で出力積分電圧Ｖ２ｐ，Ｖ２ｎの極性が反転する。この極性が反転したとき、電流コントロールロジック回路６０により、スイッチＳＷ３の接点ｆがオープン接点ｈに接続され、キャパシタＣ４と電流源５１との接続が切断される。このようにしてスイッチＳＷ３が開放状態となることで、キャパシタＣ４に生じた電圧Ｖ８（＝Ｖ１ｎ）が保持される。この電圧Ｖ８が、出力オフセットキャンセル電圧となる。この後、Ｄ級増幅回路１０Ｂは通常動作期間に移行する。

このような出力オフセット電圧キャンセル動作により、出力オフセット電圧Ｖoff２がキャンセルされるため、この後に通常動作期間に移行してスピーカ３０が駆動開始してもポップノイズが発生しない。そして、この後スイッチＳＷ３の接点ｆが接点ｇに接続され、抵抗Ｒ６を介してキャパシタＣ４がバイアス電源ＶＢと接続される。キャパシタＣ４には、そのキャパシタＣ４と抵抗Ｒ６の時定数により緩やかにバイアス電圧ＶＢに充電される。この電圧変動が人間の可聴周波数帯域にくらべて十分に小さければ、音声信号の再生品位にはほとんど影響しない。出力オフセット電圧キャンセル動作の波形例を図１０に示した。

米国特許第７，１４２，０４７号明細書

前記した従来技術には問題が２つある。１つ目は全差動オペアンプ１１のもつオフセット電圧、および入力抵抗Ｒ１ｐ，Ｒ１ｎの間に相対ばらつきに起因する入力オフセット電圧をキャンセルすることはできるが、帰還抵抗Ｒ２ｐ，Ｒ２ｎ間の相対ばらつきに起因するオフセット電圧をキャンセルできない問題である。２つ目は停止時の出力オフセットキャンセル動作ができない問題である。

まず、１つ目の問題に関して説明する。抵抗Ｒ５を介し、キャパシタＣ４がノードＮ１ｎと接続されたと仮定する。このとき、出力オフセット電圧キャンセル期間における電圧Ｖ１ｐ，Ｖ１ｎについてキルヒホッフ電流則を解くと、その電圧Ｖ１ｐ，Ｖ１ｎは式（６）、（７）で表される。

また、全差動オペアンプ１１の入力端子において式（８）が成立したとき、オフセット電圧がキャンセルされる。

式（６）〜（８）より、オフセット電圧キャンセル回路５０にて発生する電圧Ｖ８を用いることで、式（９）が導出される。

式（９）より、従来技術では、全差動オペアンプ１１の入力オフセット電圧および入力抵抗Ｒ１ｐ，Ｒ１ｎの相対ばらつき起因による出力オフセット電圧がキャンセルできる。しかし、式（４）の、帰還抵抗Ｒ２ｐ，Ｒ２ｎの相対ばらつきに起因するオフセット電圧のキャンセルは行われていない。

次に、２つ目の問題について説明する。停止時の出力オフセット電圧キャンセル動作は、通常動作期間から停止時出力オフセット電圧キャンセル期間を経て、スタンバイ期間へ移行させるシステムとしなければならない。しかし、従来技術は、出力オフセット電圧キャンセル期間に積分器がオープンループ動作となり、ＰＷＭ変調回路が停止するため、停止時出力オフセットキャンセル動作ができない。

本発明の目的は、起動時および停止時に、全差動オペアンプのもつオフセット電圧および入力抵抗間、帰還抵抗間の相対ばらつきに依存するオフセット電圧をキャンセルできるようにしたＤ級増幅回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、正側帰還信号を正側入力信号から減算した信号と負側帰還信号を負側入力信号から減算した信号をそれぞれ積分する積分回路と、該積分回路の正側積分出力信号と負側積分出力信号をそれぞれＰＷＭ変調するＰＷＭ変調回路と、該ＰＷＭ変調回路から出力する正側ＰＷＭ変調信号と負側ＰＷＭ変調信号を入力しぞれぞれ増幅するＤ級出力ドライバと、該Ｄ級出力ドライバの正側出力信号を前記正側帰還信号として帰還させる正側帰還抵抗および前記Ｄ級出力ドライバの負側出力信号を前記負側帰還信号として帰還させる負側帰還抵抗とを備え、且つ前記Ｄ級出力ドライバの出力が、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の通常動作中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後のスタンバイ状態で高インピーダンスに設定される、Ｄ級増幅回路において、前記正側入力信号に正側調整信号を加算させる正側可変電流源および前記負側入力信号に負側調整信号を加算させる負側可変電流源を設け、前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差が０となるように、前記正側可変電流源および前記負側可変電流源を制御して、出力オフセット電圧キャンセルを行うものであって、前記出力オフセット電圧キャンセルの内の起動時出力オフセット電圧キャンセルは、前記第１のタイマ時間内において、前記正側ＰＷＭ変調信号を前記正側帰還抵抗に切替接続するとともに前記負側ＰＷＭ変調信号を前記負側帰還抵抗に切替接続して行い、前記出力オフセット電圧キャンセルの内の停止時出力オフセット電圧キャンセルは、前記第２のタイマ時間内において、前記正側出力信号を前記正側帰還抵抗に接続するとともに前記負側出力信号を前記負側帰還抵抗に接続して行う、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ級増幅回路において、前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差を検出する位相差検出回路と、該位相差検出回路で検出された正側位相差検出信号によって充電されるとともに前記位相差検出回路で検出された負側位相差検出信号によって放電される正側キャパシタおよび前記正側位相差検出信号によって放電されるとともに前記負側位相差検出信号によって充電される負側キャパシタを備えたローパスフィルタと、前記正側キャパシタの電圧に応じて前記正側可変電流源を制御するとともに前記負側キャパシタの電圧に応じて前記負側可変電流源を制御する電流源コントローラと、からなる出力オフセット電圧キャンセル回路を備えることを特徴とする。
請求項３にかかる発明は、請求項２に記載のＤ級増幅回路において、前記ローパスフィルタは、前記起動時出力オフセット電圧キャンセルの際は小さな時定数に設定され、前記停止時出力オフセット電圧キャンセルの際は大きな時定数に設定されることを特徴とする。

本発明によれば、Ｄ級増幅回路の起動時および停止時における出力オフセット電圧を打ち消すことができ、このとき、全差動オペアンプのもつオフセット電圧および入力抵抗間の相対ばらつきに起因するオフセット電圧の他に、帰還抵抗間の相対ばらつきに依存するオフセット電圧をもキャンセルできる。また、出力オフセット電圧キャンセル回路のローパスフィルタの時定数を、起動時出力オフセット電圧キャンセルの際は小さく設定し、停止時出力オフセット電圧キャンセルの際は大きく設定することにより、起動時は高速キャンセル動作を行わせ、停止時はノイズ発生を極力防ぐキャンセル動作を行わせることが可能となる。

本発明の実施例のＤ級増幅装置の回路図である。図１に示すＤ級増幅装置の起動時出力オフセット電圧キャンセルの動作波形図である。図１に示すＤ級増幅装置の停止時出力オフセット電圧キャンセルの動作波形図である。図１に示すＤ級増幅装置の出力オフセット電圧キャンセル回路の回路図である。従来のＤ級増幅装置の構成図である。従来のＤ級増幅装置の回路図である。図６に示すＤ級増幅装置の音声信号再生時の動作波形図である。図６に示すＤ級増幅装置の起動時におけるポップノイズ発生の動作波形図である。従来の出力オフセット電圧キャンセル回路を内蔵したＤ級増幅装置の回路図である。図９に示すＤ級増幅装置の出力オフセット電圧キャンセルの動作波形図である。

図１に、本発明の実施例のＤ級増幅装置を示す。このＤ級増幅装置は、Ｄ級増幅回路１０、出力ローパスフィルタ２０、スピーカ３０で構成される。そして、Ｄ級増幅回路１０は、全差動オペアンプ１１、コンパレータ１２ｐ，１２ｎ、三角波発振器１３、Ｄ級出力ドライバ１４ｐ，１４ｎ、可変電流源１５ｐ，１５ｎ、出力オフセット電圧キャンセル回路１６、入力抵抗Ｒ１ｐ，Ｒ１ｎ、帰還抵抗Ｒ２ｐ，Ｒ２ｎ、積分用キャパシタＣ１ｐ，Ｃ１ｎ、バイアス電圧ＶＢ、スイッチＳＷ１ｐ，ＳＷ１ｎから構成される。そして、出力オフセット電圧キャンセル回路１６は、位相検出器１７、ローパスフィルタ１８、電流源コントローラ１９から構成される。

図４に、ローパスフィルタ１８、電流源コントローラ１９、および可変電流源１５ｐ，１５ｎの具体例を示す。ローパスフィルタ１８は、電流源１８１ｐ，１８１ｎ，１８２ｐ，１８２ｎ、ＰＭＯＳトランジスタＭＰ１ｐ，ＭＰ１ｎ、ＮＭＯＳトランジスタＭＮ１ｐ，ＭＮ１ｎ、およびキャパシタＣ２ｐ，Ｃ２ｎで構成される。また、電流源コントローラ１９は、ＰＭＯＳトランジスタＭＰ２ｐ，ＭＰ２ｎ、ＮＭＯＳトランジスタＭＮ２ｐ，ＭＮ２ｎ、抵抗Ｒ３ｐ，Ｒ３ｎで構成される。電流源１５ｐはＰＭＯＳトランジスタＭＰ３ｐで、電流源１５ｎはＰＭＯＳトランジスタＭＰ３ｎで、それぞれ構成される。

本実施例のＤ級増幅回路１０の動作は、「起動時出力オフセット電圧キャンセル期間」、「通常動作」、「停止時出力オフセット電圧キャンセル期間」、「スタンバイ状態」の４つに分けられる。なお、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスは、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の「通常動作」中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後の「スタンバイ状態」で高インピーダンスに設定される。「起動時出力オフセット電圧キャンセル期間」は第１のタイマ時間内、「停止時出力オフセット電圧キャンセル期間」は第２のタイマ時間内である。

まず、「起動時出力オフセット電圧キャンセル期間」を説明する。この期間は、Ｄ級出力ドライバ１４ｐ，１４ｎの出力は高インピーダンスに設定される。また、スイッチＳＷ１ｐ，ＳＷ１ｎが波線側に切り替えられ、コンパレータ１２ｐのＰＷＭ変調信号Ｖ３ｐが帰還抵抗Ｒ２ｐを介してノードＮ１ｐに接続され、コンパレータ１２ｎのＰＷＭ変調信号Ｖ３ｎが帰還抵抗Ｒ２ｎを介してノードＮ１ｎに接続される。

このときは、オーディオ信号Ｓｐ，Ｓｎは無入力状態で、バイアス電圧ＶＢが入力抵抗Ｒ１ｐ，Ｒ１ｎを介して入力される。このバイアス電圧ＶＢは、帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してフィードバックされたＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎと減算される。減算信号はキャパシタＣ１ｐ，Ｃ１ｎと全差動オペアンプ１１からなる積分器にて積分される。積分信号はコンパレータ１２ｐ，１２ｎにおいて、三角波発生回路１３にて生成される三角波（音声信号周波数より十分に大きな周波数をもち且つバイアス電圧ＶＢと同じＤＣ電圧をもつ）と比較され、これによりＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎが出力される。オーディオ信号Ｓｐ，Ｓｎが無信号時のＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは、本来ならばＤＵＴＹ５０％の同相の信号である。

しかし、全差動オペアンプ１１のオフセット電圧、入力抵抗Ｒ１ｐ，Ｒ１ｎの間および帰還抵抗Ｒ２ｐ，Ｒ２ｎの間の相対ばらつきに起因する入力オフセット電圧Ｖoff１により出力オフセット電圧Ｖoff２が生じた場合は、「Ｖoff２／ＶＤＤ」［％］のＤＵＴＹ比で表される位相差が、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの間に生じる。位相差の生じたＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは位相検出器１７に入力され、正側位相差検出信号Ｖ５と、負側位相差検出信号Ｖ６に変換される。

正側位相差検出信号Ｖ５はローパスフィルタ１８のトランジスタＭＰ１ｐ，ＭＮ１ｎのオン／オフを制御し、負側位相差検出信号Ｖ６はローパスフィルタ１８のトランジスタＭＮ１ｐ，ＭＰ１ｎのオン／オフを制御する。そして、トランジスタＭＰ１ｐ，ＭＮ１ｐのオン／オフによりキャパシタＣ２ｐが充放電され、トランジスタＭＰ１ｎ，ＭＮ１ｎのオン／オフによりキャパシタＣ２ｎが充放電される。このように、位相差検出信号Ｖ５，Ｖ６は、ローパスフィルタ１８により可聴周波数帯域より十分に低い周波数成分の平滑信号Ｖ７p，Ｖ７ｎに変換される。平滑信号Ｖ７ｐ，Ｖ７ｎは電流源コントローラ１９に入力し、この電流源コントローラ１９によって電流源１５ｐ，１５ｎの電流値Ｉ１ｐ，Ｉ１ｎが制御され、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０となるように動作する。

ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０になった後は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わり、出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎにそれぞれ接続され、第１のタイマ時間が経過すると、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが低インピーダンスに設定され、「通常動作」に移行する。このときＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差は０であるため、出力オフセット電圧Ｖoff２は０である。「起動時出力オフセット電圧キャンセル期間」から「通常動作」に移行する動作中の各信号波形例を図２に示した。

次に、「停止時出力オフセット電圧キャンセル期間」を説明する。「通常動作」において停止操作が行われると、オーディオ信号Ｓｐ，Ｓｎは無入力状態となり、また、第２のタイマ時間のカウントが開始し、その第２のタイマ時間の経過後に、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが高インピーダンスに設定される。「停止時出力オフセット電圧キャンセル期間」この第２のタイマ時間中に行われる。

この「停止時出力オフセット電圧キャンセル期間」は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わっており、Ｄ級出力ドライバ１４ｐ，１４ｎの出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してノードＮ１ｐ，Ｎ１ｎに帰還される。そして、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの間の位相差が０となるように出力オフセット電圧キャンセル回路１６が動作する。このようにして、出力電圧Ｖｏｐ，Ｖｏｎの間の位相差が０となった以後に、第２のタイマ時間が経過してＤ級増幅回路１０が「スタンバイ状態」になるが、「スタンバイ状態」になる以前に出力オフセット電圧Ｖoff２は０になるため、停止時ポップノイズは発生しない。「停止時出力オフセット電圧キャンセル期間」から「スタンバイ状態」に移行する動作中の各ノード波形例を図３に示した。

次に、図４のローパスフィルタ１８と電流源コントローラ１９および可変電流源１５ｐ，１５ｎＩの動作を説明する。ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎ間の位相差によって生成される位相差検出信号Ｖ５，Ｖ６により、キャパシタＣ２ｐが電流源１８１ｐ，１８２ｐで充放電され、キャパシタＣ２ｎが電流源１８１ｎ，１８２ｎで充放電され、平滑電圧Ｖ７ｐ，Ｖ７ｎが発生する。電圧Ｖ７ｐ，Ｖ７ｎは式（１０）、式（１１）で表される。

電圧Ｖ７ｐ，Ｖ７ｎをソース帰還抵抗Ｒ３ｐ，Ｒ３ｎによって線形に近いトランスコングクタンスを持つソース接地トランジスタＭＮ２ｐ、ＭＮ２ｎのゲートに入力し、電圧Ｖ７ｐ，Ｖ７ｎに比例する電流に変換後、電流源１５ｐ，１５ｎから電流Ｉ１ｐ，Ｉ１ｎとして出力し、ＰＷＭ変調回路１０の位相差調整に使用する。電圧Ｖ７ｐ，Ｖ７ｎの時間変化量とＰＷＭ変調回路１０の入力電流への変換比によって、最小オフセットキャンセル電圧が決定する。時間変化量が大きいほど、ＰＷＭ変調回路１０の入力電流への変換比が小さいほど、最小オフセットキャンセル電圧が小さい。

起動時は、第１のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が高インピーダンスであり、オフセットキャンセル時の電圧変化はスピーカ３０から再生されないため、最小出力オフセットキャンセル電圧の仕様を満たす範囲で式（１０）、（１１）の電圧Ｖ７ｐ，Ｖ７ｎの時間変化を早くすることができ、Ｄ級増幅回路１０の高速起動が可能になる。つまり、起動時出力オフセット電圧キャンセルの際は、ローパスフィルタ１８の時定数を小さい値に設定切り替えすることが望ましい。

停止時は、第２のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が低インピーダンスであり、出力オフセットキャンセル時の電圧変化がスピーカから再生される。そのため、式（１０）、（１１）の電圧Ｖ７ｐ，Ｖ７ｎの変動が人間の可聴周波数帯域にくらべて十分に小さくするように設定する。つまり、停止時出力オフセット電圧キャンセルの際は、ローパスフィルタ１８の時定数を大きい値に設定切り替えすることが望ましい。

１０，１０Ａ，１０Ｂ：Ｄ級増幅回路
１１：全差動オペアンプ
１２ｐ，１２ｎ：コンパレータ
１３：三角波発生回路
１４ｐ，１４ｎ：Ｄ級出力ドライバ
１５ｐ，１５ｎ：可変電流源
１６：出力オフセット電圧キャンセル回路
１７：位相検出器
１８：ローパスフィルタ
１９：電流源コントローラ
２０：出力ローパスフィルタ
３０：スピーカ
４０：電池
５０：出力オフセット電圧キャンセル回路
６０：電流コントロールロジック回路

Claims

正側帰還信号を正側入力信号から減算した信号と負側帰還信号を負側入力信号から減算した信号をそれぞれ積分する積分回路と、該積分回路の正側積分出力信号と負側積分出力信号をそれぞれＰＷＭ変調するＰＷＭ変調回路と、該ＰＷＭ変調回路から出力する正側ＰＷＭ変調信号と負側ＰＷＭ変調信号を入力しぞれぞれ増幅するＤ級出力ドライバと、該Ｄ級出力ドライバの正側出力信号を前記正側帰還信号として帰還させる正側帰還抵抗および前記Ｄ級出力ドライバの負側出力信号を前記負側帰還信号として帰還させる負側帰還抵抗とを備え、且つ前記Ｄ級出力ドライバの出力が、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の通常動作中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後のスタンバイ状態で高インピーダンスに設定される、Ｄ級増幅回路において、
前記正側入力信号に正側調整信号を加算させる正側可変電流源および前記負側入力信号に負側調整信号を加算させる負側可変電流源を設け、前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差が０となるように、前記正側可変電流源および前記負側可変電流源を制御して、出力オフセット電圧キャンセルを行うものであって、
前記出力オフセット電圧キャンセルの内の起動時出力オフセット電圧キャンセルは、前記第１のタイマ時間内において、前記正側ＰＷＭ変調信号を前記正側帰還抵抗に切替接続するとともに前記負側ＰＷＭ変調信号を前記負側帰還抵抗に切替接続して行い、
前記出力オフセット電圧キャンセルの内の停止時出力オフセット電圧キャンセルは、前記第２のタイマ時間内において、前記正側出力信号を前記正側帰還抵抗に接続するとともに前記負側出力信号を前記負側帰還抵抗に接続して行う、
ことを特徴とするＤ級増幅回路。
請求項１に記載のＤ級増幅回路において、
前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差を検出する位相差検出回路と、
該位相差検出回路で検出された正側位相差検出信号によって充電されるとともに前記位相差検出回路で検出された負側位相差検出信号によって放電される正側キャパシタおよび前記正側位相差検出信号によって放電されるとともに前記負側位相差検出信号によって充電される負側キャパシタを備えたローパスフィルタと、
前記正側キャパシタの電圧に応じて前記正側可変電流源を制御するとともに前記負側キャパシタの電圧に応じて前記負側可変電流源を制御する電流源コントローラと、
からなる出力オフセット電圧キャンセル回路を備えることを特徴とするＤ級増幅回路。
請求項２に記載のＤ級増幅回路において、
前記ローパスフィルタは、前記起動時出力オフセット電圧キャンセルの際は小さな時定数に設定され、前記停止時出力オフセット電圧キャンセルの際は大きな時定数に設定されることを特徴とするＤ級増幅回路。