JP6434314B2

JP6434314B2 - Ｄ級増幅回路

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Publication number: JP6434314B2
Application number: JP2015000896A
Authority: JP
Inventors: 康之遠藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2015-01-06
Filing date: 2015-01-06
Publication date: 2018-12-05
Anticipated expiration: 2035-01-06
Also published as: JP2016127483A

Description

本発明は、チップサイズの縮小を図ることでコストアップを最小限に抑えつつ、出力オフセット電圧をキャンセルできるようにしたＤ級増幅回路に関する。

スピーカ駆動パワーアンプに対する要求例としてポップノイズ対策がある。Ｄ級増幅回路は、一般的にＡＢ級増幅回路に比べて損失が少なく放熱板のスペースを無くすことができ、小型化を目指したセットでメリットがあるが、Ｄ級増幅回路に特化したポップノイズ対策が必要である。ポップノイズは、Ｄ級増幅回路の起動時や停止時に発生する出力オフセット電圧により生じるため、ポップノイズ対策回路を追加し出力オフセット電圧キャンセルを行う。しかし、ポップノイズ対策回路を追加することにより、必然的にコストアップが発生する。そのため、追加回路を小型化し、コストアップを最小限に抑えることが、製品を開発する上で重要となる。

図５に一般的なＤ級増幅装置の構成を示す。図５に示すようにＤ級増幅装置は、Ｄ級増幅回路１０Ａ、出力ローパスフィルタ２０、スピーカ３０、およびリチウムイオンバッテリなどの電池を用いる電源４０から構成される。Ｄ級増幅回路１０Ａは、ＰＷＭ変調器１０Ａ１とＤ級出力ドライバ１０Ａ２からなる。

図５のＤ級増幅装置では、音声信号がＤ級増幅回路１０Ａに入力されると、ＰＷＭ変調器１０Ａ１でその音声信号がＰＷＭ信号に変調される。ＰＷＭ変調信号は、出力が低インピーダンスのＤ級出力ドライバ１０Ａ２で振幅増幅され、出力ローパスフィルタ２０で音声信号帯域の信号にフィルタリングされてから、スピーカ３０を駆動する。

図６に、上記したＤ級増幅回路１０Ａと出力ローパスフィルタ２０の具体例を示す。以下で説明する符号末尾のｐは正側（ハイサイド）を、ｎは負側（ローサイド）を示すものとする。図６に示すＤ級増幅回路１０Ａは、全差動オペアンプ１１、コンパレータ１２ｐ，１２ｎ、三角波発振器１３、Ｄ級出力ドライバ１４ｐ，１４ｎ、出力オフセット電圧キャンセル回路１５Ａ、ＣＭＯＳスイッチＳＷ１ｐ，ＳＷ１ｎ、入力抵抗Ｒ１ｐ，Ｒ１ｎ、帰還抵抗Ｒ２ｐ，Ｒ２ｎ、積分用キャパシタＣ１ｐ，Ｃ１ｎ、バイアス電圧ＶＢから構成される。そして、出力オフセット電圧キャンセル回路は、可変電流源１６Ａｐ，１６Ａｎ、位相検出器１７、電流源コントローラ１８Ａから構成され、出力ローパスフィルタ２０は、ローパスフィルタ２１ｐ，２１ｎから構成される。

Ｄ級増幅回路１０Ａの動作を説明する。バイアス電圧ＶＢによりバイアスされた、互いに逆相の音声信号Ｓｐ，Ｓｎが入力信号Ｖｉｐ，Ｖｉｎとして、入力抵抗Ｒ１ｐ，Ｒ１ｎを介してノードＮ１ｐ，Ｎ１ｎに入力される。この入力信号Ｖｉｐ，Ｖｉｎは、出力信号Ｖｏｐ，Ｖｏｎを帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してフィードバックした信号とノードＮ１ｐ，Ｎ１ｎでそれぞれ減算されて、減算信号Ｖ１ｐ，Ｖ１ｎとなる。この減算信号Ｖ１ｐ，Ｖ１ｎは、キャパシタＣ１ｐ，Ｃ１ｎと全差動オペアンプ１１からなる積分器によって積分されて、積分信号Ｖ２ｐ，Ｖ２ｎとなる。この積分信号Ｖ２ｐ，Ｖ２ｎは、コンパレータ１２ｐ，１２ｎにおいて三角波発生回路１３で生成される三角波（音声信号周波数より十分に大きな周波数をもち且つバイアス電圧ＶＢと同じＤＣ電圧をもつ）と比較されることで、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎに変調される。このＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは、Ｄ級出力ドライバ１４ｐ，１４ｎにて振幅増幅され、出力信号Ｖｏｐ，Ｖｏｎとなる。そして、この出力信号Ｖｏｐ，Ｖｏｎは、出力ローパスフィルタ２０にて音声周波数帯域の信号にフィルタリングされ、ＢＴＬでスピーカ３０を駆動する。Ｖｓｐｐはスピーカ３０の正側入力電圧、Ｖｓｐｎはスピーカ３０の負側入力電圧である。

図７に、可変電流源１６Ａｐ，１６Ａｎおよび電流源コントローラ１８Ａの具体例を示す。電流源１６ＡｐはＰＭＯＳトランジスタＭＰ３ｐで、電流源１６ＡｎはＰＭＯＳトランジスタＭＰ３ｎで、それぞれ構成される。電流源コントローラ１８Ａは、電流源１８１ｐ，１８１ｎ，１８２ｐ，１８２ｎ、ＰＭＯＳトランジスタＭＰ１ｐ，ＭＰ１ｎ，ＭＰ２ｐ，ＭＰ２ｎ、ＮＭＯＳトランジスタＭＮ１ｐ，ＭＮ１ｎ，ＭＮ２ｐ，ＭＮ２ｎ、キャパシタＣ２Ａｐ，Ｃ２Ａｎ、および抵抗Ｒ３ｐ，Ｒ３ｎ、インバータＸ１，Ｘ２で構成される。

図６のＤ級増幅回路１０Ａの動作は、「起動時出力オフセット電圧キャンセル期間」、「通常動作」、「停止時出力オフセット電圧キャンセル期間」、「スタンバイ状態」の４つに分けられる。なお、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスは、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の「通常動作」中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後の「スタンバイ状態」で高インピーダンスに設定される。「起動時出力オフセット電圧キャンセル期間」は第１のタイマ時間内、「停止時出力オフセット電圧キャンセル期間」は第２のタイマ時間内である。

まず、「起動時出力オフセット電圧キャンセル期間」について、図６の出力オフセット電圧キャンセル回路の動作を説明する。この期間は、Ｄ級出力ドライバ１４ｐ，１４ｎの出力は高インピーダンスに設定される。また、スイッチＳＷ１ｐ，ＳＷ１ｎが波線側に切り替えられ、コンパレータ１２ｐのＰＷＭ変調信号Ｖ３ｐが帰還抵抗Ｒ２ｐを介してノードＮ１ｐに接続され、コンパレータ１２ｎのＰＷＭ変調信号Ｖ３ｎが帰還抵抗Ｒ２ｎを介してノードＮ１ｎに接続される。

このときは、オーディオ信号Ｓｐ，Ｓｎは無入力状態で、バイアス電圧ＶＢが入力抵抗Ｒ１ｐ，Ｒ１ｎを介して入力される。このバイアス電圧ＶＢは、帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してフィードバックされたＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎと減算される。減算信号はキャパシタＣ１ｐ，Ｃ１ｎと全差動オペアンプ１１からなる積分器にて積分される。積分信号はコンパレータ１２ｐ，１２ｎにおいて、三角波発生回路１３にて生成される三角波と比較され、これによりＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎが出力される。オーディオ信号Ｓｐ，Ｓｎが無信号時のＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは、本来ならばＤＵＴＹ＝５０％の同相の信号である。

しかし、全差動オペアンプ１１の入力オフセット電圧Ｖｏｆｆ１により出力オフセット電圧Ｖｏｆｆ２が生じた場合は、「Ｖｏｆｆ２／ＶＤＤ」［％］のＤＵＴＹ比で表される位相差が、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの間に生じる。位相差の生じたＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは位相検出器１７に入力され、正側位相検出信号Ｖ５と、負側位相検出信号Ｖ６に変換される。

正側位相差検出信号Ｖ５は電流源コントローラ１８ＡのトランジスタＭＰ１ｐ，ＭＮ１ｎのオン／オフを制御し、負側位相差検出信号Ｖ６は電流源コントローラ１８ＡのトランジスタＭＮ１ｐ，ＭＰ１ｎのオン／オフを制御する。そして、トランジスタＭＰ１ｐ，ＭＮ１ｐのオン／オフによりキャパシタＣ２Ａｐが充放電され、トランジスタＭＰ１ｎ，ＭＮ１ｎのオン／オフによりキャパシタＣ２Ａｎが充放電される。このように位相差検出信号Ｖ５，Ｖ６は、キャパシタの充放電により可聴周波数帯域より十分に低い周波数成分の平滑信号Ｖ７ｐ，Ｖ７ｎに変換される。この平滑信号Ｖ７ｐ，Ｖ７ｎにより可変電流源１６Ａｐ，１６Ａｎの電流値Ｉ１Ａｐ，Ｉ１Ａｎが制御され、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０となるように動作する。

ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０になった後は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わり、出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎにそれぞれ接続され、第１のタイマ時間が経過すると、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが低インピーダンスに設定され、「通常動作」に移行する。このときＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差は０であるため、出力オフセット電圧Ｖｏｆｆ２は０である。「起動時出力オフセット電圧キャンセル期間」から「通常動作」に移行する動作中の各信号波形例を図８に示した。

次に、「停止時出力オフセット電圧キャンセル期間」を説明する。「通常動作」において停止操作が行われると、オーディオ信号Ｓｐ，Ｓｎは無入力状態となり、また、第２のタイマ時間のカウントが開始し、その第２のタイマ時間の経過後に、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが高インピーダンスに設定される。「停止時出力オフセット電圧キャンセル期間」は、この第２のタイマ時間中に行われる。

この「停止時出力オフセット電圧キャンセル期間」は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わっており、Ｄ級出力ドライバ１４ｐ，１４ｎの出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してノードＮ１ｐ，Ｎ１ｎに帰還される。そして、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの間の位相差が０となるように出力オフセット電圧キャンセル回路１５Ａが動作する。このようにして、出力電圧Ｖｏｐ，Ｖｏｎの間の位相差が０となった以後に、第２のタイマ時間が経過してＤ級増幅回路１０Ａが「スタンバイ状態」になるが、「スタンバイ状態」になる以前に出力オフセット電圧Ｖｏｆｆ２は０になるため、停止時ポップノイズは発生しない。「停止時出力オフセット電圧キャンセル期間」から「スタンバイ状態」に移行する動作中の各ノード波形例を図９に示した。

次に、図７の電流源コントローラ１８Ａおよび可変電流源１６Ａｐ，１６Ａｎの動作を説明する。ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎ間の位相差によって生成される位相差検出信号Ｖ５，Ｖ６により、キャパシタＣ２Ａｐが電流源１８１ｐ，１８２ｐで充放電され、キャパシタＣ２Ａｎが電流源１８１ｎ，１８２ｎで充放電され、平滑電圧Ｖ７ｐ，Ｖ７ｎが発生する。平滑電圧Ｖ７ｐ，Ｖ７ｎの時間変化量ΔＶ７ｐ，ΔＶ７ｎは、式（１）、式（２）で表される。

出力オフセット電圧Ｖｏｆｆ２は、電圧Ｖ７ｐ，Ｖ７ｎの変化量ΔＶａｄｊ／２，−ΔＶａｄｊ／２に変換され、可変電流源１６Ａｐ，１６Ａｎのオフセットキャンセル電流ΔＩａｄｊ／２，−ΔＩａｄｊ／２に変換される。平滑電圧Ｖ７ｐ，Ｖ７ｎの時間変化量ΔＶ７ｐ，ΔＶ７ｎとオフセットキャンセル電流の変換比によって、最小オフセットキャンセル電圧が決定する。ΔＶ７ｐ，ΔＶ７ｎが小さいほど、オフセットキャンセル電流の変換比が小さいほど、最小オフセットキャンセル電圧が小さい。

「起動時出力オフセット電圧キャンセル期間」は、第１のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が高インピーダンスであり、出力オフセットキャンセル時の電圧変化はスピーカ３０から再生されないため、最小オフセットキャンセル電圧の仕様を満たす範囲で式（１）、式（２）の平滑電圧Ｖ７ｐ，Ｖ７ｎの時間変化量ΔＶ７ｐ，ΔＶ７ｎを大きくすることができ、Ｄ級増幅回路１０Ａの高速起動が可能になる。

「停止時出力オフセット電圧キャンセル期間」は、第２のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が低インピーダンスであり、出力オフセットキャンセル時の電圧変化がスピーカ３０から再生される。そのため、この電圧変化を人間の可聴周波数である２０Ｈｚに比べて十分長い時間で行い、出力オフセットキャンセル時の電圧変化によるポップノイズを発生させない設定にする必要がある。

ポップノイズを発生させない設定とするには、式（１）、式（２）で表される平滑電圧Ｖ７ｐ，Ｖ７ｎの時間変化量ΔＶ７ｐ，ΔＶ７ｎが小さくなるように、可変電流源１６Ａｐ，１６Ａｎの電流値Ｉ１Ａｐ，Ｉ１Ａｎを小さくする、あるいはキャパシタＣ２Ａｐ，Ｃ２Ａｎを大きくする必要がある。しかし、半導体素子のリーク電流の観点からナノアンペアを下回る電流設定の実現は難易度が高く、キャパシタＣ２Ａｐ，Ｃ２Ａｎを数十ｐＦから数百ｐＦと大きく設計することになり、チップサイズが増大し大幅なコストアップにつながる。

特開２０１４−０７２６１３号公報

前記した従来技術では、「停止時出力オフセット電圧キャンセル期間」は出力オフセットキャンセル時の電圧変化がスピーカから再生される。そのため、式（１）、（２）の時間変化量が人間の可聴周波数に比べて十分長い時間での電圧変化となるように設定する。そのため、内蔵するキャパシタＣ２Ａｐ，Ｃ２Ａｎの容量値を数十ｐＦから数百ｐＦに設定しなければならず、チップサイズが大きくなってしまうという問題があった。

上記目的を達成するために、請求項１にかかる発明は、正側帰還信号を正側入力信号から減算した信号と負側帰還信号を負側入力信号から減算した信号をそれぞれ積分する積分回路と、該積分回路の正側積分出力信号と負側積分出力信号をそれぞれＰＷＭ変調するＰＷＭ変調回路と、該ＰＷＭ変調回路から出力する正側ＰＷＭ変調信号と負側ＰＷＭ変調信号を入力しぞれぞれ増幅するＤ級出力ドライバと、該Ｄ級出力ドライバの正側出力信号を前記正側帰還信号として帰還させる正側帰還抵抗および前記Ｄ級出力ドライバの負側出力信号を前記負側帰還信号として帰還させる負側帰還抵抗とを備え、且つ前記Ｄ級出力ドライバの出力が、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の通常動作中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後のスタンバイ状態で高インピーダンスに設定される、Ｄ級増幅回路において、正側外付けカップリングコンデンサを充放電することで前記正側調整信号を作成する正側可変電流源と、負側外付けカップリングコンデンサを充放電することで前記負側調整信号を作成する負側可変電流源と、前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差を検出する位相差検出回路と、該位相差検出回路で検出された正側位相差検出信号によって前記正側可変電流源を制御するとともに前記位相差検出回路で検出された負側位相差検出信号によって前記負側可変電流源を制御する電流源コントローラと、からなる出力オフセット電圧キャンセル回路をさらに備え、前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差が０となるようにすることで、出力オフセット電圧キャンセルを行うものであって、前記出力オフセット電圧キャンセルの内の起動時出力オフセット電圧キャンセルは、前記第１のタイマ時間内において、前記正側ＰＷＭ変調信号を前記正側帰還抵抗に切替接続するとともに前記負側ＰＷＭ変調信号を前記負側帰還抵抗に切替接続して行い、前記出力オフセット電圧キャンセルの内の停止時出力オフセット電圧キャンセルは、前記第２のタイマ時間内において、前記正側出力信号を前記正側帰還抵抗に接続するとともに前記負側出力信号を前記負側帰還抵抗に接続して行う、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ級増幅回路において、前記正側可変電流源と前記負側可変電流源は、前記停止時出力オフセット電圧キャンセルの際は、正側音声信号入力端子電圧と負側音声信号入力端子電圧が人間の可聴周波数に比べて十分長い時間での電圧変化となるような電流値に設定されることを特徴とする。

本発明によれば、Ｄ級増幅回路の起動時および停止時における出力オフセット電圧を打ち消すことができる。また、入力カップリングコンデンサを出力オフセットキャンセル動作に用いることで、可変電流源の電流値の設定を容易に設計することができ、且つ大容量キャパシタを内蔵することなく、オフセットキャンセル動作を可聴帯域外とすることができるため、チップサイズを縮小しコストアップを最小限に抑えることができる。

本発明の実施例のＤ級増幅装置の回路図である。図１に示すＤ級増幅装置の出力オフセット電圧キャンセル回路の回路図である。図１、２に示すＤ級増幅装置の起動時出力オフセット電圧キャンセルの動作波形図である。図１、２に示すＤ級増幅装置の停止時出力オフセット電圧キャンセルの動作波形図である。従来のＤ級増幅装置の構成図である。従来のＤ級増幅装置の回路図である。図６に示すＤ級増幅装置の電流源コントロール回路の回路図である。図６、７に示すＤ級増幅装置の起動時出力オフセット電圧キャンセルの動作波形図である。図６、７に示すＤ級増幅装置の停止時出力オフセット電圧キャンセルの動作波形図である。

図１に本発明の実施例のＤ級増幅装置を示す。このＤ級増幅装置は、Ｄ級増幅回路１０、出力ローパスフィルタ２０、スピーカ３０、外付けカップリングコンデンサＣ２ｐ，Ｃ２ｎで構成される。そして、Ｄ級増幅回路１０は、全差動オペアンプ１１、コンパレータ１２ｐ，１２ｎ、三角波発振器１３、Ｄ級出力ドライバ１４ｐ，１４ｎ、出力オフセット電圧キャンセル回路１５、入力抵抗Ｒ１ｐ，Ｒ１ｎ、帰還抵抗Ｒ２ｐ，Ｒ２ｎ、積分用キャパシタＣ１ｐ，Ｃ１ｎ、バイアス電圧ＶＢ、ＣＭＯＳスイッチＳＷ１ｐ，ＳＷ１ｎから構成される。そして、出力オフセット電圧キャンセル回路１５は、可変電流源１６ｐ，１６ｎ、位相検出器１７、電流源コントローラ１８から構成されており、出力オフセット電圧キャンセル回路１５を除いた部分は基本的に従来同様の構造となっている。

図２に可変電流源１６ｐ，１６ｎ、および電流源コントローラ１８の具体例を示す。可変電流源１６ｐ，１６ｎは、電流源１６１ｐ，１６１ｎ，１６２ｐ，１６２ｎ、ＰＭＯＳトランジスタＭＰ１ｐ，ＭＰ１ｎ、ＮＭＯＳトランジスタＭＮ１ｐ，ＭＮ１ｎで構成される。また電流源コントローラ１８は、インバータＸ１，Ｘ２により構成される。

本実施例のＤ級増幅回路１０の動作は、「起動時出力オフセット電圧キャンセル期間」、「通常動作」、「停止時出力オフセット電圧キャンセル期間」、「スタンバイ状態」の４つに分けられる。なお、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスは、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の「通常動作」中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後の「スタンバイ状態」で高インピーダンスに設定される。「起動時出力オフセット電圧キャンセル期間」は第１のタイマ時間内、「停止時出力オフセット電圧キャンセル期間」は第２のタイマ時間内である。

まず、「起動時出力オフセット電圧キャンセル期間」を説明する。この期間は、Ｄ級出力ドライバ１４ｐ，１４ｎの出力は高インピーダンスに設定される。また、スイッチＳＷ１ｐ，ＳＷ１ｎが波線側に切り替えられ、コンパレータ１２ｐのＰＷＭ変調信号Ｖ３ｐが帰還抵抗Ｒ２ｐを介してノードＮ１ｐに接続され、コンパレータ１２ｎのＰＷＭ変調信号Ｖ３ｎが帰還抵抗Ｒ２ｎを介してノードＮ１ｎに接続される。

このときは、オーディオ信号Ｓｐ，Ｓｎは無入力状態であり、全差動オペアンプ１１にバイアス電圧ＶＢが印加される。このバイアス電圧ＶＢは、帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してフィードバックされたＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎと減算される。減算信号はキャパシタＣ１ｐ，Ｃ１ｎと全差動オペアンプ１１からなる積分器にて積分される。積分信号はコンパレータ１２ｐ，１２ｎにおいて、三角波発生回路１３にて生成される三角波（音声信号周波数より十分に大きな周波数をもち且つバイアス電圧ＶＢと同じＤＣ電圧をもつ）と比較され、これによりＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎが出力される。オーディオ信号Ｓｐ，Ｓｎが無信号時のＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎは、本来ならばＤＵＴＹ＝５０％の同相の信号である。

正側位相差検出信号Ｖ５は可変電流源１６ｐ，１６ｎのトランジスタＭＰ１ｐ，ＭＮ１ｎのオン／オフを制御し、負側位相差検出信号Ｖ６は可変電流源１６ｐ，１６ｎのトランジスタＭＮ１ｐ，ＭＰ１ｎのオン／オフを制御する。そして、トランジスタＭＰ１ｐ，ＭＮ１ｐのオン／オフにより外付けカップリングコンデンサＣ２ｐが充放電され、トランジスタＭＰ１ｎ，ＭＮ１ｎのオン／オフにより外付けカップリングコンデンサＣ２ｎが充放電される。このように位相差検出信号Ｖ５，Ｖ６は、キャパシタの充放電により可聴周波数帯域より十分に低い周波数成分の平滑信号Ｖｉｐ，Ｖｉｎに変換される。この平滑信号Ｖｉｐ，Ｖｉｎにより、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０となるように動作する。

ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差が０になった後は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わり、出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎにそれぞれ接続され、第１のタイマ時間が経過すると、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが低インピーダンスに設定され、「通常動作」に移行する。このときＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの位相差は０であるため、出力オフセット電圧Ｖｏｆｆ２は０である。「起動時出力オフセット電圧キャンセル期間」から「通常動作」に移行する動作中の各信号波形例を図３に示した。

次に、停止時出力オフセット電圧キャンセル期間」を説明する。「通常動作」において停止操作が行われると、オーディオ信号Ｓｐ，Ｓｎは無入力状態となり、また、第２のタイマ時間のカウントが開始し、その第２のタイマ時間の経過後に、Ｄ級出力ドライバ１４ｐ，１４ｎの出力インピーダンスが高インピーダンスに設定される。「停止時出力オフセット電圧キャンセル期間」は、この第２のタイマ時間中に行われる。

この「停止時出力オフセット電圧キャンセル期間」は、スイッチＳＷ１ｐ，ＳＷ１ｎが実線側に切り替わっており、Ｄ級出力ドライバ１４ｐ，１４ｎの出力電圧Ｖｏｐ，Ｖｏｎが帰還抵抗Ｒ２ｐ，Ｒ２ｎを介してノードＮ１ｐ，Ｎ１ｎに帰還される。そして、ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎの間の位相差が０となるよう出力オフセット電圧キャンセル回路１５が動作する。このようにして、出力電圧Ｖｏｐ，Ｖｏｎの間の位相差が０となった以後に、第２のタイマ時間が経過してＤ級増幅回路１０が「スタンバイ状態」になるが、「スタンバイ状態」になる以前に出力オフセット電圧Ｖｏｆｆ２は０になるため、停止時ポップノイズは発生しない。「停止時出力オフセット電圧キャンセル期間」から「スタンバイ状態」に移行する動作中の各ノード波形例を図４に示した。

次に、図２の電流源コントローラ１８および可変電流源１６ｐ，１６ｎの動作を説明する。ＰＷＭ変調信号Ｖ３ｐ，Ｖ３ｎ間の位相差によって生成される位相差検出信号Ｖ５，Ｖ６により、外付けカップリングコンデンサＣ２ｐが電流源１６１ｐ，１６２ｐで充放電され、外付けカップリングコンデンサＣ２ｎが電流源１６１ｎ，１６２ｎで充放電され、平滑電圧Ｖｉｐ，Ｖｉｎが発生する。平滑電圧Ｖｉｐ，Ｖｉｎの時間変化量ΔＶｉｐ，ΔＶｉｎは、式（３）、式（４）で表される。

出力オフセット電圧Ｖｏｆｆ２は、電圧Ｖｉｐ，Ｖｉｎの変化量ΔＶａｄｊ／２，−ΔＶａｄｊ／２に変換され、可変電流源１６ｐ，１６ｎのオフセットキャンセル電流ΔＩａｄｊ／２，−ΔＩａｄｊ／２に変換される。平滑電圧Ｖｉｐ，Ｖｉｎの時間変化量ΔＶｉｐ，ΔＶｉｎとオフセットキャンセル電流の変換比によって、最小オフセットキャンセル電圧が決定する。ΔＶｉｐ，ΔＶｉｎが小さいほど、オフセットキャンセル電流の変換比が小さいほど、最小オフセットキャンセル電圧が小さい。

「起動時出力オフセット電圧キャンセル期間」は、第１のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が高インピーダンスであり、出力オフセットキャンセル時の電圧変化はスピーカ３０から再生されないため、最小オフセットキャンセル電圧の仕様を満たす範囲で式（３）、式（４）の平滑電圧Ｖｉｐ，Ｖｉｎの時間変化量ΔＶｉｐ，ΔＶｉｎを大きくすることができ、Ｄ級増幅回路の高速起動が可能になる。

「停止時出力オフセット電圧キャンセル期間」は、第２のタイマ時間中であるので、Ｄ級出力ドライバ１４ｐ，１４ｎの出力が低インピーダンスであり、従来技術と同様に出力オフセットキャンセル時の電圧変化がスピーカ３０から再生される。そのため、この電圧変化を人間の可聴周波数である２０Ｈｚに比べて十分長い時間で行い、出力オフセットキャンセル時の電圧変化によるポップノイズを発生させない設定にする必要がある。

ポップノイズを発生させない設定とするには、式（３）、式（４）で表される平滑電圧Ｖｉｐ，Ｖｉｎの時間変化量ΔＶｉｐ，ΔＶｉｎが小さくなるように、可変電流源１６ｐ，１６ｎの電流値Ｉ１ｐ，Ｉ１ｎを小さくする、あるいはキャパシタＣ２ｐ，Ｃ２ｎを大きくする必要がある。本発明では、平滑用キャパシタに入力カップリングコンデンサを使用する構成としており、また通常入力カップリングコンデンサは数ｕＦから数十ｕＦであるため、容易に平滑電圧Ｖｉｐ，Ｖｉｎの時間変化量ΔＶｉｐ，ΔＶｉｎを人間の可聴周波数に比べて十分に長い時間での電圧変化とすることが可能となる。また、可変電流源１６ｐ，１６ｎの電流値Ｉ１ｐ，Ｉ１ｎは数十ｕＡの設定とすることができるため、電流設定も実現の難易度が低くなり、且つ従来内蔵していたキャパシタを削減することによりチップサイズの縮小を図りコストダウンが可能となる。

１０，１０Ａ：Ｄ級増幅回路
１１：全差動オペアンプ
１２ｐ，１２ｎ：コンパレータ
１３：三角波発生回路
１４ｐ，１４ｎ：Ｄ級出力ドライバ
１５：出力オフセット電圧キャンセル回路
１６ｐ，１６ｎ：可変電流源
１７：位相検出器
１８：電流源コントローラ
２０：出力ローパスフィルタ
３０：スピーカ
４０：電池

Claims

正側帰還信号を正側入力信号から減算した信号と負側帰還信号を負側入力信号から減算した信号をそれぞれ積分する積分回路と、該積分回路の正側積分出力信号と負側積分出力信号をそれぞれＰＷＭ変調するＰＷＭ変調回路と、該ＰＷＭ変調回路から出力する正側ＰＷＭ変調信号と負側ＰＷＭ変調信号を入力しぞれぞれ増幅するＤ級出力ドライバと、該Ｄ級出力ドライバの正側出力信号を前記正側帰還信号として帰還させる正側帰還抵抗および前記Ｄ級出力ドライバの負側出力信号を前記負側帰還信号として帰還させる負側帰還抵抗とを備え、且つ前記Ｄ級出力ドライバの出力が、起動操作から第１のタイマ時間は高インピーダンスに設定され、その後の通常動作中は低インピーダンスに設定され、停止操作から第２のタイマ時間経過の後のスタンバイ状態で高インピーダンスに設定される、Ｄ級増幅回路において、
正側外付けカップリングコンデンサを充放電することで前記正側調整信号を作成する正側可変電流源と、負側外付けカップリングコンデンサを充放電することで前記負側調整信号を作成する負側可変電流源と、
前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差を検出する位相差検出回路と、
該位相差検出回路で検出された正側位相差検出信号によって前記正側可変電流源を制御するとともに前記位相差検出回路で検出された負側位相差検出信号によって前記負側可変電流源を制御する電流源コントローラと、
からなる出力オフセット電圧キャンセル回路をさらに備え、
前記正側ＰＷＭ変調信号と前記負側ＰＷＭ変調信号の位相差が０となるようにすることで、出力オフセット電圧キャンセルを行うものであって、
前記出力オフセット電圧キャンセルの内の起動時出力オフセット電圧キャンセルは、前記第１のタイマ時間内において、前記正側ＰＷＭ変調信号を前記正側帰還抵抗に切替接続するとともに前記負側ＰＷＭ変調信号を前記負側帰還抵抗に切替接続して行い、
前記出力オフセット電圧キャンセルの内の停止時出力オフセット電圧キャンセルは、前記第２のタイマ時間内において、前記正側出力信号を前記正側帰還抵抗に接続するとともに前記負側出力信号を前記負側帰還抵抗に接続して行う、
ことを特徴とするＤ級増幅回路。
請求項１に記載のＤ級増幅回路において、
前記正側可変電流源と前記負側可変電流源は、前記停止時出力オフセット電圧キャンセルの際は、正側音声信号入力端子電圧と負側音声信号入力端子電圧が人間の可聴周波数に比べて十分長い時間での電圧変化となるような電流値に設定されることを特徴とするＤ級増幅回路。