JP2010171718A - 演算増幅器 - Google Patents
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Abstract
【目的】位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とする。
【構成】第1及び第2入力信号各々に対応した電流を送出する入力段に対して電流を供給する第1トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第2トランジスタに、夫々バイアス電圧を供給するにあたり、第1トランジスタにバイアス電圧を供給する為の配線と、第2トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【選択図】図2
【構成】第1及び第2入力信号各々に対応した電流を送出する入力段に対して電流を供給する第1トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第2トランジスタに、夫々バイアス電圧を供給するにあたり、第1トランジスタにバイアス電圧を供給する為の配線と、第2トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【選択図】図2
Description
本発明は、演算増幅器に関し、特に入力段及び出力段が共に差動型となる完全差動型の演算増幅器に関する。
完全差動型の演算増幅器は、電源電圧の変動や外来ノイズの影響を受けにくいことから、微少信号を扱う増幅回路に使用されている。
このような完全差動型の演算増幅器として、CMOS(Complementary Metal Oxide Semiconductor)構造で構築したものが知られている(例えば、特許文献1の図1の単一段増幅器セクション参照)。
かかる完全差動型演算増幅器は、非反転入力端子(10)及び反転入力端子(12)を介して非反転入力信号及び反転入力信号を受け付ける入力段と、増幅後の非反転出力信号及び反転出力信号を夫々非反転出力端子(14)及び反転出力端子(15)を介して出力する出力段と、を含む。入力段は、非反転入力信号及び反転入力信号を夫々個別にゲート入力する入力トランジスタと、かかる入力トランジスタに電流を供給する電流供給源としてのトランジスタ(24、26)とからなる。一方、出力段は、入力トランジスタから供給された電位に応じて、非反転入力信号及び反転入力信号の差分を増幅したものとして、非反転出力信号とこの非反転出力信号の極性が反転した反転出力信号とを夫れ出力する出力トランジスタ(32、34、36、38)を備える。更に、出力段は、かかる出力トランジスタに電流を供給する電流供給源としてのトランジスタ(20、22、28、30)を含むものである。この際、入力トランジスタに対する電流供給源としてのトランジスタ(26)、及び出力トランジスタに対する電流供給源としてのトランジスタ(22、30)各々のゲート同士は共通のゲートラインにて接続されている。この際、かかるゲートラインを介してトランジスタ(26)及び(22、30)各々のゲートにバイアス電圧(72a)を印加することにより、入力トランジスタ及び出力トランジスタ各々に供給されるべき電流を制御しているのである。
しかしながら、このような構成からなる完全差動型演算増幅器では、上記非反転出力信号及び反転出力信号同士による同一位相成分が、上記トランジスタ(22)及び(30)各々のゲート・ドレイン間の寄生容量を介して上記ゲートラインに漏れ込む虞が生じる。よって、その影響が上記入力トランジスタを介して非反転出力信号及び反転出力信号にフィードバックされ、位相変動が生じてしまうという問題が生じた。
本発明は、位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とするものである。
本発明による演算増幅器は、第1入力信号及び第2入力信号の差分を増幅する演算増幅器であって、前記第1及び第2入力信号各々に対応した電流を送出する入力段と、前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、第1バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第1トランジスタと、第2バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第2トランジスタと、を備え、前記第1バイアス供給ライン及び前記第2バイアス供給ラインが互いに電気的に絶縁されている。
本発明によれば、演算増幅器の出力信号の一部が、この演算増幅器の出力段に電流を供給する為のトランジスタ、及び入力段に電流を供給する為のトランジスタを夫々介して、入力段側に流れ込んでしまうことを阻止できるので、演算増幅器における入出力動作点の安定化を図ることが可能となる。
第1及び第2入力信号各々に対応した電流を送出する入力段に対して電流を供給する第1トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第2トランジスタに、夫々バイアス電圧を供給するにあたり、第1トランジスタにバイアス電圧を供給する為の配線と、第2トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
図1は、本発明による完全差動型演算増幅器の回路構成を示す図である。
図1に示すように、この完全差動型演算増幅器は、第1バイアス電圧生成部1、第2バイアス電圧生成部2、差動増幅部3及びコモンモードフィードバック部4からなる。
第1バイアス電圧生成部1は、そのソース端Sに直流の電源電圧VDDが印加されており、且つそのドレイン端Dに電流源B1が接続されているpチャネル型のトランジスタQ1からなる。トランジスタQ1のゲート端はドレイン端Dと共にバイアス電圧を供給する為のバイアス供給ラインGL1に接続されている。かかる構成により、第1バイアス電圧生成部1は、トランジスタQ1のドレイン端Dに生じた電圧を第1バイアス電圧とし、これをバイアス供給ラインGL1を介して差動増幅部3に供給する。
第2バイアス電圧生成部2は、そのソース端Sに直流の電源電圧VDDが印加されており、且つそのドレイン端Dに電流源B2が接続されているpチャネル型のトランジスタQ2からなる。トランジスタQ2のゲート端はドレイン端Dと共にバイアス電圧を供給する為のバイアス供給ラインGL2に接続されている。尚、バイアス供給ラインGL2は、上記バイアス供給ラインGL1とは電気的に絶縁(insulation)した状態で形成されている。かかる構成により、第2バイアス電圧生成部2は、トランジスタQ2のドレイン端Dに生じた電圧を第2バイアス電圧とし、これをバイアス供給ラインGL2を介して差動増幅部3に供給する。
差動増幅部3は、pチャネル型のトランジスタQ3〜Q5、Q9及びQ11、nチャネル型のトランジスタQ6〜Q8及びQ10、コンデンサC1及びC2、抵抗R1及びR2からなる。非反転入力を受け付ける入力トランジスタとしてのトランジスタQ3のゲート端には非反転入力信号VIN+が供給されており、そのソース端SにはトランジスタQ4のソース端S、及びトランジスタQ3に対する電流供給源であるトランジスタQ5のドレイン端Dが夫々接続されている。又、トランジスタQ3のドレイン端DにはトランジスタQ6のドレイン端Dが接続されている。反転入力を受け付ける入力トランジスタとしてのトランジスタQ4のゲート端には、上記非反転入力信号VIN+の極性を反転させた反転入力信号VIN-が供給されており、そのドレイン端DにはトランジスタQ7のドレイン端Dが接続されている。トランジスタQ5のゲート端は上記バイアス供給ラインGL2に接続されており、そのソース端Sには直流の電源電圧VDDが印加されている。トランジスタQ6及びQ7のゲート端は互いに接続されており、夫々のソース端Sは共に接地電位VSSに設定されている。トランジスタQ6のドレイン端Dには更に、非反転出力を担う出力トランジスタとしてのトランジスタQ8のゲート端が接続されている。トランジスタQ8のソース端Sは接地電位VSSに設定されており、そのドレイン端D及びゲート端間には、コンデンサC1及び抵抗R1からなる直列回路が接続されている。トランジスタQ8のドレイン端Dには更に、このトランジスタQ8に対する電流供給源であるトランジスタQ9のドレイン端Dが接続されており、その接続点から、非反転出力信号VOUT+が出力される。トランジスタQ9のゲート端は上記バイアス供給ラインGL1に接続されており、そのソース端Sには直流の電源電圧VDDが印加されている。トランジスタQ7のドレイン端Dには更に、反転出力を担う出力トランジスタとしてのトランジスタQ10のゲート端が接続されている。トランジスタQ10のソース端Sは接地電位VSSに設定されており、そのドレイン端D及びゲート端間には、抵抗R2及びコンデンサC2からなる直列回路が接続されている。トランジスタQ10のドレイン端Dには更に、このトランジスタQ10に対する電流供給源としてのトランジスタQ11のドレイン端Dが接続されており、その接続点から反転出力信号VOUT-が出力される。トランジスタQ11のゲート端は上記バイアス供給ラインGL1に接続されており、そのソース端Sには直流の電源電圧VDDが印加されている。
ここで、入力トランジスタ(Q3、Q4)は、夫々のゲート端に非反転入力信号VIN+及び反転入力信号VIN-が供給されると、これらVIN+及びVIN-各々の信号レベルに応じた電位を出力トランジスタ(Q8、Q10)のゲート端に供給する。すると、かかる電位に対応した電流が出力トランジスタ(Q8、Q10)のドレイン・ソース間に流れ、その電流に対応した電位レベルを有する非反転出力信号VOUT+及び反転出力信号VOUT-が出力される。すなわち、かかる動作により、差動増幅部3は、互いに極性が反転している非反転入力信号VIN+及び反転入力信号VIN-の差分を増幅したものとして、非反転出力信号VOUT+及び反転出力信号VOUT-を夫々出力するのである。
コモンモードフィードバック部4は、平均電位生成回路AV及び差動アンプCMAから構成される。平均電位生成回路AVは、差動増幅部3から出力された非反転出力信号VOUT+及び反転出力信号VOUT-同士による平均電位、つまり、(VOUT++VOUT-)/2を算出し、その平均電位を表す中間電位信号を差動アンプCMAに供給する。差動アンプCMAは、かかる中間電位信号と所定の基準中間電位VCMとの差分を表す中間電位補正信号CMFBを、上記差動増幅部3のトランジスタQ6及びQ7のゲート端に供給する。
すなわち、コモンモードフィードバック部4は、差動増幅部3から出力された非反転出力信号VOUT+及び反転出力信号VOUT-同士による中間電位に生じている、基準中間電位VCMに対する誤差分を求め、その誤差値を表す中間電位補正信号CMFBを差動増幅部3に供給するのである。この際、かかる中間電位補正信号CMFBが差動増幅部3のトランジスタQ6及びQ7のゲート端に供給されると、中間電位補正信号CMFBにて示されるレベル(誤差値)に応じた電流がトランジスタQ6及びQ7各々のドレイン・ソース間に流れ、その電流値の分だけ、図1に示す如き接続点A−及びA+の電位が変化する。すると、出力トランジスタ(Q8、Q10)のゲート電位が変化し、その変化に追従して非反転出力信号VOUT+及び反転出力信号VOUT-各々の電位が変化する。かかる一連の動作により、非反転出力信号VOUT+及び反転出力信号VOUT-同士による中間電位が基準中間電位VCMと一致するように、非反転出力信号VOUT+及び反転出力信号VOUT-各々の電位が調整される。よって、完全差動型演算増幅器において、入出力の動作点が安定化するようになる。すなわち、コモンモードフィードバック部4を介した負帰還ループによって、完全差動型演算増幅器における入出力動作点の安定化を図るのである。
更に、図1に示す完全差動型演算増幅器では、入力トランジスタ(Q3、Q4)の電流源であるトランジスタQ5にバイアス電圧を印加する為の配線(GL2)と、出力トランジスタ(Q8、Q10)の電流源であるトランジスタQ9及びQ11にバイアス電圧を印加する為の配線(GL1)とが、互いに絶縁(insulation)した状態で構築されている。
図2は、これらトランジスタQ5、Q9及びQ11のみを抜粋して、半導体チップ上でのQ5、Q9及びQ11各々のレイアウトの一例を示す図である。
図2に示すように、トランジスタQ5、Q9及びQ11各々は、pチャンネルMOSトランジスタのソースS及びドレイン端Dを担うp型拡散領域PBと、p型拡散領域PB上に形成されておりゲートGを担うポリシリコンPLとから構成される。この際、トランジスタQ9及びQ11各々のポリシリコンPLには、コンタクトMC1を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインGL1が接続されている。又、トランジスタQ5のポリシリコンPLには、コンタクトMC2を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインGL2が接続されている。すなわち、出力トランジスタ(Q8、Q10)の電流源となるトランジスタQ9及びQ11には配線(GL1)を介してバイアス電圧が供給されている一方、入力トランジスタ(Q3、Q4)の電流源となるトランジスタQ5には、この配線(GL1)とは電気的に絶縁されている配線(GL2)を介して、バイアス電圧が供給されているのである。
かかる構成によれば、非反転出力信号VOUT+及び反転出力信号VOUT-同士による同一位相成分がトランジスタQ9及びQ11各々のゲートG及びドレイン端D間の寄生容量を介してバイアス供給ラインGL1に漏れ込むことはあっても、バイアス供給ラインGL2側には漏れ込まない。よって、上記の如き非反転出力信号VOUT+及び反転出力信号VOUT-同士による同一位相成分が、トランジスタQ5、入力トランジスタ(Q3、Q4)及び出力トランジスタ(Q8、Q10)なるループに流れ込むことによって生じる位相変動が阻止される。これにより、コモンモードフィードバック部4による負帰還ループの動作が安定するので、完全差動型演算増幅器における入出力動作点の安定化を図ることが可能となる。
尚、上記実施例においては、図1に示す如き第1バイアス電圧生成部1及び第2バイアス電圧生成部2を備えた完全差動型演算増幅器に本願発明を適用した場合の構成について説明したが、かかる構成に限定されない。例えば、図1に示すような第1バイアス電圧生成部1及び第2バイアス電圧生成部2を備えておらず、バイアス用の固定電圧が外部供給されるような構成の完全差動型演算増幅器に対しても同様に適用可能である。要するに、入力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線(GL1)と、出力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線(GL2)とを、図2に示す如く個別に設けるレイアウトを採用していれば良いのである。
3 差動増幅部
4 コモンモードフィードバック部
GL1 バイアス供給ライン
GL2 バイアス供給ライン
4 コモンモードフィードバック部
GL1 バイアス供給ライン
GL2 バイアス供給ライン
Claims (3)
- 第1入力信号及び第2入力信号の差分を増幅する演算増幅器であって、
前記第1及び第2入力信号各々に対応した電流を送出する入力段と、
前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、
第1バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第1トランジスタと、
第2バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第2トランジスタと、を備え、
前記第1バイアス供給ライン及び前記第2バイアス供給ラインが互いに電気的に絶縁されていることを特徴とする演算増幅器。 - 前記第1入力信号及び第2入力信号は互いに極性の反転した信号であり、前記出力段は前記出力信号として、前記第1入力信号の極性に対応した第1出力信号及び前記第2入力信号の極性に対応した第2出力信号を夫々出力することを特徴とする請求項1記載の演算増幅器。
- 前記第1出力信号及び前記第2出力信号の中間電位と基準中間電位との差分に対応した中間電位補正信号を生成する回路と、
前記中間電位補正信号に応じて前記第1出力信号及び前記第2出力信号のレベルを調整する回路と、を更に備えたことを特徴とする請求項2記載の演算増幅器。
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