JP2013198152A - 出力バッファ用増幅器及びそれを利用した信号処理装置 - Google Patents

出力バッファ用増幅器及びそれを利用した信号処理装置 Download PDF

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Abstract

【課題】出力バッファ用増幅器及びそれを利用した信号処理装置を提供する。
【解決手段】出力バッファ用増幅器及びそれを利用した信号処理装置に係り、該出力バッファ用増幅器は、第１入力端子、第２入力端子及び出力端子を具備し、第１入力端子と第２入力端子とに印加された信号の電圧差を増幅し、出力端子に出力する演算増幅器；及び第１入力端子及び第２入力端子にそれぞれ連結された第１電流経路及び第２電流経路を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、第１電流経路または第２電流経路でテール電流を生成させ、生成されたテール電流を、演算増幅器の入力バイアス電流に付加するセルフバイアス回路；を含み、第２入力端子を出力端子に連結する。
【選択図】 図４

Description

本発明は、増幅器に係り、詳細には、出力バッファ用増幅器及びそれを利用した信号処理装置に関する。
信号処理装置で、出力バッファ用増幅器に利用される増幅器の例として、演算増幅器（operational amplifier）などがある。演算増幅器は、２つの入力端子と１つの出力端子とを有し、非反転入力端子と反転入力端子とに印加される電圧差を増幅して出力する。信号処理装置の駆動周波数が高くなるにつれ、出力バッファ用増幅器のスルーレート（slew rate）を向上させる研究が必要になった。
なお、本発明に係わる先行技術としては、特許文献１及び２がある。
米国特許第７，６４２，８５３号明細書 米国特許第６，４８３，３５３号明細書
本発明の目的は、適応型セルフバイアス回路を採用し、スルーレートを向上させるための出力バッファ用増幅器を提供することにある。
本発明の他の目的は、適応型セルフバイアス回路を採用し、スルーレートの向上した出力バッファ用増幅器を利用した信号処理装置を提供することにある。
本発明の技術的思想の一面による一実施形態による出力バッファ用増幅器は、第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差を増幅し、前記出力端子に出力する演算増幅器と、前記第１入力端子及び第２入力端子にそれぞれ連結された第１電流経路及び第２電流経路を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、前記第１電流経路または第２電流経路でテール電流を生成させ、前記生成されたテール電流を、前記演算増幅器の入力バイアス電流に付加するセルフバイアス回路と、を含み、前記第２入力端子を前記出力端子に連結することを特徴とする。
本発明の一実施形態によれば、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧未満である場合、前記第１電流経路及び第２電流経路はいずれも遮断される。
本発明の一実施形態によれば、前記セルフバイアス回路は、前記第１電流経路または前記第２電流経路で生成されるテール電流を、電流ミラー回路を利用し、前記演算増幅器の入力バイアス電流に付加することができる。
本発明の一実施形態によれば、前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に、複数のトランジスタが縦続構造に接続され、前記縦続構造で、少なくとも１対のＮＭＯＳトランジスタとＰＭＯＳトランジスタは、ソース端子を共有することができる。
本発明の一実施形態によれば、前記ソース端子を共有するように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが配置された縦続構造で、前記ＮＭＯＳトランジスタのドレイン端子は、第１ノードに連結され、前記ＰＭＯＳトランジスタのドレイン端子は、前記第１ノードよりグラウンドレール側に近接した第２ノードに連結される。
本発明の一実施形態によれば、前記ＮＭＯＳトランジスタのゲート端子に第１入力端子を連結し、前記ＰＭＯＳトランジスタのゲート端子に第２入力端子を連結するか、あるいは前記ＮＭＯＳトランジスタのゲート端子に第２入力端子を連結し、前記ＰＭＯＳトランジスタのゲート端子に第１入力端子を連結することができる。
本発明の一実施形態によれば、前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に４個のトランジスタが縦続構造に接続され、第１ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ゲート端子及びドレイン端子は、第１ノードに連結され、第１ ＮＭＯＳトランジスタのドレイン端子は、第１ノードに連結され、ソース端子は、第３ノードに連結され、第２ ＰＭＯＳトランジスタのソース端子は、第３ノードに連結され、ドレイン端子は、第２ノードに連結され、第２ ＮＭＯＳトランジスタのゲート端子及びドレイン端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、前記第１ ＮＭＯＳトランジスタのゲート及び第２ ＰＭＯＳゲート端子には、第１入力端子または第２入力端子が連結されてもよい。
本発明の一実施形態によれば、前記第１経路では、第１ ＮＭＯＳトランジスタのゲート端子に第２入力端子を連結し、前記第２ ＰＭＯＳトランジスタのゲート端子に第１入力端子を連結して、前記第２経路では、前記第１ ＮＭＯＳトランジスタのゲート端子に第１入力端子を連結し、前記第２ ＰＭＯＳトランジスタのゲート端子に第２入力端子を連結することができる。
本発明の一実施形態によれば、前記セルフバイアス回路は、電流ミラーリングのための第３ ＰＭＯＳトランジスタ及び第３ ＮＭＯＳトランジスタをさらに含み、前記第３ ＰＭＯＳトランジスタのゲート端子は、第１ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第１入力バイアス電流が印加されるノードに連結され、前記第３ ＮＭＯＳトランジスタのゲート端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、ドレイン端子は、前記演算増幅器の第２入力バイアス電流が印加されるノードに連結されてもよい。
本発明の一実施形態によれば、前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に、複数のトランジスタが縦続構造に接続され、前記縦続構造で連結された１つのトランジスタのゲート端子に第１入力端子を連結し、ソース端子に第２入力端子を連結することができる。
本発明の一実施形態によれば、前記セルフバイアス回路に含まれた第１電流経路は、パワーレールとグラウンドレールとの間に３個のトランジスタが縦続構造に接続され、第１ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ドレイン端子は、第１ノードに連結され、ゲート端子は、第３ノードに連結され、第２ ＰＭＯＳトランジスタのソース端子は、第１ノードに連結され、ドレイン端子は、第２ノードに連結され、ゲート端子は、前記第１入力端子に連結され、第１ ＮＭＯＳトランジスタのゲート端子及びドレイン端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、前記第１ノードに前記第２入力端子が連結され、前記第２電流経路は、パワーレールとグラウンドレールとの間に３個のトランジスタが縦続構造に接続され、第３ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ゲート端子及びドレイン端子は、第３ノードに連結され、第２ ＮＭＯＳトランジスタのドレイン端子は、第３ノードに連結され、ソース端子は、第４ノードに連結され、ゲート端子は、前記第１入力端子に連結され、第３ ＮＭＯＳトランジスタのドレイン端子は、第４ノードに連結され、ソース端子は、グラウンドレールに連結され、ゲート端子は、第２ノードに連結され、前記第４ノードに前記第２入力端子が連結されてもよい。
本発明の一実施形態によれば、前記セルフバイアス回路電流ミラーリングのための第４ ＰＭＯＳトランジスタ及び第４ ＮＭＯＳトランジスタをさらに含み、第４ ＰＭＯＳトランジスタのゲート端子は、第３ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第１入力バイアス電流が印加されるノードに連結され、第４ ＮＭＯＳトランジスタのゲート端子は、第２ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第２入力バイアス電流が印加されるノードに連結されてもよい。
本発明の一実施形態によれば、前記演算増幅器は、前記テール電流が付加された入力バイアス電流に基づいて、前記第１入力端子及び前記第２入力端子に印加された信号の電圧差による差動電流を出力する入力回路、前記差動電流を加算し、加算された電流による電圧を増幅する増幅回路、及び前記増幅された電圧を出力する出力回路を含んでもよい。
本発明の一実施形態によれば、前記入力回路は、第１バイアス電流が流れる第１ブランチに連結される１対の差動増幅トランジスタと、第２バイアス電流が流れる第２ブランチに連結される他の１対の差動増幅トランジスタとを含み、前記第１バイアス電流ブランチまたは前記第２バイアス電流ブランチに、前記テール電流が流れるブランチを並列に接続することができる。
本発明の技術的思想の他の面による信号処理装置は、デジタル映像信号をアナログ映像信号に変換するデジタル／アナログ変換器、及び前記アナログ映像信号を増幅してディスプレイパネルに供給する出力バッファ用増幅器を含み、前記出力バッファ用増幅器は、第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差を増幅し、前記出力端子に出力する演算増幅器；及び前記第１入力端子及び第２入力端子にそれぞれ連結された第１電流経路及び第２電流経路を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、前記第１電流経路または第２電流経路でテール電流を生成させ、前記生成されたテール電流を、前記演算増幅器の入力バイアス電流に付加するセルフバイアス回路；を含み、前記第２入力端子を前記出力端子に連結することを特徴とする。
本発明は、多様な形態の信号処理装置に適用することができ、特に、出力バッファ用増幅器に適用する場合、スルーレートを向上させることができる。これによって、出力バッファ用増幅器の駆動特性が向上する。
本発明の実施形態によるディスプレイ・システムのブロック構成図。 図１に図示されたソース・ドライバの構成を例示的に示す図。 図２に図示された出力バッファ部の構成を例示的に示す図。 本発明の実施形態による、図３に図示された出力バッファ用増幅器の構成を例示的に示す図。 図４に図示された演算増幅器のブロック構成を例示的に示す図。 図５に図示された増幅回路の細部的なブロック構成を例示的に示す図。 図４に図示された演算増幅器に係わる細部的な回路構成の例を示す図。 図４に図示されたセルフバイアス回路のブロック構成を例示的に示す図。 演算増幅器の入力回路に接続される、図４に図示されたセルフバイアス回路に係わる細部的な回路構成の一例を示す図。 図９の回路で発せられる主要信号の波形を示すグラフ。 図９の回路で発せられる主要信号の波形を示すグラフ。 図９の回路で発せられる主要信号の波形を示すグラフ。 図９の回路で発せられる主要信号の波形を示すグラフ。 演算増幅器の入力回路に接続される、図４に図示されたセルフバイアス回路に係わる細部的な回路構成の他の例を示す図。 図１１の回路で発せられる主要信号の波形を示すグラフ。 図１１の回路で発せられる主要信号の波形を示すグラフ。 図１１の回路で発せられる主要信号の波形を示すグラフ。 図１１の回路で発せられる主要信号の波形を示すグラフ。
以下、添付された図面を参照しつつ、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業界での当業者に、本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態について、図面に例示して詳細に説明する。しかし、それらは、本発明を、特定の開示形態について限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むということを理解しなければならない。各図面を説明しつつ、類似の参照符号を類似の構成要素に使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大したり縮小して図示している。
本出願で使用した用語は、単に特定の実施形態について説明するために使用されたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて言及しない限り、複数の表現を含む。本出願で、「含む」または「有する」などの用語は、明細書上に記載した特徴、数、段階、動作、構成要素、部分品、またはそれらを組み合わせたものが存在するということを指定しようとするものであって、一つまたはそれ以上の異なる特徴や数、段階、動作、構成要素、部分品、またはそれらを組み合わせたものの存在または付加の可能性をあらかじめ排除するものではないと理解しなければならない。
取り立てて定義されない限り、技術的であったり、あるいは科学的な用語を含んでここで使用される全ての用語は、本発明が属する技術分野で当業者によって、一般的に理解されるところと同一の意味を有する。一般的に使用される辞書に定義されているような用語は、関連技術の文脈上で有する意味と一致する意味を有すると解釈されなければならず、本発明で明白に定義されない限り、理想的であったり、あるいは過度に形式的な意味に解釈されるものではない。
図１は、本発明の実施形態によるディスプレイ・システムの構成図である。
図１に図示されたように、ディスプレイ・システム１０００は、タイミング・コントローラ１１０、ソース・ドライバ１２０、ゲート・ドライバ１３０及びディスプレイパネル１４０を含む。
ディスプレイパネル１４０は、一例として、液晶表示装置であってもよい。タイミング・コントローラ１１０は、ソース・ドライバ１２０及びゲート・ドライバ１３０を制御するための制御信号を生成し、外部から受信した画像データを加工し、ソース・ドライバ１２０に伝送する。
ソース・ドライバ１２０は、タイミング・コントローラ１１０から提供された画像データを受信し、これに相応するアナログ階調信号を生成し、ディスプレイパネル１４０のソースラインＹ１〜Ｙｎに出力する。
ゲート・ドライバ１３０は、タイミング・コントローラ１１０から提供された制御信号によって、ディスプレイパネル１４０のゲートラインＧ１〜Ｇｍを順次に活性化させる。
これによって、ディスプレイパネル１４０の活性化されたゲートラインに配列された液晶セルそれぞれは、ソースラインＹ１〜Ｙｎに印加されるアナログ階調信号の電圧によって、液晶の光学的特性が調節され、画像データをディスプレイする。
図２は、図１に図示されたソース・ドライバの構成を例示的に示す図である。
図２に図示されたように、ソース・ドライバ１２０は、シフトレジスタ部２１０、データラッチ部２２０、デジタル／アナログ変換部２３０及び出力バッファ部２４０を含む。
シフトレジスタ部２１０は、デジタル画像データＤＡＴＡが順次にデータラッチ部２２０に保存されるタイミングを制御する。シフトレジスタ部２１０は、クロック信号ＨＣＬＫに応答して受信された水平開始信号ＤＩＯをシフトさせる。タイミング・コントローラ１１０から伝達されるデジタル画像データＤＡＴＡが、水平開始信号ＤＩＯに応答してデータラッチ部２２０に保存される。
データラッチ部２２０は、シフトされて出力される水平開始信号ＤＩＯに応答し、デジタル画像データＤＡＴＡを受信して保存し、１本の水平ラインに該当する画像データの保存が完了すれば、出力制御信号ＣＬＫ１に応答して保存された画像データＤＡＴＡを出力する。
デジタル／アナログ変換部２３０は、データラッチ部２２０から出力された画像データを受信し、出力制御信号ＣＬＫ１に応答して、画像データに相応するアナログ階調信号を出力する。
出力バッファ部２４０は、デジタル／アナログ変換部２３０で出力されたアナログ階調信号をバッファリングして出力する。
図３は、図２に図示された出力バッファ部２４０の構成を例示的に示す図である。
図３に図示されたように、出力バッファ部２４０は、出力バッファ用増幅器３１０Ａ，３１０Ｂ、出力制御スイッチＳＯ１，ＳＯ２、共有スイッチＳＣＳ１〜ＳＣＳ４、抵抗Ｒｅｓｄ１，Ｒｅｓｄ２及びダイオードＤ１〜Ｄ４を含む。
出力バッファ用増幅器３１０Ａは、ディスプレイパネル１４０の第１データラインに印加される階調電圧が、入力電圧Ｖｉｎ１として印加される。そして、入力電圧Ｖｉｎ１をバッファリングし、第１駆動電圧Ｖｏｕｔ１として出力する。
出力バッファ用増幅器３１０Ｂは、ディスプレイパネル１４０の第２データラインに印加される階調電圧が、入力電圧Ｖｉｎ２として印加される。そして、入力電圧Ｖｉｎ２をバッファリングし、第２駆動電圧Ｖｏｕｔ２として出力する。
出力バッファ部２４０は、電流駆動能の良好な出力バッファ用増幅器３１０Ａ，３１０Ｂを利用して、バッファリング動作を行うことにより、負荷（例えば、ディスプレイパネル１４０のデータライン及び画素キャパシタ）に流れる負荷電流が増加しても、一定の電圧レベルの出力信号を提供することができる。
出力制御スィッチＳＯ１，ＳＯ２は、第１データラインまたは第２データラインにそれぞれ出力バッファ用増幅器３１０Ａまたは出力バッファ用増幅器３１０Ｂの出力信号を供給することを制御するスイッチである。
共有スイッチＳＣＳ１〜ＳＣＳ４は、チャージシェアパス（charge share path）を生成させる役割を行う。チャージシェア機能は、駆動されるゲートライン、すなわち、ディスプレイされるラインが変更されるとき、一時的にディスプレイパネル１４０のデータラインを連結し、互いに電荷を共有させる。従って、データラインを駆動する出力バッファ用増幅器３１０Ａ，３１０Ｂの駆動負担を減らす。
抵抗Ｒｅｓｄ１，Ｒｅｓｄ２は、静電気などから内部素子を保護するための素子である。そして、ダイオードＤ１〜Ｄ４も、静電気などのような原因によって、出力パッドＹ１，Ｙ２に高電圧が印加される場合、内部素子を保護するための素子である。
図４は、図３に図示された出力バッファ用増幅器３１０Ａまたは３１０Ｂの構成を例示的に示す図である。もちろん、図４に図示された出力バッファ用増幅器は、ソース・ドライバに適用されるものに限定されるものではなく、多様な電子装置の出力バッファに適用されもする。一例として、レギュレータ（regulator）、パワーブースタ（power booster）、各種ドライバ回路などに適用されもする。
図４に図示されたように、本発明の一実施形態による出力バッファ用増幅器３１０Ａまたは３１０Ｂは、セルフバイアス回路４１０及び演算増幅器４２０を含む。
セルフバイアス回路４１０は、演算増幅器４２０の第１入力端子ＩＮ１及び第２入力端子ＩＮ２にそれぞれ連結された第１電流経路及び第２電流経路を具備し、第１入力端子ＩＮ１と第２入力端子ＩＮ２とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、第１電流経路または第２電流経路でテール電流（tail current）を生成させ、生成されたテール電流を演算増幅器４２０に伝達する。
演算増幅器４２０は、第１入力端子ＩＮ１、第２入力端子ＩＮ２及び出力端子ＯＵＴを具備し、セルフバイアス回路４１０から伝達されたテール電流が付加されたバイアス電流に基づいて、第１入力端子ＩＮ１と第２入力端子ＩＮ２とに印加された信号の電圧差を増幅して出力端子ＯＵＴに出力する。
出力バッファ用増幅器３１０Ａまたは３１０Ｂで、演算増幅器４２０の第２入力端子ＩＮ２は、出力端子ＯＵＴに連結される。
図５は、図４に図示された演算増幅器４２０のブロック構成を例示的に示す図である。
図５に図示されたように、演算増幅器４２０は、入力回路５１０、増幅回路５２０及び出力回路５３０を含む。
入力回路５１０は、セルフバイアス回路４１０によって生成されたテール電流が付加されたバイアス電流に基づいて、第１入力端子ＩＮ１と第２入力端子ＩＮ２とに印加された信号の電圧差による差動電流を出力する。入力回路５１０の第２入力端子ＩＮ２が、出力回路５３０の出力端子ＯＵＴに連結される。これによって、入力回路５１０は、第１入力端子ＩＮ１に印加される入力電圧Ｖｉｎと、第２入力端子ＩＮ２に印加される出力電圧Ｖｏｕｔとの電圧差による差動電流を出力する。一例として、第１入力端子ＩＮ１は、ポジティブ端子（＋）であり、第２入力端子ＩＮ２は、ネガティブ端子（−）である。他の例として、第１入力端子ＩＮ１は、ネガティブ端子（−）であり、第２入力端子ＩＮ２は、ポジティブ端子（＋）である。
増幅回路５２０は、入力回路５１０から出力される差動電流を加算し、加算された電流による電圧を増幅する。
出力回路５３０は、増幅回路５２０で出力された電圧を出力端子ＯＵＴを介して出力する。
図６は、図５に図示された増幅回路５２０の細部的なブロック構成を例示的に示す図である。
図６に図示されたように、増幅回路５２０は、電流加算部５２０Ａ、フローティング電流源５２０Ｂ及びクラスＡＢ制御部５２０Ｃを含んでもよい。
電流加算部５２０Ａは、入力回路５１０の２対の差動トランジスタから出力される差動電流を加算する役割を行う。
フローティング電流源５２０Ｂは、バイアス電圧を入力され、一定のバイアス電流を生成させるように制御する役割を行う。
クラスＡＢ制御部５２０Ｃは、演算増幅器４２０の利得を増大させる役割を行う。
さて、本発明の一実施形態による出力バッファ用増幅器に含まれた演算増幅器４２０の細部的な回路構成ついて説明する。
図７は、図４に図示された演算増幅器４２０に係わる細部的な回路構成の例を示す図である。
入力回路５１０は、フォールデッド縦続（cascode）ＯＴＡ（operational transconductance amplifier）である。フォールデッド縦続ＯＴＡは、電圧差を電流に変換させて伝達する機能を行う。
入力回路５１０は、ＰＭＯＳ（P-Channel Metal Oxide Semiconductor）トランジスタＭＰ１，ＭＰ２，ＭＰ３と、ＮＭＯＳ(N-Channel Metal Oxide Semiconductor）トランジスタＭＮ１，ＭＮ２，ＭＮ３とを含み、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが入力されて差動電流を出力する。
入力回路５１０は、トランジスタＭＰ１とトランジスタＭＰ２とで構成される第１差動入力回路と、トランジスタＭＮ１とトランジスタＭＮ２とで構成される第２差動入力回路と、を含む。トランジスタＭＰ３とトランジスタＭＮ３は、第１差動入力回路と第２差動入力回路とにバイアス電流を供給する役割を行う。
トランジスタＭＰ３は、第１バイアス電圧ＶＢ１によって、第１バイアス電流を第１差動入力回路に印加し、トランジスタＭＮ３は、第２バイアス電圧ＶＢ２によって、第２バイアス電流を第２差動入力回路に印加する。
第１差動入力回路及び第２差動入力回路それぞれは、差動入力信号によってバイアス電流を分離し、分離された電流を差動電流として電流加算部５２０Ａに出力する。
すなわち、入力回路５１０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差を電流に変換し、電流加算部５２０Ａに出力する役割を行う。
図４〜図７を参照すれば、入力回路５１０は、第１バイアス電流が流れる第１ブランチに連結される１対の差動増幅トランジスタＭＰ１，ＭＰ２と、第２バイアス電流が流れる第２ブランチに連結される他の１対の差動増幅トランジスタＭＮ１，ＭＮ２とを含む。そして、第１バイアス電流ブランチまたは前記第２バイアス電流ブランチには、セルフバイアス回路４１０で生成されたテール電流の流れるブランチが並列に接続される。
電流加算部５２０Ａは、ＰＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７と、ＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６，ＭＮ７とから構成された電流ミラー回路である。
電流加算部５２０Ａは、入力回路５１０から入力される差動電流を加算する役割を行う。電流加算部５２０ＡのＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６，ＭＮ７は、第１差動入力回路に連結され、ＰＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７は、第２差動入力回路に連結される。
トランジスタＭＰ４とトランジスタＭＰ５は、電源電圧ＶＤＤとフローティング電流源５２０Ｂとの間に直列に連結され、トランジスタＭＰ６とトランジスタＭＰ７は、電源電圧ＶＤＤとクラスＡＢ制御部５２０Ｃとの間に直列に連結される。トランジスタＭＮ４とトランジスタＭＮ５は、接地端子ＶＳＳとフローティング電流源５２０Ｂとの間に直列に連結され、トランジスタＭＮ６とトランジスタＭＮ７は、接地端子ＶＳＳとクラスＡＢ制御部５２０Ｃとの間に直列に連結される。トランジスタＭＰ４及びＭＰ６それぞれのゲート端子には、第３バイアス電圧ＶＢ３が印加され、トランジスタＭＮ４及びＭＮ６それぞれのゲート端子には、第４バイアス電圧ＶＢ４が印加される。
フローティング電流源５２０Ｂは、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８とが並列に連結された形態を有する。トランジスタＭＰ８及びトランジスタＭＮ８それぞれは、第５バイアス電圧ＶＢ５及び第６バイアス電圧ＶＢ６を入力され、一定の静止（static）バイアス電流を生成させる役割を行う。フローティング電流源５２０Ｂは、トランジスタＭＰ８及びＭＮ８を使用せずに、単一の電流源から構成することもできる。
クラスＡＢ制御部５２０Ｃは、ＰＭＯＳトランジスタＭＰ９，ＭＰ１０及びＮＭＯＳトランジスタＭＮ９，ＭＮ１０が並列に連結された形態を有する。トランジスタＭＰ９のゲート端子には、第７バイアス電圧ＶＢ７が印加され、トランジスタＭＮ１０のゲート端子には、第８バイアス電圧ＶＢ８が印加される。トランジスタＭＮ９及びトランジスタＭＰ１０それぞれのゲート端子とドレイン端子とが連結される。これによって、トランジスタＭＮ９とトランジスタＭＰ１０は、ダイオードのような回路動作を行う。
もしトランジスタＭＮ９とトランジスタＭＰ１０とを具備しなければ、演算増幅器４２０が高電圧（high voltage）で駆動する場合、利得が低下するという問題が発生する。すなわち、演算増幅器４２０の電源電圧ＶＤＤが高い場合、プルアップ・ノードｐｕと、プルダウン・ノードｐｄとにかかる電圧差が大きくなる。これは、トランジスタＭＰ９及びトランジスタＭＮ１０それぞれのドレイン・ソース電圧を上昇させる。ドレイン・ソース電圧の上昇は、トランジスタＭＰ９及びトランジスタＭＮ１０の降伏（breakdown）現象を発生させ、これは、トランジスタＭＰ９及びトランジスタＭＮ１０のドレイン端子で見られる小信号抵抗値を急激に低下させるようになる。小信号抵抗値は、増幅器の利得に比例するので、小信号抵抗値の低下は、利得の減少と結びつく。
従って、トランジスタＭＮ９をトランジスタＭＮ１０と直列に連結し、トランジスタＭＰ１０をトランジスタＭＰ９と直列に連結すれば、プルアップ・ノードｐｕとプルダウン・ノードｐｄとにかかる電圧差を分散させることができる。これは、トランジスタＭＰ９，ＭＰ１０，ＭＮ９，ＭＮ１０のドレイン・ソース電圧を低下させ、小信号抵抗値を増加させることになる。小信号抵抗値の増加は、利得の増加につながり、演算増幅器４２０の利得をブースティングすることになる。
また、ダイオードとして動作するトランジスタＭＮ９とトランジスタＭＰ１０は、大きい利得が発生すれば、周辺回路間の寄生キャパシタンス（parasitic capacitance）成分による出力電圧の歪曲現象を防止する役割も行う。
出力回路５３０は、キャパシタＣ１，Ｃ２と、ＰＭＯＳトランジスタＭＰ１１と、ＮＭＯＳトランジスタＭＮ１１とから構成される。出力回路５３０は、クラスＡＢ制御部５２０Ｃから出力される増幅された電圧を入力されて出力信号を発する。キャパシタＣ１，Ｃ２は、出力信号の周波数特性を安定化させる役割を行う。すなわち、、キャパシタＣ１，Ｃ２は、出力信号が発振されることを防止する役割を行う。
出力回路５３０のトランジスタＭＰ１１のソース端子は、電源電圧ＶＤＤに連結され、ゲート端子は、プルアップ・ノードｐｕに連結され、ドレイン端子は、出力端子ＯＵＴ及びトランジスタＭＮ１１のドレイン端子と連結される。トランジスタＭＮ１１のソース端子は、接地端子ＶＳＳと連結され、ゲート端子は、プルダウン・ノードｐｄに連結され、ドレイン端子は、出力端子ＯＵＴ及びトランジスタＭＰ１１のドレイン端子に連結される。
前述の入力回路５１０は、第１バイアス電圧ＶＢ１及び第２バイアス電圧ＶＢ２によってバイアシング（biasing）されることにより、スルーレート（slew rate）は、数式１のように表現することができる。
［数１］
Slew Rate＝ＩＤＣｂｉａｓ）／Ｃｃ
ここで、ＩＤＣｂｉａｓは、直流バイアス電圧ＶＢ１またはＶＢ２によって生成される直流バイアス電流値を示し、Ｃｃは、出力回路５３０のキャパシタＣ１またはＣ２のキャパシタンス値を示す。
本発明では、図４に図示されたように、演算増幅器４２０にセルフバイアス回路４１０を結合し、スルーレートを向上させる方案を提案する。
図８は、本発明の実施形態によるセルフバイアス回路４１０のブロック構成を例示的に示す図である。
図８に図示されたように、セルフバイアス回路４１０は、第１電流経路８１０Ｘ及び第２電流経路８１０Ｙを生成させる回路、並びに第１ミラー回路８２０Ｘ及び第２電流ミラー回路８２０Ｙを含む。
第１電流経路８１０Ｘ及び第２電流経路８１０Ｙそれぞれは、パワーレールＶＤＤと、グラウンドレールＶＳＳとの間に形成される。そして、第１電流経路８１０Ｘ及び第２電流経路８１０Ｙそれぞれは、演算増幅器４２０の第１入力端子ＩＮ１と、第２入力端子ＩＮ２とに連結される。出力バッファ用増幅器で、演算増幅器４２０の第２入力端子ＩＮ２は、出力端子ＯＵＴに連結されるので、第２入力端子ＩＮ２に印加される信号の電圧は、出力端子ＯＵＴで出力される電圧である出力電圧Ｖｏｕｔになり、第１入力端子ＩＮ１に印加される信号の電圧は、入力電圧Ｖｉｎになる。
本発明の一実施形態による第１電流経路８１０Ｘ及び第２電流経路８１０Ｙそれぞれは、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、複数のトランジスタが縦続構造に接続され、縦続構造で、少なくとも１対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、ソース端子を共有するように回路を設計することができる。ここで、ソース端子を共有する１対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに含まれたＮＭＯＳトランジスタのゲート端子に、第１入力端子ＩＮ１を連結し、ＰＭＯＳトランジスタのゲート端子に、第２入力端子ＩＮ２を連結することができる。また、ソース端子を共有する１対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに含まれたＮＭＯＳトランジスタのゲート端子に、第２入力端子ＩＮ２を連結し、ＰＭＯＳトランジスタのゲート端子に、第１入力端子ＩＮ１を連結することもできる。
本発明の他の実施形態による第１電流経路８１０Ｘ及び第２電流経路８１０Ｙそれぞれは、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、複数のトランジスタが縦続構造に接続され、縦続構造で連結された１つのトランジスタのゲート端子に第１入力端子を連結し、ソース端子に第２入力端子を連結するように回路を設計することができる。
セルフバイアス回路４１０は、第１入力端子ＩＮ１と第２入力端子ＩＮ２とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、第１電流経路８１０Ｘまたは第２電流経路８１０Ｙで、テール電流を生成させることができる。そして、第１入力端子ＩＮ１と第２入力端子ＩＮ２とに印加された信号の電圧差が、初期設定された臨界電圧未満である場合には、第１電流経路８１０Ｘ及び第２電流経路８１０Ｙをいずれも遮断させることができる。
第１電流経路８１０Ｘで生成されるテール電流は、第１電流ミラー回路８２０Ｘを介して、演算増幅器４２０の入力回路５１０に伝達され、第２電流経路８１０Ｙで生成されるテール電流は、第２電流ミラー回路８２０Ｙを介して、演算増幅器４２０の入力回路５１０に伝達される。具体的には、第１電流経路８１０Ｘ及び第２電流経路８１０Ｙで生成されるテール電流は、第１ミラー回路８２０Ｘ及び第２電流ミラー回路８２０Ｙを介して、演算増幅器４２０の入力回路５１０で生成される入力バイアス電流に付加される。
さて、セルフバイアス回路４１０の多様な実施形態による回路構成について詳細に説明する。
図９は、本発明の一実施形態にによる演算増幅器４２０の入力回路５１０に接続されるセルフバイアス回路４１０に係わる細部的な回路構成を示している。
第１電流経路８１０Ｘ’は、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、４個のトランジスタＭＰ＿１Ｘ，ＭＮ＿１Ｘ，ＭＰ＿２Ｘ，ＭＮ＿２Ｘが縦続構造に接続される。
ＰＭＯＳトランジスタＭＰ＿１Ｘのソース端子は、パワーレールＶＤＤに連結され、ゲート端子及びドレイン端子は、ノードｎｄ＿１ｘに連結され、ＮＭＯＳトランジスタＭＮ＿１Ｘのドレイン端子は、ノードｎｄ＿１ｘに連結され、ソース端子は、ノードｎｄ＿３ｘに連結され、ゲート端子は、第２入力端子ＩＮ２に連結され、ＰＭＯＳトランジスタＭＰ＿２Ｘのソース端子は、ノードｎｄ＿３ｘに連結され、ドレイン端子は、ノードｎｄ＿２ｘに連結され、ゲート端子は、第１入力端子ＩＮ１に連結され、ＮＭＯＳトランジスタＭＮ＿２Ｘのゲート端子及びドレイン端子は、ノードｎｄ＿２ｘに連結され、ソース端子は、グラウンドレールＶＳＳに連結される。
第１入力端子ＩＮ１には、入力電圧Ｖｉｎが印加され、第２入力端子ＩＮ２には、出力電圧Ｖｏｕｔが印加されるので、ＮＭＯＳトランジスタＭＮ＿１Ｘのゲート端子には、出力電圧Ｖｏｕｔが印加され、ＰＭＯＳトランジスタＭＰ＿２Ｘのゲート端子には、入力電圧Ｖｉｎが印加される。
次に、第２電流経路８１０Ｙ’は、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、４個のトランジスタＭＰ＿１Ｙ，ＭＮ＿１Ｙ，ＭＰ＿２Ｙ，ＭＮ＿２Ｙが縦続構造に接続される。
ＰＭＯＳトランジスタＭＰ＿１Ｙのソース端子は、パワーレールＶＤＤに連結され、ゲート端子及びドレイン端子は、ノードｎｄ＿１ｙに連結され、ＮＭＯＳトランジスタＭＮ＿１Ｙのドレイン端子は、ノードｎｄ＿１ｙに連結され、ソース端子は、ノードｎｄ＿３ｙに連結され、ゲート端子は、第１入力端子ＩＮ１に連結され、ＰＭＯＳトランジスタＭＰ＿２Ｙのソース端子は、ノードｎｄ＿３ｙに連結され、ドレイン端子は、ノードｎｄ＿２ｙに連結され、ゲート端子は、第２入力端子ＩＮ２に連結され、ＮＭＯＳトランジスタＭＮ＿２Ｙのゲート端子及びドレイン端子は、ノードｎｄ＿２ｙに連結され、ソース端子は、グラウンドレールＶＳＳに連結される。
第１入力端子ＩＮ１には、入力電圧Ｖｉｎが印加され、第２入力端子ＩＮ２には、出力電圧Ｖｏｕｔが印加されるので、ＮＭＯＳトランジスタＭＮ＿１Ｙのゲート端子には、入力電圧Ｖｉｎが印加され、ＰＭＯＳトランジスタＭＰ＿２Ｙのゲート端子には、出力電圧Ｖｏｕｔが印加される。
ＰＭＯＳトランジスタＭＰ＿３Ｘ及びＮＭＯＳトランジスタＭＮ＿３Ｘは、それぞれ第１電流経路８１０Ｘ’のトランジスタＭＰ＿１Ｘ及びＭＮ＿２Ｘと結合された第１電流ミラー回路８２０Ｘ’であり、第１電流経路８１０Ｘ’で生成されるテール電流を、入力回路５１０の入力バイアス電流に付加する役割を行う。
細部的には、トランジスタＭＰ＿３Ｘのソース端子は、パワーレールＶＤＤに連結され、ゲート端子は、ノードｎｄ＿１ｘに連結され、ドレイン端子は、ノードｐｓに連結され、トランジスタＭＮ＿３Ｘのソース端子は、グラウンドレールＶＳＳに連結され、ゲート端子は、ノードｎｄ＿２ｘに連結され、ドレイン端子は、ノードｎｓに連結される。
ノードｐｓには、第１バイアス電圧ＶＢ１によるバイアス電流と、トランジスタＭＰ＿３Ｘによってミラーリングされた電流であるテール電流とが印加される。これによって、第１バイアス電圧ＶＢ１によるバイアス電流に、テール電流が付加される結果をもたらす。
そして、ノードｎｓには、第２バイアス電圧ＶＢ２によるバイアス電流と、トランジスタＭＮ＿３Ｘによってミラーリングされた電流であるテール電流とが印加される。これによって、第２バイアス電圧ＶＢ２によるバイアス電流に、テール電流が付加される結果をもたらす。
次に、ＰＭＯＳトランジスタＭＰ＿３Ｙ及びＮＭＯＳトランジスタＭＮ＿３Ｙは、それぞれ第２電流経路８１０Ｙ’のトランジスタＭＰ＿１Ｙ及びＭＮ＿２Ｙと結合された第２電流ミラー回路８２０Ｙ’であり、第２電流経路８１０Ｙ’で生成されるテール電流を入力回路５１０の入力バイアス電流に付加する役割を行う。
細部的には、トランジスタＭＰ＿３Ｙのソース端子は、パワーレールＶＤＤに連結され、ゲート端子は、ノードｎｄ＿１ｙに連結され、ドレイン端子は、ノードｐｓに連結され、トランジスタＭＮ＿３Ｙのソース端子は、グラウンドレールＶＳＳに連結され、ゲート端子は、ノードｎｄ＿２ｙに連結され、ドレイン端子は、ノードｎｓに連結される。
ノードｐｓには、第１バイアス電圧ＶＢ１によるバイアス電流と、トランジスタＭＰ＿３Ｙによってミラーリングされた電流であるテール電流とが印加される。これによって、第１バイアス電圧ＶＢ１によるバイアス電流に、テール電流が付加される結果をもたらす。
そして、ノードｎｓには、第２バイアス電圧ＶＢ２によるバイアス電流と、トランジスタＭＮ＿３Ｙによってミラーリングされた電流であるテール電流とが印加される。これによって、第２バイアス電圧ＶＢ２によるバイアス電流に、テール電流が付加される結果をもたらす。
さて、第１電流経路８１０Ｘ’及び第２電流経路８１０Ｙ’でテール電流を発生させる動作について説明する。
第１電流経路８１０Ｘ’で、ＮＭＯＳトランジスタＭＮ＿１Ｘのゲート・ソース電圧Ｖｇｓが、ＮＭＯＳトランジスタのゲート・ソース臨界電圧Ｖｔｈｎ以上である場合、トランジスタＭＮ＿１Ｘは導通され、そうではなければ遮断される。
従って、トランジスタＭＮ＿１Ｘの導通条件は、数式２のように表現することができる。
［数２］
Ｖｏｕｔ−Ｖｘ≧Ｖｔｈｎ
ここで、Ｖｘは、図９のノードｎｄ＿３ｘで検出される電圧である。
そして、ＰＭＯＳトランジスタＭＰ＿２Ｘの導通条件は、数式３のように表現することができる。
［数３］
Ｖｘ−Ｖｉｎ≧｜Ｖｔｈｐ｜
ここで、Ｖｔｈｐは、ＰＭＯＳトランジスタのゲート・ソース臨界電圧を示す。
第１電流経路８１０Ｘ’が導通されるためには、トランジスタＭＮ＿１ＸとＭＰ＿２Ｘとが導通される数式２及び３を満足しなければならない。
これによって、第１電流経路８１０Ｘ’が導通される条件は、数式４のように表現することができる。
［数４］
Ｖｏｕｔ−Ｖｉｎ≧Ｖｔｈｎ＋｜Ｖｔｈｐ｜
そして、数式５のような条件では、第１電流経路８１０Ｘ’は、遮断される。
［数５］
Ｖｏｕｔ−Ｖｉｎ＜Ｖｔｈｎ＋｜Ｖｔｈｐ｜
次に、第２電流経路８１０Ｙ’では、ＮＭＯＳトランジスタＭＮ＿１Ｙのゲート・ソース電圧Ｖｇｓが、ＮＭＯＳトランジスタのゲート・ソース臨界電圧Ｖｔｈｎ以上である場合、トランジスタＭＮ＿１Ｙは導通され、そうではなければ遮断される。
従って、トランジスタＭＮ＿１Ｙの導通条件は、数式６のように表現することができる。
［数６］
Ｖｉｎ−Ｖｙ≧Ｖｔｈｎ
ここで、Ｖｙは、図９に図示されたノードｎｄ＿３ｙで検出される電圧を示す。
そして、ＰＭＯＳトランジスタＭＰ＿２Ｙの導通条件は、数式７のように表現することができる。
［数７］
Ｖｙ−Ｖｏｕｔ≧｜Ｖｔｈｐ｜
ここで、Ｖｔｈｐは、ＰＭＯＳトランジスタの臨界電圧を示す。
第２電流経路８１０Ｙ’が導通されるためには、トランジスタＭＮ＿１ＹとＭＰ＿２Ｙとが導通される数式６及び７を満足しなければならない。
これによって、第２電流経路８１０Ｙ’が導通される条件は、数式８のように表現することができる。
［数８］
Ｖｉｎ−Ｖｏｕｔ≧Ｖｔｈｎ＋｜Ｖｔｈｐ｜
そして、数式９のような条件では、第２電流経路８１０Ｙ’は、遮断される。
［数９］
Ｖｉｎ−Ｖｏｕｔ＜Ｖｔｈｎ＋｜Ｖｔｈｐ｜
ＰＭＯＳトランジスタのゲート・ソース臨界電圧の絶対値と、ＮＭＯＳトランジスタのゲートソース臨界電圧とがＶｔｈと同じであると仮定すれば、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差が２Ｖｔｈ未満であるならば、第１電流経路８１０Ｘ’及び第２電流経路８１０Ｙ’がいずれも遮断される。そして、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が２Ｖｔｈ以上であるならば、第１電流経路８１０Ｘ’または第２電流経路８１０Ｙ’が選択的に導通される。
第１電流経路８１０Ｘ’または第２電流経路８１０Ｙ’が導通され、当該電流経路で流れる電流をテール電流と定義する。かようなテール電流は、第１ミラー回路８２０Ｘ’及び第２電流ミラー回路８２０Ｙ’に含まれたトランジスタＭＰ＿３Ｘ，ＭＮ＿３Ｘ，ＭＰ＿３Ｙ，ＭＮ＿３Ｙによって、入力回路５１０の入力バイアス電流に付加される。
図１０Ａには、図９に図示されたようなセルフバイアス回路４１０を使用する出力バッファ用増幅器での入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差によって、第１電流経路８１０Ｘ’によって発生するテール電流Ｉｘと、第２電流経路８１０Ｙ’によって発生するテール電流Ｉｙを図示している。
図１０Ａに図示された電流Ｉｂｉａｓは、直流バイアス電圧である第２バイアス電圧ＶＢ２によって、トランジスタＭＮ３のドレイン端子に流れる入力バイアス電流を示している。
図１０Ｂは、セルフバイアス回路４１０を含まない出力バッファ用増幅器での第１入力端子ＩＮ１に入力される信号の電圧である入力電圧Ｖｉｎと、出力端子ＯＵＴに出力される信号の電圧である出力電圧Ｖｏｕｔとの電圧波形を図示している。
図１０Ｃは、図１０Ｂに図示されたような入力電圧Ｖｉｎが、セルフバイアス回路４１０が含まれた出力バッファ用増幅器の第１入力端子ＩＮ１に入力されるとき、第１電流経路８１０Ｘ’で発生するテール電流Ｉｘと、第２電流経路８１０Ｙ’で発生するテール電流Ｉｙとの波形を図示している。
図１０Ｄは、図９に図示されたようなセルフバイアス回路４１０が含まれた出力バッファ用増幅器での入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの電圧波形を図示している。
図１０Ｂ及び図１０Ｄの入力信号と出力信号の電圧波形を参照すれば、セルフバイアス回路４１０が含まれた出力バッファ用増幅器が、セルフバイアス回路４１０が含まれない出力バッファ用増幅器に比べ、出力信号が入力信号を速く追従するという事実が分かる。
また、図９のようなセルフバイアス回路４１０が含まれた出力バッファ用増幅器でのスルーレート（Slew Rate）は、数式１０のように表現することができる。
［数１０］
Slew Rate＝ＩＤＣｂｉａｓ＋Ｉｔａｉｌ）／Ｃｃ
ここで、ＩＤＣｂｉａｓは、直流バイアス電圧ＶＢ１またはＶＢ２によって生成される直流バイアス電流値を示し、Ｉｔａｉｌは、セルフバイアス回路４１０の第１電流経路８１０Ｘ’または第２電流経路８１０Ｙ’で流れる電流を示し、Ｃｃは、出力回路５３０のキャパシタＣ１またはＣ２のキャパシタンス値を示す。
数式１及び数式１０を参照すれば、セルフバイアス回路４１０が含まれた出力バッファ用増幅器でのスルーレート（Slew Rate）は、セルフバイアス回路４１０を使用しない出力バッファ用増幅器に比べて向上するという事実が分かる。
次に、図１１は、本発明の他の実施形態による演算増幅器４２０の入力回路５１０に接続されるセルフバイアス回路４１０に係わる細部的な回路構成を示している。
第１電流経路８１０Ｘ”は、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、３個のトランジスタＭＰ＿１Ｘ’，ＭＰ＿２Ｘ’，ＭＮ＿１Ｘ’が縦続構造に接続される。
ＰＭＯＳトランジスタＭＰ＿１Ｘ’のソース端子は、パワーレールＶＤＤに連結され、ゲート端子は、ノードｎｄ＿１ｙ’に連結され、ドレイン端子は、ノードｎｄ＿１ｘ’に連結され、ＰＭＯＳトランジスタＭＰ＿２Ｘ’のソース端子は、ノードｎｄ＿１ｘ’に連結され、ドレイン端子は、ノードｎｄ＿２ｘ’に連結され、ゲート端子は、第１入力端子ＩＮ１に連結され、ＮＭＯＳトランジスタＭＮ＿２Ｘ’のゲート端子及びドレイン端子は、ノードｎｄ＿２ｘ’に連結され、ソース端子は、グラウンドレールＶＳＳに連結される。そして、ノードｎｄ＿１ｘ’に、第２入力端子ＩＮ２を連結する。
第１入力端子ＩＮ１には、入力電圧Ｖｉｎが印加され、第２入力端子ＩＮ２には、出力電圧Ｖｏｕｔが印加されるので、ＰＭＯＳトランジスタＭＰ＿２Ｘ’のゲート端子には、入力電圧Ｖｉｎが印加され、ソース端子であるノードＮＤ＿１Ｘ’には、出力電圧Ｖｏｕｔが印加される。
次に、第２電流経路８１０Ｙ”は、パワーレールＶＤＤとグラウンドレールＶＳＳとの間に、３個のトランジスタＭＰ＿１Ｙ’，ＭＮ＿１Ｙ’，ＭＮ＿２Ｙ’が縦続構造に接続される。
ＰＭＯＳトランジスタＭＰ＿１Ｙ’のソース端子は、パワーレールＶＤＤに連結され、ゲート端子及びドレイン端子は、ノードｎｄ＿１ｙ’に連結され、ＮＭＯＳトランジスタＭＮ＿１Ｙ’のドレイン端子は、ノードｎｄ＿１ｙ’に連結され、ソース端子は、ノードｎｄ＿２ｙ’に連結され、ゲート端子は、第１入力端子ＩＮ１に連結され、ＮＭＯＳトランジスタＭＮ＿２Ｙ’のゲート端子は、ノードｎｄ＿２ｘ’に連結され、ドレイン端子は、ノードｎｄ＿２ｙ’に連結され、ソース端子は、グラウンドレールＶＳＳに連結される。そして、ノードｎｄ＿２ｙ’には、第２入力端子ＩＮ２を連結する。
第１入力端子ＩＮ１には、入力電圧Ｖｉｎが印加され、第２入力端子ＩＮ２には、出力電圧Ｖｏｕｔが印加されるので、ＮＭＯＳトランジスタＭＮ＿１Ｙ’のゲート端子には、入力電圧Ｖｉｎが印加され、ソース端子であるノードＮＤ＿２Ｙ’には、出力電圧Ｖｏｕｔが印加される。
ＮＭＯＳトランジスタＭＮ＿２Ｘ’は、第１電流経路８１０Ｘ”のトランジスタＭＮ＿１Ｘ’と結合された第１電流ミラー回路８２０Ｘ”であり、第１電流経路８１０Ｘ”で生成されるテール電流を、入力回路５１０の入力バイアス電流に付加する役割を行う。
細部的には、トランジスタＭＮ＿２Ｘ’のソース端子は、グラウンドレールＶＳＳに連結され、ゲート端子は、ノードｎｄ＿２ｘ’に連結され、ドレイン端子は、ノードｎｓに連結される。
ノードｎｓには、第２バイアス電圧ＶＢ２によるバイアス電流と、トランジスタＭＮ＿２Ｘ’によってミラーリングされた電流であるテール電流とが印加される。これによって、第２バイアス電圧ＶＢ２によるバイアス電流に、テール電流が付加される結果をもたらす。
次に、ＰＭＯＳトランジスタＭＰ＿２Ｙ’は、第２電流経路８１０Ｙ”のトランジスタＭＰ＿１Ｙ’と結合された第２電流ミラー回路８２０Ｙ”であり、第２電流経路８１０Ｙ”で生成されるテール電流を、入力回路５１０の入力バイアス電流に付加する役割を行う。
細部的には、トランジスタＭＰ＿２Ｙ’のソース端子は、パワーレールＶＤＤに連結され、ゲート端子は、ノードｎｄ＿１ｙ’に連結され、ドレイン端子は、ノードｐｓに連結される。
ノードｐｓには、第１バイアス電圧ＶＢ１によるバイアス電流と、トランジスタＭＰ＿２Ｙ’によってミラーリングされた電流であるテール電流とが印加される。これによって、第１バイアス電圧ＶＢ１によるバイアス電流に、テール電流が付加される結果をもたらす。
第１電流経路８１０Ｘ”で、ＰＭＯＳトランジスタＭＰ＿２Ｘ’は、数式１１のような条件を満足するときに導通される。
［数１１］
Ｖｏｕｔ−Ｖｉｎ≧｜Ｖｔｈｐ｜
ここで、Ｖｔｈｐは、ＰＭＯＳトランジスタのゲート・ソース臨界電圧を示す。
そして、第２電流経路８１０Ｙ”で、ＮＭＯＳトランジスタＭＮ＿１Ｙ’は、数式１２のような条件を満足するときに導通される。
［数１２］
Ｖｉｎ−Ｖｏｕｔ≧Ｖｔｈｎ
ここで、Ｖｔｈｎは、ＮＭＯＳトランジスタのゲート・ソース臨界電圧を示す。
ＰＭＯＳトランジスタのゲート・ソース臨界電圧の絶対値と、ＮＭＯＳトランジスタのゲート・ソース臨界電圧とがＶｔｈと同じであると仮定すれば、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの電圧差がＶｔｈ未満であるならば、第１電流経路８１０Ｘ”及び第２電流経路８１０Ｙ”がいずれも遮断される。そして、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの電圧差がＶｔｈ以上であるならば、第１電流経路８１０Ｘ”または第２電流経路８１０Ｙ”が選択的に導通される。
第１電流経路８１０Ｘ”または第２電流経路８１０Ｘ”が導通されれば、当該電流経路でテール電流が流れるようになる。かようなテール電流は、第１ミラー回路８２０Ｘ”及び第２電流ミラー回路８２０Ｙ”に含まれたトランジスタＭＮ＿２Ｘ’，ＭＰ＿２Ｙ’によって、入力回路５１０の入力バイアス電流に付加される。
図１２Ａには、図１１に図示されたようなセルフバイアス回路４１０を使用する出力バッファ用増幅器での入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの電圧差によって、第１電流経路８１０Ｘ”によって発生するテール電流Ｉｘ’と、第２電流経路８１０Ｙ”によって発生するテール電流Ｉｙ’とを図示している。
図１２Ａに図示された電流Ｉｂｉａｓは、直流バイアス電圧である第１バイアス電圧ＶＢ１によって、トランジスタＭＰ３のドレイン端子に流れる入力バイアス電流、または第２バイアス電圧ＶＢ２によってトランジスタＭＮ３のドレイン端子に流れる入力バイアス電流である。
図１２Ｂには、セルフバイアス回路４１０を含まない出力バッファ用増幅器での第１入力端子ＩＮ１に入力される信号の電圧である入力電圧Ｖｉｎと、出力端子ＯＵＴに出力される信号の電圧である出力電圧Ｖｏｕｔとの電圧波形を図示している。
図１２Ｃには、図１２Ｂに図示されたような入力電圧Ｖｉｎが、セルフバイアス回路４１０が含まれた出力バッファ用増幅器の第１入力端子ＩＮ１に入力されるとき、第１電流経路８１０Ｘ”で発生するテール電流Ｉｘ’と、第２電流経路８１０Ｙ”で発生するテール電流Ｉｙ’との波形を図示している。
図１２Ｄには、図１１に図示されたようなセルフバイアス回路４１０が含まれた出力バッファ用増幅器での入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの電圧波形を図示している。
図１２Ｂ及び図１２Ｄの入力信号と出力信号の電圧波形を参照すれば、セルフバイアス回路４１０が含まれた出力バッファ用増幅器が、セルフバイアス回路４１０が含まれない出力バッファ用増幅器に比べ、出力信号が入力信号を速く追従するという事実が分かる。
これは、第１電流経路８１０Ｘ”で発生するテール電流Ｉｘ’と、第２電流経路８１０Ｙ”で発生するテール電流Ｉｙ’とによって、出力バッファ用増幅器でのスルーレートが改善するということを示す。
本発明の実施形態によるセルフバイアス回路を、ＭＯＳトランジスタで具現する例を、図９及び図１１で示しているが、他の例として、バイポーラ・トランジスタで具現することもできる。
以上、図面及び明細書で最適実施形態が開示された。ここで、特定の用語が使用されたが、それらは、単に本発明について説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろうお。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならないのである。
本発明の出力バッファ用増幅器及びそれを利用した信号処理装置は、例えば、信号処理関連の技術分野に効果的に適用可能である。
１１０ タイミング・コントローラ
１２０ ソース・ドライバ
１３０ ゲート・ドライバ
１４０ ディスプレイパネル
２１０ シフトレジスタ部
２２０ データラッチ部
２３０ デジタル／アナログ変換部
２４０ 出力バッファ部
３１０Ａ，３１０Ｂ 出力バッファ用増幅器
４１０ セルフバイアス回路
４２０ 演算増幅器
５１０ 入力回路
５２０ 増幅回路
５２０Ａ 電流加算部
５２０Ｂ フローティング電流源
５２０Ｃ クラスＡＢ制御部
５３０ 出力回路
８１０Ｘ 第１電流経路
８１０Ｙ 第２電流経路
８２０Ｘ 第１電流ミラー回路
８２０Ｙ 第２電流ミラー回路
１０００ ディスプレイ・システム

Claims (10)

  1. 第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差を増幅し、前記出力端子に出力する演算増幅器と、
    前記第１入力端子及び第２入力端子にそれぞれ連結された第１電流経路及び第２電流経路を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、前記第１電流経路または第２電流経路でテール電流を生成させ、前記生成されたテール電流を、前記演算増幅器の入力バイアス電流に付加するセルフバイアス回路と、を含み、
    前記第２入力端子を前記出力端子に連結することを特徴とする出力バッファ用増幅器。
  2. 前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧未満である場合、前記第１電流経路及び第２電流経路は、いずれも遮断されることを特徴とする請求項１に記載の出力バッファ用増幅器。
  3. 前記セルフバイアス回路は、前記第１電流経路または前記第２電流経路で生成されるテール電流を、電流ミラー回路を利用し、前記演算増幅器の入力バイアス電流に付加することを特徴とする請求項１に記載の出力バッファ用増幅器。
  4. 前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に、複数のトランジスタが縦続構造に接続され、前記縦続構造で、少なくとも１対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、ソース端子を共有することを特徴とする請求項１に記載の出力バッファ用増幅器。
  5. 前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に、４個のトランジスタが縦続構造に接続され、第１ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ゲート端子及びドレイン端子は、第１ノードに連結され、第１ ＮＭＯＳトランジスタのドレイン端子は、第１ノードに連結され、ソース端子は、第３ノードに連結され、第２ ＰＭＯＳトランジスタのソース端子は、第３ノードに連結され、ドレイン端子は、第２ノードに連結され、第２ ＮＭＯＳトランジスタのゲート端子及びドレイン端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、前記第１ ＮＭＯＳトランジスタのゲート及び第２ ＰＭＯＳゲート端子には、第１入力端子または第２入力端子が連結されることを特徴とする請求項１に記載の出力バッファ用増幅器。
  6. 前記セルフバイアス回路は、電流ミラーリングのための第３ ＰＭＯＳトランジスタ及び第３ ＮＭＯＳトランジスタをさらに含み、前記第３ ＰＭＯＳトランジスタのゲート端子は、第１ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第１入力バイアス電流が印加されるノードに連結され、前記第３ ＮＭＯＳトランジスタのゲート端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、ドレイン端子は、前記演算増幅器の第２入力バイアス電流が印加されるノードに連結されることを特徴とする請求項４に記載の出力バッファ用増幅器。
  7. 前記セルフバイアス回路に含まれた第１電流経路及び第２電流経路は、それぞれパワーレールとグラウンドレールとの間に、複数のトランジスタが縦続構造に接続され、前記縦続構造で連結された１つのトランジスタのゲート端子に第１入力端子を連結し、ソース端子に第２入力端子を連結することを特徴とする請求項１に記載の出力バッファ用増幅器。
  8. 前記セルフバイアス回路に含まれた第１電流経路は、パワーレールとグラウンドレールとの間に、３個のトランジスタが縦続構造に接続され、第１ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ドレイン端子は、第１ノードに連結され、ゲート端子は、第３ノードに連結され、第２ ＰＭＯＳトランジスタのソース端子は、第１ノードに連結され、ドレイン端子は、第２ノードに連結され、ゲート端子は、前記第１入力端子に連結され、第１ ＮＭＯＳトランジスタのゲート端子及びドレイン端子は、第２ノードに連結され、ソース端子は、グラウンドレールに連結され、前記第１ノードに前記第２入力端子が連結され、
    前記第２電流経路は、パワーレールとグラウンドレールとの間に、３個のトランジスタが縦続構造に接続され、第３ ＰＭＯＳトランジスタのソース端子は、パワーレールに連結され、ゲート端子及びドレイン端子は、第３ノードに連結され、第２ ＮＭＯＳトランジスタのドレイン端子は、第３ノードに連結され、ソース端子は、第４ノードに連結され、ゲート端子は、前記第１入力端子に連結され、第３ ＮＭＯＳトランジスタのドレイン端子は、第４ノードに連結され、ソース端子は、グラウンドレールに連結され、ゲート端子は、第２ノードに連結され、前記第４ノードに前記第２入力端子が連結されることを特徴とする請求項７に記載の出力バッファ用増幅器。
  9. 前記セルフバイアス回路電流ミラーリングのための第４ ＰＭＯＳトランジスタ及び第４ ＮＭＯＳトランジスタをさらに含み、第４ ＰＭＯＳトランジスタのゲート端子は、第３ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第１入力バイアス電流が印加されるノードに連結され、第４ ＮＭＯＳトランジスタのゲート端子は、第２ノードに連結され、ソース端子は、パワーレールに連結され、ドレイン端子は、前記演算増幅器の第２入力バイアス電流が印加されるノードに連結されることを特徴とする請求項８に記載の出力バッファ用増幅器。
  10. デジタル映像信号をアナログ映像信号に変換するデジタル／アナログ変換器と、
    前記アナログ映像信号を増幅してディスプレイパネルに供給する出力バッファ用増幅器とを含み、
    前記出力バッファ用増幅器は、第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差を増幅し、前記出力端子に出力する演算増幅器と、
    前記第１入力端子及び第２入力端子にそれぞれ連結された第１電流経路及び第２電流経路を具備し、前記第１入力端子と第２入力端子とに印加された信号の電圧差が、初期設定された臨界電圧以上である場合、前記第１電流経路または第２電流経路でテール電流を生成させ、前記生成されたテール電流を、前記演算増幅器の入力バイアス電流に付加するセルフバイアス回路と、を含み、
    前記第２入力端子を前記出力端子に連結することを特徴とする信号処理装置。
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