JPH08321734A - ビデオアンプ回路 - Google Patents
ビデオアンプ回路Info
- Publication number
- JPH08321734A JPH08321734A JP12506895A JP12506895A JPH08321734A JP H08321734 A JPH08321734 A JP H08321734A JP 12506895 A JP12506895 A JP 12506895A JP 12506895 A JP12506895 A JP 12506895A JP H08321734 A JPH08321734 A JP H08321734A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- video amplifier
- horizontal blanking
- amplifier circuit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 低消費電力化と回路温度上昇の抑制
【構成】 入力端子６から入力された信号を増幅し、出
力端子８に出力する。アクティブロード段２はＶｃｃ、
Ｔｒ１、２、接地が定電流経路で、ＳＥＰＰバイアス回
路１０に発生するバイアスによりＴｒ３、４が電流増幅
を行う。帰還経路上、帰還抵抗Ｒ４の他にスイッチＳＷ
を入れる。スイッチＳＷは制御端子１２に与えられる水
平ブランキング信号によって制御される。水平ブランキ
ング期間でスイッチはオフ、帰還経路は断となり、電流
低減・温度上昇抑制が可能となる。出力電圧Ｖｏｕｔは
Ｖｃｃに張り付き、ＣＲＴが無用に発光することもな
い。
力端子８に出力する。アクティブロード段２はＶｃｃ、
Ｔｒ１、２、接地が定電流経路で、ＳＥＰＰバイアス回
路１０に発生するバイアスによりＴｒ３、４が電流増幅
を行う。帰還経路上、帰還抵抗Ｒ４の他にスイッチＳＷ
を入れる。スイッチＳＷは制御端子１２に与えられる水
平ブランキング信号によって制御される。水平ブランキ
ング期間でスイッチはオフ、帰還経路は断となり、電流
低減・温度上昇抑制が可能となる。出力電圧Ｖｏｕｔは
Ｖｃｃに張り付き、ＣＲＴが無用に発光することもな
い。
Description
【０００１】
【産業上の利用分野】この発明はアクティブロード段と
ＳＥＰＰ（シングルエンド・プッシュプル）段を含むビ
デオアンプ回路に関する。
ＳＥＰＰ（シングルエンド・プッシュプル）段を含むビ
デオアンプ回路に関する。
【０００２】
【従来の技術】ビデオアンプ回路はＲＧＢ信号を増幅し
てＣＲＴカソードへ送る最終段のリニアアンプである。
この回路は機能的にまとまりを持つため、単一ＩＣ化さ
れることも多い。図１は従来一般的なビデオアンプ回路
の回路構成図である。
てＣＲＴカソードへ送る最終段のリニアアンプである。
この回路は機能的にまとまりを持つため、単一ＩＣ化さ
れることも多い。図１は従来一般的なビデオアンプ回路
の回路構成図である。
【０００３】（１）全体 アクティブロード段２とＳＥＰＰ段４に大別される。プ
リアンプ等を経たＲＧＢ信号のうちの１つが入力端子６
に入力され、アクティブロード段２で電圧増幅作用を、
ＳＥＰＰ段４で電流増幅作用を受け、出力端子８に出力
される。出力信号は容量を介してＣＲＴカソード（図示
せず）へ接続される。電源Ｖｃｃは通常７０〜１００Ｖ
である。
リアンプ等を経たＲＧＢ信号のうちの１つが入力端子６
に入力され、アクティブロード段２で電圧増幅作用を、
ＳＥＰＰ段４で電流増幅作用を受け、出力端子８に出力
される。出力信号は容量を介してＣＲＴカソード（図示
せず）へ接続される。電源Ｖｃｃは通常７０〜１００Ｖ
である。
【０００４】（２）アクティブロード段２ 分割抵抗Ｒ１、２によって定電流を流すトランジスタＴ
ｒ１の存在により、電源ＶｃｃからＴｒ１、２を経て接
地に至る経路が定電流回路となる。トランジスタの特性
は後述のＴｒ３、４も含め、最高遮断周波数が１ＧＨｚ
のオーダーである。ＳＥＰＰバイアス回路１０は抵抗Ｒ
３からなり、トランジスタの１ＶBE程度のバイアス電圧
を発生する。出力信号は帰還抵抗Ｒ４を介して入力信号
に接続され、負帰還回路を形成する。
ｒ１の存在により、電源ＶｃｃからＴｒ１、２を経て接
地に至る経路が定電流回路となる。トランジスタの特性
は後述のＴｒ３、４も含め、最高遮断周波数が１ＧＨｚ
のオーダーである。ＳＥＰＰバイアス回路１０は抵抗Ｒ
３からなり、トランジスタの１ＶBE程度のバイアス電圧
を発生する。出力信号は帰還抵抗Ｒ４を介して入力信号
に接続され、負帰還回路を形成する。
【０００５】（３）ＳＥＰＰ段４ トランジスタＴｒ３、４からなり、シングルエンドのプ
ッシュプル回路を構成する。Ｔｒ３、４は電流増幅を行
う。入力信号が高電位のとき、出力端子８に現れる出力
信号は低電位となる。入力信号が低電位のときは逆に、
出力信号が高電位となる。出力信号が低電位であるほど
ＣＲＴは明るくなる。
ッシュプル回路を構成する。Ｔｒ３、４は電流増幅を行
う。入力信号が高電位のとき、出力端子８に現れる出力
信号は低電位となる。入力信号が低電位のときは逆に、
出力信号が高電位となる。出力信号が低電位であるほど
ＣＲＴは明るくなる。
【０００６】図２はこの回路における入力信号の電圧
（以下「Ｖｉｎ」と表記）と出力信号の電圧（以下「Ｖ
ｏｕｔ」と表記）の関係を示す図である。この回路は全
体として論理反転作用を持つものであるが、帰還抵抗Ｒ
４の存在により、Ｖｉｎの上昇に伴ってＶｏｕｔは徐々
に降下する。なお、図中ΔＶは現実のＶｉｎの変動範囲
を示している。
（以下「Ｖｉｎ」と表記）と出力信号の電圧（以下「Ｖ
ｏｕｔ」と表記）の関係を示す図である。この回路は全
体として論理反転作用を持つものであるが、帰還抵抗Ｒ
４の存在により、Ｖｉｎの上昇に伴ってＶｏｕｔは徐々
に降下する。なお、図中ΔＶは現実のＶｉｎの変動範囲
を示している。
【０００７】
【発明が解決しようとする課題】水平ブランキング期間
ではＣＲＴに表示を行う必要がない。しかし、上述の構
成によればその期間も回路に電流が流れ、消費電力およ
びそれに伴う回路の温度上昇の面で問題が残る。もちろ
ん、回路電源Ｖｃｃ自体を遮断する方法も考えられる
が、このとき一定規模の別回路を付加してＶｏｕｔを高
電位に保たなければ、帰線時にＣＲＴが無用に発光す
る。
ではＣＲＴに表示を行う必要がない。しかし、上述の構
成によればその期間も回路に電流が流れ、消費電力およ
びそれに伴う回路の温度上昇の面で問題が残る。もちろ
ん、回路電源Ｖｃｃ自体を遮断する方法も考えられる
が、このとき一定規模の別回路を付加してＶｏｕｔを高
電位に保たなければ、帰線時にＣＲＴが無用に発光す
る。
【０００８】従って本発明の目的は、１．最小限、すな
わち単一の素子追加によって、２．ＣＲＴの発光を回避
しつつ、３．水平ブランキング期間の省電力を実現する
ビデオアンプ回路の提供にある。
わち単一の素子追加によって、２．ＣＲＴの発光を回避
しつつ、３．水平ブランキング期間の省電力を実現する
ビデオアンプ回路の提供にある。
【０００９】
【課題を解決するための手段】本発明は、アクティブロ
ード段に対するＳＥＰＰ段出力の帰還経路に挿入された
スイッチ素子と、このスイッチ素子のオンオフを制御す
る制御手段を持つ。
ード段に対するＳＥＰＰ段出力の帰還経路に挿入された
スイッチ素子と、このスイッチ素子のオンオフを制御す
る制御手段を持つ。
【００１０】
【作用】前記スイッチ素子は水平ブランキング期間にオ
フとなって帰還経路が遮断され、Ｖｏｕｔが高電位にな
る。それ以外の期間にはオンとなり、通常の帰還作用を
果たす。
フとなって帰還経路が遮断され、Ｖｏｕｔが高電位にな
る。それ以外の期間にはオンとなり、通常の帰還作用を
果たす。
【００１１】
【実施例】ここで本発明の好適な実施例を適宜図面を参
照しながら説明する。
照しながら説明する。
【００１２】実施例１．図３は実施例１に係るビデオア
ンプ回路の回路構成図である。この構成において図１の
構成と異なる部分のみを説明する。
ンプ回路の回路構成図である。この構成において図１の
構成と異なる部分のみを説明する。
【００１３】図３に示す通り、本実施例では帰還抵抗Ｒ
４に加えてＭＯＳＦＥＴスイッチＳＷが帰還経路に挿入
されている。ここでは制御端子１２に与えられる水平ブ
ランキング信号が制御手段となり、ＳＷを制御する。す
なわち、水平ブランキング期間にこの信号は低電位とな
り、ＳＷがオフする。それ以外の期間は該信号が高電位
となり、帰還経路が導通する。
４に加えてＭＯＳＦＥＴスイッチＳＷが帰還経路に挿入
されている。ここでは制御端子１２に与えられる水平ブ
ランキング信号が制御手段となり、ＳＷを制御する。す
なわち、水平ブランキング期間にこの信号は低電位とな
り、ＳＷがオフする。それ以外の期間は該信号が高電位
となり、帰還経路が導通する。
【００１４】以上の構成によって課題が解決される理由
を説明する。
を説明する。
【００１５】（１）消費電力について アクティブロード段２の定電流回路に流れる電流は２０
ｍＡ程度である。一方、帰還経路にはその２０パーセン
ト程度の電流が流れる。ここで水平ブランキング期間を
全体の２０パーセントとすれば、全体の約４パーセント
の電流を削減することができる。ビデオアンプ回路では
Ｖｃｃの電圧が比較的高いため、トランジスタ付近の温
度が１００〜１２０℃に達する。従って、わずかな電流
削減でも比較的大きく温度を下げることができる。
ｍＡ程度である。一方、帰還経路にはその２０パーセン
ト程度の電流が流れる。ここで水平ブランキング期間を
全体の２０パーセントとすれば、全体の約４パーセント
の電流を削減することができる。ビデオアンプ回路では
Ｖｃｃの電圧が比較的高いため、トランジスタ付近の温
度が１００〜１２０℃に達する。従って、わずかな電流
削減でも比較的大きく温度を下げることができる。
【００１６】（２）Ｖｏｕｔの電圧について 図４は、この実施例においてＳＷがオフのときのＶｉｎ
とＶｏｕｔの関係を示している。すなわち、ＳＷのオフ
で負帰還が働かなくなるため、Ｖｉｎの変動範囲ΔＶに
おいて、ＶｏｕｔはほぼＶｃｃに張り付く。この結果、
望ましくないＣＲＴの発光が防止される。
とＶｏｕｔの関係を示している。すなわち、ＳＷのオフ
で負帰還が働かなくなるため、Ｖｉｎの変動範囲ΔＶに
おいて、ＶｏｕｔはほぼＶｃｃに張り付く。この結果、
望ましくないＣＲＴの発光が防止される。
【００１７】以上、ＭＯＳＦＥＴスイッチをわずか１個
追加することにより、本発明はその目的を達成するもの
である。
追加することにより、本発明はその目的を達成するもの
である。
【００１８】なお、実施例ではスイッチとしてＭＯＳＦ
ＥＴを使用した。これは動作の高速性を考えたためであ
るが、水平発振周波数（通常のＮＴＳＣ方式の場合１
５．７５ｋＨｚ）に追従できる程度に高速であれば、例
えばバイポーラトランジスタなど、任意の素子を採用す
ることが可能である。
ＥＴを使用した。これは動作の高速性を考えたためであ
るが、水平発振周波数（通常のＮＴＳＣ方式の場合１
５．７５ｋＨｚ）に追従できる程度に高速であれば、例
えばバイポーラトランジスタなど、任意の素子を採用す
ることが可能である。
【００１９】実施例２．実施例２では、図３の回路構成
に一部変更を加えて単一ＩＣ化する場合を説明する。説
明は図３を使用する。
に一部変更を加えて単一ＩＣ化する場合を説明する。説
明は図３を使用する。
【００２０】このＩＣは入力端子６、出力端子８、電源
端子、接地端子、および制御端子１２の計５端子を必要
とし、ＲＧＢの３系統を考えたとき、例えば４×３＋１
＝１３本の端子を持つ。本実施例ではＩＣ化の際、
（１）ＳＥＰＰバイアス回路１０を図３の抵抗Ｒ３から
２個の直列ダイオードＤ１、２（図示せず）に変更し、
（２）Ｔｒ１〜４をＤ１、２を取り囲むように近接配置
し、（３）回路全体を樹脂モールドによって単一のパッ
ケージに封入する、の３点を配慮する。かかる配慮の背
景には以下の課題がある。
端子、接地端子、および制御端子１２の計５端子を必要
とし、ＲＧＢの３系統を考えたとき、例えば４×３＋１
＝１３本の端子を持つ。本実施例ではＩＣ化の際、
（１）ＳＥＰＰバイアス回路１０を図３の抵抗Ｒ３から
２個の直列ダイオードＤ１、２（図示せず）に変更し、
（２）Ｔｒ１〜４をＤ１、２を取り囲むように近接配置
し、（３）回路全体を樹脂モールドによって単一のパッ
ケージに封入する、の３点を配慮する。かかる配慮の背
景には以下の課題がある。
【００２１】１．温度特性 ＳＥＰＰバイアス回路１０を抵抗Ｒ３で構成する場合、
雰囲気温度の上昇に伴うトランジスタのＶBEの低下によ
ってバイアス効果が大きくなり、Ｔｒ３、４のＩC が増
える。温度上昇によって消費電力が増え、系の動作安定
性の面でも不都合が生じる。
雰囲気温度の上昇に伴うトランジスタのＶBEの低下によ
ってバイアス効果が大きくなり、Ｔｒ３、４のＩC が増
える。温度上昇によって消費電力が増え、系の動作安定
性の面でも不都合が生じる。
【００２２】２．出力歪 抵抗Ｒ３によるバイアス電圧の設定値（１ＶBE）が小さ
いため、Ｔｒ３、４の両方がオフするタイミングがあ
り、オンオフの切り換え時に発生する高調波が不要輻射
の原因となる。
いため、Ｔｒ３、４の両方がオフするタイミングがあ
り、オンオフの切り換え時に発生する高調波が不要輻射
の原因となる。
【００２３】これらの課題を解消すべく、上記（１）に
よって２ＶF （ほぼ２ＶBEに等しい）のバイアス電圧を
発生し、Ｔｒ３またはＴｒ４の完全なバイアスを図る。
つぎに（２）、（３）によって、Ｔｒ１〜４の熱を熱伝
導率のよい樹脂を介してＤ１、２に与え、これらの部品
で熱平衡状態を作る。
よって２ＶF （ほぼ２ＶBEに等しい）のバイアス電圧を
発生し、Ｔｒ３またはＴｒ４の完全なバイアスを図る。
つぎに（２）、（３）によって、Ｔｒ１〜４の熱を熱伝
導率のよい樹脂を介してＤ１、２に与え、これらの部品
で熱平衡状態を作る。
【００２４】図５はＴｒ１〜４とＤ１、２の配置例を示
す図で、素子の周囲の長方形が素子外形を示す。ここで
はＤ１、２が２素子入りの単一パッケージに封入されて
いる。同図のごとく、基板パターン設計上および製造上
許容できる最短距離にこれらの素子を配置する。例えば
素子間の距離を１〜２ミリメートルにとどめることが望
ましい。Ｔｒ１〜４はＤ１、２のパッケージを四方から
囲む位置に配置する。なおこの際、特にＴｒ３、４を近
接配置すれば、温度が変動してもＴｒ３、４のＩc がほ
ぼ一定となる。トランジスタのＶBEとダイオードのＶF
の温度変化は同じ傾向を示すためであり、この結果課題
が解消する。なお、図５では表面実装部品による例を示
したが、半導体ウエハに直接形成する場合も同様であ
る。
す図で、素子の周囲の長方形が素子外形を示す。ここで
はＤ１、２が２素子入りの単一パッケージに封入されて
いる。同図のごとく、基板パターン設計上および製造上
許容できる最短距離にこれらの素子を配置する。例えば
素子間の距離を１〜２ミリメートルにとどめることが望
ましい。Ｔｒ１〜４はＤ１、２のパッケージを四方から
囲む位置に配置する。なおこの際、特にＴｒ３、４を近
接配置すれば、温度が変動してもＴｒ３、４のＩc がほ
ぼ一定となる。トランジスタのＶBEとダイオードのＶF
の温度変化は同じ傾向を示すためであり、この結果課題
が解消する。なお、図５では表面実装部品による例を示
したが、半導体ウエハに直接形成する場合も同様であ
る。
【００２５】以上、実施例２によれば実施例１同等の効
果以外に、集積度の向上と、動作安定性、温度特性、高
周波特性等の改善が可能となる。
果以外に、集積度の向上と、動作安定性、温度特性、高
周波特性等の改善が可能となる。
【００２６】
【発明の効果】わずか１個のスイッチ素子を追加するこ
とにより、水平ブランキング期間中負帰還回路に流れる
電流を遮断することができ、省電力、回路温度上昇抑制
が可能となる。このとき、ＣＲＴが無用に発光すること
もない。
とにより、水平ブランキング期間中負帰還回路に流れる
電流を遮断することができ、省電力、回路温度上昇抑制
が可能となる。このとき、ＣＲＴが無用に発光すること
もない。
【図１】 従来一般的なビデオアンプ回路の回路構成図
である。
である。
【図２】 従来のビデオアンプ回路におけるＶｉｎとＶ
ｏｕｔの関係を示す図である。
ｏｕｔの関係を示す図である。
【図３】 実施例１に係るビデオアンプ回路の回路構成
図である。
図である。
【図４】 実施例１においてＳＷがオフのときのＶｉｎ
とＶｏｕｔの関係を示す図である。
とＶｏｕｔの関係を示す図である。
【図５】 実施例２においてＴｒ１〜４とＤ１、２の配
置例を示す図である。
置例を示す図である。
２ アクティブロード段、４ ＳＥＰＰ段、６ 入力端
子、８ 出力端子、１０ ＳＥＰＰバイアス回路、ＳＷ
ＭＯＳＦＥＴスイッチ、１２ 制御端子。
子、８ 出力端子、１０ ＳＥＰＰバイアス回路、ＳＷ
ＭＯＳＦＥＴスイッチ、１２ 制御端子。
Claims (1)
- 【請求項１】 アクティブロード段の定電流回路の経路
上に配置された回路素子に発生するバイアス電圧でＳＥ
ＰＰ段を駆動することによって入力信号の増幅するビデ
オアンプ回路において、 前記アクティブロード段に対する前記ＳＥＰＰ段出力の
帰還経路に挿入されたスイッチ素子と、 水平ブランキング期間に前記スイッチ素子をオフし、そ
れ以外の期間にオンする制御手段と、 を含むことを特徴とするビデオアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12506895A JPH08321734A (ja) | 1995-05-24 | 1995-05-24 | ビデオアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12506895A JPH08321734A (ja) | 1995-05-24 | 1995-05-24 | ビデオアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321734A true JPH08321734A (ja) | 1996-12-03 |
Family
ID=14901033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12506895A Pending JPH08321734A (ja) | 1995-05-24 | 1995-05-24 | ビデオアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8963640B2 (en) | 2012-03-21 | 2015-02-24 | Samsung Electronics Co., Ltd. | Amplifier for output buffer and signal processing apparatus using the same |
-
1995
- 1995-05-24 JP JP12506895A patent/JPH08321734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8963640B2 (en) | 2012-03-21 | 2015-02-24 | Samsung Electronics Co., Ltd. | Amplifier for output buffer and signal processing apparatus using the same |
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