JPS591002B2 - 直結トランジスタ回路 - Google Patents
直結トランジスタ回路Info
- Publication number
- JPS591002B2 JPS591002B2 JP51108791A JP10879176A JPS591002B2 JP S591002 B2 JPS591002 B2 JP S591002B2 JP 51108791 A JP51108791 A JP 51108791A JP 10879176 A JP10879176 A JP 10879176A JP S591002 B2 JPS591002 B2 JP S591002B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- load
- collector
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は直結トランジスタ回路特に出力回路に関する。
従来トランジスタを用いた出力回路としては第１図に示
すような準コンプリメンタリ回路が知られている。
すような準コンプリメンタリ回路が知られている。
このような回路においては、交流入力の半波を増巾する
トランジスタＱ１．Ｑ１０．Ｑ５により出力の残り電圧
が、２ ＶＢＥ ＋ＶｃＥ（ｓａｔ）と大きくなる。
トランジスタＱ１．Ｑ１０．Ｑ５により出力の残り電圧
が、２ ＶＢＥ ＋ＶｃＥ（ｓａｔ）と大きくなる。
（ＶＢＥ、：トランジスタのベース・エミッタ間電圧、
ＶｃＥ（ｓａｔ ） ’コレクタ・エミッタ間サチュレ
イション電圧） かかる残り電圧を低減する方法として、第２図に示すよ
うな回路が提案されている。
ＶｃＥ（ｓａｔ ） ’コレクタ・エミッタ間サチュレ
イション電圧） かかる残り電圧を低減する方法として、第２図に示すよ
うな回路が提案されている。
この回路によれば上述のような出力の残り電圧はトラン
ジスタＱ５のＶＢＥとトランジスタＱ４のＶＯＥ （ｓ
ａｔ ）の程すなわちＶＢＥ＋■ｃＥ（Ｓａｌ）となり
、ＶＢＥだけ少なくなるため有効な手段である。
ジスタＱ５のＶＢＥとトランジスタＱ４のＶＯＥ （ｓ
ａｔ ）の程すなわちＶＢＥ＋■ｃＥ（Ｓａｌ）となり
、ＶＢＥだけ少なくなるため有効な手段である。
しかしながらかかる回路においては、別の問題があるこ
とが明らかとなった。
とが明らかとなった。
すなわちＡ点のインピーダンスが高いためトランジスタ
Ｑ４のリーク電流がトランジスタＱ５のベースに流入し
、トランジスタＱ５がオン状態になり、熱的帰還により
、サーマル・ランナウェイを１きおこす危険がある。
Ｑ４のリーク電流がトランジスタＱ５のベースに流入し
、トランジスタＱ５がオン状態になり、熱的帰還により
、サーマル・ランナウェイを１きおこす危険がある。
かかる問題はトランジスタＱ５が電流ドライブされてい
るために生ずる問題であるとの考えをもとに、本発明に
おいては、上記回路の特徴（残り電圧が少ないこと）を
活かした状態で上記問題を解決すべく成されたものであ
って、上記第２図の回路において、トランジスタＱ５を
電圧ドライブすることを第１の特徴とするものである。
るために生ずる問題であるとの考えをもとに、本発明に
おいては、上記回路の特徴（残り電圧が少ないこと）を
活かした状態で上記問題を解決すべく成されたものであ
って、上記第２図の回路において、トランジスタＱ５を
電圧ドライブすることを第１の特徴とするものである。
以下、添付図面に示す実施例について本発明を詳述する
。
。
第３図面は、この発明の一実施例によるＳ ＥＰＰ（シ
ングル・エンヂイブド・プッシュプル）増幅回路を示す
ものである。
ングル・エンヂイブド・プッシュプル）増幅回路を示す
ものである。
この回路は、入力■に加えられた入力をＱ２によってＡ
級増巾し、上側半サイクルを上側回路部分Ａで、また下
側半サイクルを下側回路部分Ｂでそれぞれ増巾し、その
増幅出力を負荷ｚＬに供給するようになっている。
級増巾し、上側半サイクルを上側回路部分Ａで、また下
側半サイクルを下側回路部分Ｂでそれぞれ増巾し、その
増幅出力を負荷ｚＬに供給するようになっている。
電位＋Ｖｏｏが付与された電源ライン側に位置する上側
回路部分Ａは、Ａ級増巾出力をベースに受取るｎｐｎ型
トランジスタＱ３と、このＱ３のコレクタ電流によって
トランジスタＱ４のコレクタ電流を規定するカーレント
ミラー回路Ｄ３．Ｑ４および出力トランジスタＱ５とを
含む。
回路部分Ａは、Ａ級増巾出力をベースに受取るｎｐｎ型
トランジスタＱ３と、このＱ３のコレクタ電流によって
トランジスタＱ４のコレクタ電流を規定するカーレント
ミラー回路Ｄ３．Ｑ４および出力トランジスタＱ５とを
含む。
本発明においては、さらに上記トランジスタＱ。
のベースとトランジスタＱ３のエミッタの間にダイオー
ドＤ４を介在させる。
ドＤ４を介在させる。
このようにすると、Ｚの電位は、Ｑ３のベースより、Ｖ
肛（Ｖ）だけ下がるが、Ｑ５のベースは、Ｄ４によって
、ＶＢｍｌ■だけ持ち上げられるから結局Ｑ５のベース
電圧はＱ３のベース電圧とほぼ等しくなり、Ｑ５は電圧
ドライブされることとなる。
肛（Ｖ）だけ下がるが、Ｑ５のベースは、Ｄ４によって
、ＶＢｍｌ■だけ持ち上げられるから結局Ｑ５のベース
電圧はＱ３のベース電圧とほぼ等しくなり、Ｑ５は電圧
ドライブされることとなる。
なお、Ｃ８１は、Ｑ３によって制御される上記カーレン
トミラー回路からの電流をアースにパスするための電流
パス回路であり、本実施例では定電流回路を用いている
が、その他抵抗素子によって構成することもできる。
トミラー回路からの電流をアースにパスするための電流
パス回路であり、本実施例では定電流回路を用いている
が、その他抵抗素子によって構成することもできる。
一般に上記トランジスタＱ２のベース・エミッタ間およ
びダイオード等は、カットオフ電圧を有する定電圧素子
として動作するから、上記電流パス回路は、トランジス
タＱ６が、最大出力となるようにドライブされたときで
も上記定電圧手段がカットオフしない量の電流を流すよ
うに設定するとよい。
びダイオード等は、カットオフ電圧を有する定電圧素子
として動作するから、上記電流パス回路は、トランジス
タＱ６が、最大出力となるようにドライブされたときで
も上記定電圧手段がカットオフしない量の電流を流すよ
うに設定するとよい。
ＰＮＰ第１補助トランジスタＱ４とＮＰＮ第１出力トラ
ンジスタＱ５とはいわゆるインバーチイツト・ダーリン
トン接続されるとともに、制御トランジスタＱ３のコレ
クタの信号に応答して負荷ｚＬに上側半サイクル出力を
供給する。
ンジスタＱ５とはいわゆるインバーチイツト・ダーリン
トン接続されるとともに、制御トランジスタＱ３のコレ
クタの信号に応答して負荷ｚＬに上側半サイクル出力を
供給する。
同様に、ＰＮＰ第２補助トランジスタＱ６とＮＰＮ第２
出力トランジスタＱ７とはインバーチイツト・ダーリン
トン接続され、Ａ級増幅トランジスタＱ２のコレクタの
信号に応答して負荷ｚＬに下側半サイクル出力を供給す
る。
出力トランジスタＱ７とはインバーチイツト・ダーリン
トン接続され、Ａ級増幅トランジスタＱ２のコレクタの
信号に応答して負荷ｚＬに下側半サイクル出力を供給す
る。
負荷トランジスタＱ０とＡ級増幅トランジスタＱ２との
間に接続されたＮＰＮ ｌ−ランジスタＱｇ。
間に接続されたＮＰＮ ｌ−ランジスタＱｇ。
ダイオードＤ１．Ｄ２．抵抗Ｒ５はオフセット補償手段
を構成し、第１出力トランジスタＱ５と第２補助トラン
ジスタＱ６のベース・エミッタ間オフセット電圧を補償
する。
を構成し、第１出力トランジスタＱ５と第２補助トラン
ジスタＱ６のベース・エミッタ間オフセット電圧を補償
する。
第１出力トランジスタＱ５のベースと制御トランジスタ
Ｑ３のエミッタとの間に接続されたレベルシフト素子Ｄ
４及び制御トランジスタＱ３のエミッタと基底電位との
間に接続された電流パス手段Ｃ８１は制御トランジスタ
Ｑ３のエミッタ信号電圧を第１出力トランジスタＱ、の
ベースに伝達する。
Ｑ３のエミッタとの間に接続されたレベルシフト素子Ｄ
４及び制御トランジスタＱ３のエミッタと基底電位との
間に接続された電流パス手段Ｃ８１は制御トランジスタ
Ｑ３のエミッタ信号電圧を第１出力トランジスタＱ、の
ベースに伝達する。
従って、第１出力トランジスタＱ５のベースは第１補助
トランジスタＱ４のコレクタ信号電流によって電流ドラ
イブされるとともに制御トランジスタＱ３のエミッタ信
号電圧によって電圧ドライブされる。
トランジスタＱ４のコレクタ信号電流によって電流ドラ
イブされるとともに制御トランジスタＱ３のエミッタ信
号電圧によって電圧ドライブされる。
このように第１補助トランジスタＱ４と第１出力トラン
ジスタＱ５とがインバーチイツト・ダーリントン接続さ
れ第１出力トランジスタＱ５のベースが第１補助トラン
ジスタＱ４のコレクタ信号電流によって電流ドライブさ
れるため、出力残り電圧はトランジスタＱ５のＶＢ］１
ｉｌｉとトランジスタＱ４のＶＣ！Ｂ（ｓａｔ）の和す
なわちＶＢＥ＋ＶｃＥ（ｓａｔ）となり、小さな出力残
り電圧を得ることができる。
ジスタＱ５とがインバーチイツト・ダーリントン接続さ
れ第１出力トランジスタＱ５のベースが第１補助トラン
ジスタＱ４のコレクタ信号電流によって電流ドライブさ
れるため、出力残り電圧はトランジスタＱ５のＶＢ］１
ｉｌｉとトランジスタＱ４のＶＣ！Ｂ（ｓａｔ）の和す
なわちＶＢＥ＋ＶｃＥ（ｓａｔ）となり、小さな出力残
り電圧を得ることができる。
一方、第１出力トランジスタＱ、のベースからエミッタ
、第２補助トランジスタＱ６のエミッタからベース、オ
フセット補償手段Ｑｏ ｙ ＤＩ ＋ Ｄ２ ｐ Ｒ３
、制御トランジスタＱ３のベースからエミッタ、レベル
シフト素子Ｄ４の閉ループには次の関係が成立する。
、第２補助トランジスタＱ６のエミッタからベース、オ
フセット補償手段Ｑｏ ｙ ＤＩ ＋ Ｄ２ ｐ Ｒ３
、制御トランジスタＱ３のベースからエミッタ、レベル
シフト素子Ｄ４の閉ループには次の関係が成立する。
ＶＢＥＱ５ ＶＢＢＱ６＋ＶＢＥＱ９＋ＶＢＥＤＩＶ
ＢＥＱ３＋ＶＢＥＤ４＝０ ただし）ＶＢＥＱ５ ＊ ＶＢＥＱａツＶＢＥＱｏツＶ
ＢＥＩ）＋すＶＢＥＱ３ 、ＶＢＥＤ４はトランジスタ
Ｑ５ ｔ Ｑａ ｒ Ｑ９ ｙＤ、ｓ Ｑ３ ｔ Ｄ４
のベース・エミッタ間順方向電圧であり、約０．７ボル
トの値である。
ＢＥＱ３＋ＶＢＥＤ４＝０ ただし）ＶＢＥＱ５ ＊ ＶＢＥＱａツＶＢＥＱｏツＶ
ＢＥＩ）＋すＶＢＥＱ３ 、ＶＢＥＤ４はトランジスタ
Ｑ５ ｔ Ｑａ ｒ Ｑ９ ｙＤ、ｓ Ｑ３ ｔ Ｄ４
のベース・エミッタ間順方向電圧であり、約０．７ボル
トの値である。
このように、３つのトランジスタＱ５ 、Ｑ６ 、Ｑ３
のベース・エミッタ間は３つのトランジスタＱｇｔＤ１
．Ｄ４のベース・エミッタ間順方向電圧によって安定に
バイアスされているため、特に第１出力トランジスタＱ
５のコレクタ電流が安定化されることができる。
のベース・エミッタ間は３つのトランジスタＱｇｔＤ１
．Ｄ４のベース・エミッタ間順方向電圧によって安定に
バイアスされているため、特に第１出力トランジスタＱ
５のコレクタ電流が安定化されることができる。
かくして、トランジスタＱ４のリーク電流によるトラン
ジスタＱ５のサーマル・ランナウェイを防止することが
できる。
ジスタＱ５のサーマル・ランナウェイを防止することが
できる。
以上説明して明らかなように、本発明においてはトラン
ジスタＱ５がＱ２の出力電圧によって直流ドライブされ
るためトランジスタＱ３はトランジスタＱ４のリーク電
流の影響を実質的に受けることなく、したがって、残り
電圧が小さい状態でかつす−マルランナウエイの生ずる
おそれを著しく低減することができる。
ジスタＱ５がＱ２の出力電圧によって直流ドライブされ
るためトランジスタＱ３はトランジスタＱ４のリーク電
流の影響を実質的に受けることなく、したがって、残り
電圧が小さい状態でかつす−マルランナウエイの生ずる
おそれを著しく低減することができる。
第１図、第２図は従来の５ＥＰＰ増巾回路図、第３図は
本発明の一実施例を示す５ＥＰＰ増巾回路図である。 なお、図中の符号は次の通りである。 ＱｌはＣ２に対する定電流負荷であり、Ｃ３，Ｒ３Ｃ８
２はそのバイアス回路を構成するトランジスタ抵抗、定
電流回路である。 Ｃ２はＡ級増巾用トランジスタであり、Ｒ２はそのエミ
ッタ抵抗である。 Ｃ３はｎｐｎトランジスタ、Ｃ４はｐｎｐ トランジス
タ、Ｄ３．Ｄ４はダイオード、Ｃ８１は電流パス回路で
ある。 Ｃ５は出力トランジスタ、Ｃ６，Ｃ７は互にダーリント
ン接続された出力トランジスタ、Ｒ１はダーリントン回
路の安定化抵抗である。 Ｑ、およびＤｌ、Ｄ２．Ｒ３はＣ５，Ｃ６のオフセット
電圧２Ｖ肛を補償するためのトランジスタ、ダイオード
、ダイオード、抵抗である。 ＱｌｌはＣ５とともにダーリントを構成するトランジス
タである。 ＤｌｌはＤｌ、Ｄ２とともにＱｌｌ、Ｃ５，Ｃ６のオフ
セット電圧３ＶＢＥを補償するためのダイオードである
。 ＺＬは負荷である。
本発明の一実施例を示す５ＥＰＰ増巾回路図である。 なお、図中の符号は次の通りである。 ＱｌはＣ２に対する定電流負荷であり、Ｃ３，Ｒ３Ｃ８
２はそのバイアス回路を構成するトランジスタ抵抗、定
電流回路である。 Ｃ２はＡ級増巾用トランジスタであり、Ｒ２はそのエミ
ッタ抵抗である。 Ｃ３はｎｐｎトランジスタ、Ｃ４はｐｎｐ トランジス
タ、Ｄ３．Ｄ４はダイオード、Ｃ８１は電流パス回路で
ある。 Ｃ５は出力トランジスタ、Ｃ６，Ｃ７は互にダーリント
ン接続された出力トランジスタ、Ｒ１はダーリントン回
路の安定化抵抗である。 Ｑ、およびＤｌ、Ｄ２．Ｒ３はＣ５，Ｃ６のオフセット
電圧２Ｖ肛を補償するためのトランジスタ、ダイオード
、ダイオード、抵抗である。 ＱｌｌはＣ５とともにダーリントを構成するトランジス
タである。 ＤｌｌはＤｌ、Ｄ２とともにＱｌｌ、Ｃ５，Ｃ６のオフ
セット電圧３ＶＢＥを補償するためのダイオードである
。 ＺＬは負荷である。
Claims (1)
- １ 出力端子に接続された負荷ＺＬと、そのコレクタに
負荷素子Ｑ１が接続されたＡ級増幅トランジ、スタＱ２
と、該Ａ級増幅トランジスタＱ２のコレクタの信号に応
答する制御トランジスタＱ３と、該制御トランジスタＱ
３のコレクタの信号に応答するとともに上記負荷ｚＬに
上側半サイクル出力を供給するごとくインバーチイツト
・ダーリントン接続された第１補助トランジスタＱ４及
び第１出力トランジスタＱ５と、上記Ａ級増幅トランジ
スタＱ２のコレクタの信号に応答するとともに上記負荷
ＺＬに下側半サイクル出力を供給するごとくインバーチ
イツト・ダーリントン接続された第２補助トランジスタ
Ｑ６及び第２出力トランジスタＱ７と、その一端とその
他端とが上記第１出力トランジスタＱ５のベースと上記
制御トランジスタＱ３のエミッタとにそれぞれ接続され
たレベルシフト素子Ｄ４と、該レベルシフト素子Ｄ４の
他端と基底電位との間に接続された電流パス手段Ｃ８１
とを具備し、上記負荷素子Ｑ１と上記Ａ級増幅トランジ
スタＱ２のコレクタとの間にオフセット補償手段Ｑ９．
Ｄｌ、Ｄ２゜Ｒ６が接続されてなることを特徴とする直
結トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51108791A JPS591002B2 (ja) | 1976-09-13 | 1976-09-13 | 直結トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51108791A JPS591002B2 (ja) | 1976-09-13 | 1976-09-13 | 直結トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5335351A JPS5335351A (en) | 1978-04-01 |
| JPS591002B2 true JPS591002B2 (ja) | 1984-01-10 |
Family
ID=14493562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51108791A Expired JPS591002B2 (ja) | 1976-09-13 | 1976-09-13 | 直結トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS591002B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143809A (en) | 1979-04-25 | 1980-11-10 | Hitachi Ltd | Push-pull circuit |
| JPS56157810U (ja) * | 1980-04-22 | 1981-11-25 | ||
| JPS59132212U (ja) * | 1983-02-22 | 1984-09-05 | 三洋電機株式会社 | Ａｍ検波回路 |
| JP4639269B2 (ja) * | 2001-11-22 | 2011-02-23 | エヌエックスピー ビー ヴィ | 画像表示装置及び集積回路 |
-
1976
- 1976-09-13 JP JP51108791A patent/JPS591002B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5335351A (en) | 1978-04-01 |
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