JP2017215906A - シリーズレギュレータ及び半導体集積回路 - Google Patents

Abstract

【課題】安定化容量を削減しても、シリーズレギュレータの出力電圧に良好な負荷応答性を得て、出力の電流変動に対する安定性を確保することにある。【解決手段】シリーズレギュレータは差動アンプ、ゲートにドレインが接続されたレベルシフトトランジスタを含むレベルシフタ、及び出力トランジスタを含むソースフォロアを備える。差動アンプは、基準電圧を入力する非反転入力端子、帰還電圧を入力する反転入力端子及び増幅出力端子を有する増幅段を一段備え、前記非反転入力端子の入力電圧に対する前記増幅出力端子の出力電圧の誤差が前記入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子に前記ソースフォロアのフォロア出力端子が帰還接続される。前記レベルシフタは、ソースフォロアの出力電圧を差動アンプの増幅出力端子の電圧に一致させるためのレベルシフトを行う。【選択図】図１

Description

本発明は、半導体集集積回路に搭載されるシリーズレギュレータに関し、例えばロジック回路の電源電圧を生成する電源回路に適用して有効な技術に関する。

半導体集積回路に搭載されるシリーズレギュレータは、出力電圧の電流負荷応答を高速化するため最終段をソースフォロアとするが、その前段には２段の増幅段を備えるものが多い。そのようなシリーズレギュレータとして例えば特許文献１には差動アンプの出力に２段目増幅段としてソース接地回路を設け、そのドレイン出力をソースフォロアで受ける回路構成を基本とするものが示されている。当該特許文献にも示されるように、この種のシリーズレギュレータは、その出力電圧の安定性を確保するために半導体集積回路の外部にマイクロ・ファラッド（μＦ）オーダの安定化容量を搭載する。図１１に例示されるように半導体集積回路（ＬＳＩ）に搭載するシリーズレギュレータ（ＲＧＬ）の数が増えるとそれぞれのシリーズレギュレータに対する安定化容量（Ｃ）が必要となるため、外付け部品点数が増加する。

特開２０００−２８４８４３号公報

本発明者はシリーズレギュレータの出力電圧の負荷応答を高速化することについて検討した。図１２には本発明者が検討したシリーズレギュレータとして、例えば表示ドライバのロジック回路に動作電源を供給するロジック用電源回路のシリーズレギュレータが例示される。出力電圧の電流負荷応答を高速化するため最終段をソースフォロアにしているが、アンプは非反転入力端子（＋）に入力電圧ＶＩＮとして基準電圧を入力し反転入力端子（−）に出力電圧ＶＯＵＴが帰還された１段目増幅段としての差動アンプと２段目増幅段としてのソース接地アンプによる一般的な２段増幅で構成されている。したがって、アンプの応答速度は増幅段２段分の遅延が生じ、外部の安定化容量が無い場合には、高速な電流負荷変動に対してシリーズレギュレータの出力電圧を安定して制御することができない。

アンプの応答速度を高めるため、図１３のようにアンプの増幅段を差動アンプ１段のみにすると、アンプの増幅率が小さいため、入力電圧はＶＩＮ≠ＶＯＵＴとなり、シリーズレギュレータの入出力電圧が一致しない。即ち、２入力の差動アンプは図１４においてフィードバックさせない場合にアンプの非反転入力端子及び反転入力端子の双方の入力電圧がＶＩＮで等しく、そのときの出力電圧をＶ０とすると、入力電圧ＶＩＮの電圧にもよるがほとんどの条件でＶＩＮ≠Ｖ０である。ここで、入力電圧ＶＩＮと出力電圧Ｖ０の電圧差を
ΔＶ＝ＶＩＮ−Ｖ０
とすると、アンプが例えば５Ｖレンジ動作であれば、差電圧ΔＶは４Ｖ程度の場合もある。

図１４においてアンプにフィードバック制御をかけた場合、アンプの増幅率（電圧増幅度）Ａｖにより図４に示される式
ΔＶ＝ＶＯＵＴ−Ｖ０＝Ａｖ（ＶＩＮ−ＶＯＵＴ）
が成り立つ。図１２の２段増幅のような場合に増幅率が１００００倍程度になるので、電圧差ΔＶは増幅率が大きく寄与するので、
ΔＶ＝ＶＯＵＴ−Ｖ０＝４Ｖ＝１００００×（ＶＩＮ−ＶＯＵＴ）
ＶＩＮ−ＶＯＵＴ＝４Ｖ／１００００＝０．４ｍＶ
となり、ＶＩＮ≒ＶＯＵＴである。これに対し、図１３の１段増幅のように増幅率が１００倍程度に過ぎない場合は、
ΔＶ＝ＶＯＵＴ−Ｖ０＝４Ｖ＝１００×（ＶＩＮ−ＶＯＵＴ）
ＶＩＮ−ＶＯＵＴ＝４Ｖ／１００＝４０ｍＶ
となり、ＶＩＮ≠ＶＯＵＴである。しかも、ΔＶは入力電圧ＶＩＮ及び電源電圧によって変動するため、シリーズレギュレータは出力ＶＯＵＴに所望の電圧を出力することができない。

このように、シリーズレギュレータのアンプを２段増幅とすればアンプの応答速度が増幅段２段分の遅延を生じ、外部に安定化容量を設けなければ、高速な電流負荷変動に対してシリーズレギュレータの出力電圧を安定化させることはできず、アンプを１段増幅にして応答速度を高めようとすればアンプの増幅率が小さいためにシリーズレギュレータの入出力電圧が一致しなくなる。

本発明の目的は、安定化容量を削減しても、シリーズレギュレータの出力電圧に良好な負荷応答性を得ること、即ち、出力の電流変動に対する安定性を容易に確保することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。

〔１〕＜１段増幅の差動アンプ、レベルシフタ及びソースフォロアを有するシリーズレギュレータ＞
シリーズレギュレータ（１）は、差動アンプ（２）、ゲートにドレインが接続されたレベルシフトトランジスタ（ＭＮ７，ＭＰ１２，ＭＮ１５，ＭＰ１６）を含むレベルシフタ（３，３＿Ａ，３＿Ｂ，５，５＿Ａ，７，７＿Ａ）、及び出力トランジスタ（ＭＮ１０，ＭＰ１３，ＭＮ１７，ＭＰ１８）を含むソースフォロア（４，４＿Ａ，４＿Ｂ，６，６＿Ａ，８）を備える。前記差動アンプは、基準電圧（ＶＩＮ）を入力する非反転入力端子（Ｔ１）、帰還電圧（ＶＯＵＴ）を入力する反転入力端子（Ｔ２）及び増幅出力端子（Ｔ３）を有する増幅段を一段備え、前記非反転入力端子の入力電圧（ＶＩＮ）に対する前記増幅出力端子の出力電圧（ＰＶＯＵＴ）の誤差が前記入力トランジスタのゲートソース間電圧（ＶＧＳＰ，ＶＧＳＮ）以下とされる直流動作点を有し、前記反転入力端子に前記ソースフォロアのフォロア出力端子が帰還接続される。前記レベルシフタは、前記増幅出力端子の出力電圧を前記レベルシフトトランジスタのソースに入力しそのゲート電圧をシフト電圧として出力する。前記ソースフォロアは、前記レベルシフタからの前記シフト電圧を前記出力トランジスタのゲートに受けて、当該出力トランジスタのソースを前記フォロア出力端子（Ｔ４）とする。

これによれば、１段増幅の差動アンプは２段増幅に比べて負荷変動に対する増幅動作遅延が小さい。更に、差動アンプは非反転入力端子の入力電圧に対する前記増幅出力端子の出力電圧の誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、その直流動作点は入力端子Ｔ１，Ｔ２の入力電圧及び電源電圧（ＶＤＤ２）によって変動し難いから、差動アンプが１段増幅であっても、基準電圧（ＶＩＮ）に対して誤差の小さな電圧を増幅出力端子（Ｔ３）に出力することができる。フォロア出力端子（Ｔ４）の電圧は増幅出力端子の電圧（ＰＶＯＵＴ）に基づいてレベルシフタ及びソースフォロアを介して得られる。このようにフォロア出力端子には基準電圧に対して誤差の小さな所望の電圧を出力することができる。したがって、半導体集積回路の外部に大きな安定化容量を付加することなくシリーズレギュレータの入力電圧に対する所要の出力電圧を高速な負荷応答性をもって形成することができる。フォロア出力端子に接続する安定化容量は限りなく小さくできるため、安定化容量を半導体集積回路の内部に搭載可能になる。差動アンプは一段増幅であるから低消費電力にも寄与する。

〔２〕＜差動アンプの例＞
項１において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ（ＭＰ１）及びｎチャネル型の第２入力トランジスタ（ＭＮ２）と、前記反転入力端子にゲートが共通接続するｐチャネル型の第３帰還入力トランジスタ（ＭＰ３）及びｎチャネル型の第４帰還入力トランジスタ（ＭＮ４）と、前記第１入力トランジスタのドレインに接続され低電位側電源に至る第１負荷（ＭＮ５）と、前記第２入力トランジスタのドレインに接続され高電位側電源に至る第２負荷（ＭＰ６）と、を有し、前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする。

これによれば、第１入力トランジスタ（ＭＰ１）のゲートソース間電圧をＶＧＳＰ１、そのドレインソース間電圧をＶＤＳＰ１とし、第２入力トランジスタ（ＭＮ２）のゲートソース間電圧をＶＧＳＮ２、そのドレインソース間電圧をＶＤＳＮ２とすれば、増幅出力端子（Ｔ３）の直流動作点ＶＴ３は、
ＶＩＮ−（ＶＧＳＮ２−ＶＤＳＮ２）＜ＶＴ３＜ＶＩＮ＋（ＶＧＳＰ１−ＶＤＳＰ１）
となる。したがって、基準電圧（ＶＩＮ）に対して誤差の小さな電圧を増幅出力端子（Ｔ３）に出力することができる。

〔３〕＜差動アンプの例＞
項１において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ（ＭＰ１）及びｎチャネル型の第２入力トランジスタ（ＭＮ２）と、前記反転入力端子にゲートが共通接続するｐチャネル型の第３入力トランジスタ（ＭＰ３）及びｎチャネル型の第４入力トランジスタ（ＭＮ４）と、前記第１入力トランジスタのドレインに接続され低電位側電源に至るダイオード接続形態のｎチャネル型の第５負荷トランジスタ（ＭＮ５）と、前記第２入力トランジスタのドレインに接続され高電位側電源に至るダイオード接続形態のｐチャネル型の第６負荷トランジスタ（ＭＰ６）と、を有し、前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする。

これによれば項２と同様の作用効果を奏する。

〔４〕＜ｎチャネル型のレベルシフトトランジスタ＞
項２において、前記レベルシフタ（３）は、高電位側電源（ＶＤＤ２）に至る電流源（１０）と低電位側電源（ＧＮＤ）に至る電流源（１１）の間に配置されたｎチャネル型の第７トランジスタ（ＭＮ７）を含み、前記第７トランジスタのドレインが自らのゲートに接続され、前記第７トランジスタのソースに前記増幅出力端子が接続され、前記第７トランジスタのドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第７トランジスタのゲートソース間電圧分だけ高くシフトして出力する。

〔５〕＜ｎチャネル型のレベルシフトトランジスタ＞
項３において、前記レベルシフタ（３＿Ａ）は、前記第５負荷トランジスタとゲートを共通とし低電位側電源（ＧＮＤ）に至るｎチャネル型の第８電流源トランジスタ（ＭＮ８）と、前記第６負荷トランジスタとゲートを共通にし高電位側電源（ＶＤＤ２）に至るｐチャネル型の第９電流源トランジスタ（ＭＰ９）と、前記第８電流源トランジスタと前記第９電流源トランジスタの間に配置されたｎチャネル型の第７トランジスタ（ＭＮ７）を含み、前記第７トランジスタのドレインが自らのゲートに接続され、前記第７トランジスタのソースに前記増幅出力端子が接続され、前記第７トランジスタのドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第７トランジスタのゲートソース間電圧分だけ高くシフトして出力する。更に第８電流源トランジスタ及び第９電流源トランジスタの夫々は差動アンプ２の第５負荷トランジスタ及び第６負荷トランジスタの夫々とカレントミラー回路を構成するので差動アンプの増幅率を増加させるように機能する。

〔６〕＜ｎチャネル型のソースフォロアトランジスタ＞
項４において、前記ソースフォロア（４）は、低電位側電源（ＧＮＤ）に至る電流源（１２）にソースが接続されたｎチャネル型の第１０トランジスタ（ＭＮ１０）を含み、第１０トランジスタのゲートが前記第７トランジスタのゲートに共通接続され、前記第１０トランジスタのソースを前記フォロア出力端子とする。

これによれば、レベルシフタの第７トランジスタのドレイン電圧をゲートに受けて第１０ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能になる。このソースフォロアは所謂ソース駆動型の出力機能を要する場合に好適である。

〔７〕＜ｎチャネル型のソースフォロアトランジスタ＞
項５において、前記ソースフォロア（４＿Ａ）は、前記第５負荷トランジスタとゲートを共通とし低電位側電源に至るｎチャネル型の第１１電流源トランジスタ（ＭＮ１１）と、前記第１１電流源トランジスタのドレインにソースが接続されたｎチャネル型の第１０トランジスタ（ＭＮ１０）を含み、第１０トランジスタのゲートが前記第７トランジスタのゲートに共通接続され、前記第１０トランジスタのソースを前記フォロア出力端子（Ｔ４）とする。

これによれば、レベルシフタの第７トランジスタのドレイン電圧をゲートに受けて第１０ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能になる。このソースフォロアは所謂ソース駆動型の出力機能を要する場合に好適である。

〔８〕＜ｐチャネル型のレベルシフトトランジスタ＞
項２において、前記レベルシフタ（５）は、高電位側電源（ＶＤＤ２）に至る電流源（１０）と低電位側電源（ＧＮＤ）に至る電流源（１１）の間に配置されたｐチャネル型の第１２トランジスタ（ＭＰ１２）を含み、前記第１２トランジスタのドレインが自らのゲートに接続され、前記第１２トランジスタのソースに前記増幅出力端子が接続され、前記第１２トランジスタのドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第１２トランジスタのゲートソース間電圧分だけ低くシフトして出力する。

〔９〕＜ｐチャネル型のレベルシフトトランジスタ＞
項３において、前記レベルシフタ（５＿Ａ）は、前記第５負荷トランジスタとゲートを共通とし低電位側電源（ＧＮＤ）に至るｎチャネル型の第８電流源トランジスタ（ＭＮ８）と、前記第６負荷トランジスタとゲートを共通にし高電位側電源（ＶＤＤ２）に至るｐチャネル型の第９電流源トランジスタ（ＭＰ９）と、前記第８電流源トランジスタと前記第９電流源トランジスタの間に配置されたｐチャネル型の第１２トランジスタ（ＭＰ１２）を含み、前記第１２トランジスタのドレインが自らのゲートに接続され、前記第１２トランジスタのソースに前記増幅出力端子が接続され、前記第１２トランジスタのドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第１２トランジスタのゲートソース間電圧分だけ低くシフトして出力する。更に第８電流源トランジスタ及び第９電流源トランジスタの夫々は差動アンプ２の第５負荷トランジスタ及び第６負荷トランジスタの夫々とカレントミラー回路を構成するので差動アンプの増幅率を増加させるように機能する。

〔１０〕＜ｐチャネル型のソースフォロアトランジスタ＞
項８において、前記ソースフォロア（６）は、高電位側電源（ＶＤＤ１）に至る電流源（１３）にソースが接続されたｐチャネル型の第１３トランジスタ（ＭＰ１３）を含み、第１３トランジスタのゲートが前記第１２トランジスタのゲートに共通接続され、前記第１３トランジスタのソースを前記フォロア出力端子（Ｔ４）とする。

これによれば、レベルシフタの第１２トランジスタのドレイン電圧をゲートに受けて第１３ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能になる。このソースフォロアは所謂シンク駆動型の出力機能を要する場合に好適である。

〔１１〕＜ｐチャネル型のソースフォロアトランジスタ＞
項９において、前記ソースフォロア（６＿Ａ）は、前記第６負荷トランジスタとゲートを共通とし高電位側電源（ＶＤＤ１）に至るｐチャネル型の第１４電流源トランジスタ（ＭＰ１４）と、前記第１４電流源トランジスタのドレインにソースが接続されたｐチャネル型の第１３トランジスタ（ＭＰ１３）を含み、第１３トランジスタのゲートが前記第１２トランジスタのゲートに共通接続され、前記第１３トランジスタのソースを前記フォロア出力端子（Ｔ４）とする。

これによれば、レベルシフタの第１２トランジスタのドレイン電圧をゲートに受けて第１３ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能になる。このソースフォロアは所謂シンク駆動型の出力機能を要する場合に好適である。

〔１２〕＜ＣＭＯＳ型のレベルシフトトランジスタ＞
項２において、前記レベルシフタ（７）は、高電位側電源（ＶＤＤ２）に至る電流源（１０）と低電位側電源（ＧＮＤ）に至る電流源（１１）の間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタ（ＭＮ１５）とｐチャネル型の第１６トランジスタ（ＭＰ１６）を含み、前記第１５トランジスタのドレインが自らのゲートに接続され、前記第１６トランジスタのドレインが自らのゲートに接続され、前記第１５トランジスタと第１６トランジスタの共通ソースに前記増幅出力端子（Ｔ３）が接続され、前記第１５トランジスタと第１６トランジスタの夫々のドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第１５トランジスタのゲートソース間電圧分だけ高くシフトした電圧と第１６トランジスタのゲートソース間電圧分だけ低くシフトした電圧を出力する。

〔１３〕＜ＣＭＯＳ型のレベルシフトトランジスタ＞
項３において、前記レベルシフタ（７＿Ａ）は、前記第５負荷トランジスタとゲートを共通とし低電位側電源（ＧＮＤ）に至るｎチャネル型の第８電流源トランジスタ（ＭＮ８）と、前記第６負荷トランジスタとゲートを共通にし高電位側電源（ＶＤＤ２）に至るｐチャネル型の第９電流源トランジスタ（ＭＰ９）と、前記第８電流源トランジスタと前記第９電流源トランジスタの間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタ（ＭＮ１５）とｐチャネル型の第１６トランジスタ（ＭＰ１６）を含み、前記第１５トランジスタのドレインが自らのゲートに接続され、前記第１６トランジスタのドレインが自らのゲートに接続され、前記第１５トランジスタと第１６トランジスタの共通ソースに前記増幅出力端子（Ｔ３）が接続され、前記第１５トランジスタと第１６トランジスタの夫々のドレイン電圧を前記シフト電圧とする。

これによれば、レベルシフタは増幅出力端子の電圧（ＰＶＯＵＴ）を第１５トランジスタのゲートソース間電圧分だけ高くシフとした電圧と第１６トランジスタのゲートソース間電圧分だけ低くシフトした電圧を出力する。更に第８電流源トランジスタ及び第９電流源トランジスタの夫々は差動アンプ２の第５負荷トランジスタ及び第６負荷トランジスタの夫々とカレントミラー回路を構成するので差動アンプの増幅率を増加させるように機能する。

〔１４〕＜ＣＭＯＳ型のソースフォロアトランジスタ＞
項１２において、前記ソースフォロア（８）は、ソースを共通にして直列接続されたｎチャネル型の第１７トランジスタ（ＭＮ１７）とｐチャネル型の第１８トランジスタ（ＭＰ１８）を含み、前記第１７トランジスタは前記第１５トランジスタのゲートに接続され、前記第１８トランジスタは前記第１６トランジスタのゲートに接続され、前記第１７トランジスタと前記第１８トランジスタの共通ソースを前記フォロア出力端子（Ｔ４）とする。

これによれば、レベルシフタの第１５トランジスタのドレイン電圧をゲートに受けて第１７ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能とし、且つ、レベルシフタの第１６トランジスタのドレイン電圧をゲートに受けて第１８ＭＯＳトランジスタのソースに増幅出力端子（Ｔ３）の電圧（ＰＶＯＵＴ）に一致する電圧を出力可能とする。このソースフォロアは所謂ソース駆動型及びシンク駆動型の双方の機能を備えた出力回路を構成するから、出力特性がシンク駆動型又はソース駆動型の何れか一方の場合に比べて負荷の変動に対する応答性に優れる。

〔１５〕＜ＣＭＯＳ型のソースフォロアトランジスタ＞
項１３において、前記ソースフォロア（８）は、ソースを共通にして直列接続されたｎチャネル型の第１７トランジスタ（ＭＮ１７）とｐチャネル型の第１８トランジスタ（ＭＰ１８）を含み、前記第１７トランジスタは前記第１５トランジスタのゲートに接続され、前記第１８トランジスタは前記第１６トランジスタのゲートに接続され、前記第１７トランジスタと前記第１８トランジスタの共通ソースを前記フォロア出力端子（Ｔ４）とする。

これによれば項１４と同様の作用効果を奏する。

〔１６〕＜ソースフォロアの分散配置＞
項１において、前記ソースフォロアは前記出力トランジスタを複数個有し、複数個の前記出力トランジスタ（ＭＮ１−１〜ＭＮ１０＿ｍ）の共通ゲートは前記レベルシフタからの前記シフト電圧を受けて、夫々の出力トランジスタの共通ソースは前記フォロア出力端子（Ｔ４）とされる。

これによれば、フォロア出力端子（Ｔ４）の電圧（ＶＯＵＴ）は出力トランジスタのゲートソース間電圧に依存し、それは電源ラインの配線抵抗による高電位側電源電圧（ＶＤＤ１）の電圧ドロップの影響を受けないから、ソースフォロアの出力トランジスタを必要に応じて分散させても性能に影響は無い。

〔１７〕＜高電位側電源電圧＞
項１において、前記差動アンプと前記レベルシフタの高電位側電源の電源電圧（ＶＤＤ２）は前記ソースフォロアの高電位側電源の電源電圧（ＶＤＤ１）よりも高くされる。

これによれば、ソースフォロアの出力電圧（ＶＯＵＴ）の電圧レンジを広げることができる。

〔１８〕＜ＬＳＩ＞
半導体集積回路（３０）は、半導体基板にロジック回路（３２）と、前記ロジック回路に動作電源を供給するシリーズレギュレータ（１）とを含む。前記シリーズレギュレータは、差動アンプ（２）、ゲートにドレインが接続されたレベルシフトトランジスタ（ＭＮ７，ＭＰ１２，ＭＮ１５，ＭＰ１６）を含むレベルシフタ（３，３＿Ａ，３＿Ｂ，５，５＿Ａ，７，７＿Ａ）、及び出力トランジスタ（ＭＮ１０，ＭＰ１３，ＭＮ１７，ＭＰ１８）を含むソースフォロア（４，４＿Ａ，４＿Ｂ，６，６＿Ａ，８）を備える。前記差動アンプは、基準電圧（ＶＩＮ）を入力する非反転入力端子（Ｔ１）、帰還電圧（ＶＯＵＴ）を入力する反転入力端子（Ｔ２）及び増幅出力端子（Ｔ３）を有する増幅段を一段備え、前記非反転入力端子の入力電圧（ＶＩＮ）に対する前記増幅出力端子の出力電圧（ＰＶＯＵＴ）の誤差が前記入力トランジスタのゲートソース間電圧（ＶＧＳＰ，ＶＧＳＮ）以下とされる直流動作点を有し、前記反転入力端子に前記ソースフォロアのフォロア出力端子が帰還接続される。前記レベルシフタは、前記増幅出力端子の出力電圧を前記レベルシフトトランジスタのソースに入力しそれのゲート電圧をシフト電圧として出力する。前記ソースフォロアは、前記レベルシフタからの前記シフト電圧を前記出力トランジスタのゲートに受けて、当該出力トランジスタのソースを前記フォロア出力端子（Ｔ４）とする。前記フォロア出力端子の電圧が前記動作電源とされる。

これによれば、項１と同様の作用効果を奏する。更に、ロジック回路に動作電源を供給するシリーズレギュレータのために容量素子を外付けすることを要さず、ロジック回路の負荷の変動に対して安定した動作電源を供給することができる。

〔１９〕＜差動アンプの第１例＞
項１８において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ（ＭＰ１）及びｎチャネル型の第２入力トランジスタ（ＭＮ２）と、
前記反転入力端子にゲートが共通接続するｐチャネル型の第３入力トランジスタ（ＭＰ３）及びｎチャネル型の第４入力トランジスタ（ＭＮ４）と、前記第１入力トランジスタのドレインに接続され低電位側電源に至る第１負荷（ＭＮ５）と、前記第２入力トランジスタのドレインに接続され高電位側電源に至る第２負荷（ＭＰ６）と、を有する。前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする。

これによれば項２と同様の作用効果を奏する。

〔２０〕＜ソースフォロアの分散配置＞
項１７において、前記ソースフォロアは前記出力トランジスタを複数個有し、複数個の前記出力トランジスタ（ＭＮ１０＿１〜ＭＮ１０＿ｍ）の共通ゲートは前記レベルシフタからの前記シフト電圧を受けて、夫々の出力トランジスタの共通ソースは前記フォロア出力端子（Ｔ４）とされる。

これによれば項１６と同様の作用効果を奏する。特に、ロジック回路の回路規模が大きい場合にも各回路部分に不所望な電圧降下のない電源を安定に供給することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、安定化容量を削減してもシリーズレギュレータの出力電圧に良好な負荷応答性を得ることができ、出力の電流変動に対する安定性を容易に確保することができる。

図１は本発明に係るシリーズレギュレータの一例であるソース駆動型のシリーズレギュレータを示す回路図である。 図２は図１のシリーズレギュレータにおける差動アンプの一例を示す回路図である。 図３は図１及び図２におけるレベルシフタとソースフォロアの電流源を具体化した例を示す回路図である。 図４は本発明に係るシリーズレギュレータの別の例であるシンク駆動型のシリーズレギュレータを示す回路図である。 図５は図４におけるレベルシフタとソースフォロアの電流源を具体化した例を示す回路図である。 図６は本発明に係るシリーズレギュレータの更に別の例であるソース駆動及びシンク駆動型のシリーズレギュレータを示す回路図である。 図７は図６におけるレベルシフタとソースフォロアの電流源を具体化した例を示す回路図である。 図８は本発明に係るシリーズレギュレータの更に別の例であるソースフォロアを分散したシリーズレギュレータを示す回路図である。 図９は本発明に係るシリーズレギュレータを適用したロジック用電源回路を備えた表示ドライバの一例を示すブロック図である。 図１０は本発明に係るシリーズレギュレータと２段増幅アンプ利用したシリーズレギュレータとの出力電圧の周波数特性の違いを例示する周波数特性図である。 図１１は２段増幅アンプ利用した比較例に係るシリーズレギュレータに安定化容量を外付けした状態を示すブロック図である。 図１２は２段増幅アンプ利用した比較例に係るシリーズレギュレータの回路構成を示す回路図である。 図１３は一段増幅アンプの出力をソースフォロアで受けて構成される比較例に係るシリーズレギュレータの回路構成を示す回路図である。 図１４は差動アンプの入出力特性を考えるための説明図である。

図１には本発明に係るシリーズレギュレータの一例であるソース駆動型のシリーズレギュレータが示される。図１のシリーズレギュレータ１は、差動アンプ２、ゲートにドレインが接続されたレベルシフトトランジスタの一例としてｎチャネル型の第７トランジスタＭＮ７を含むレベルシフタ３、及び出力トランジスタの一例としてｎチャネル型の第１０トランジスタＭＮ１０を含むソースフォロア４を備える。以下の説明ではトランジスタは、特に制限されないが、ＭＩＳ（Metal-Insulated-Semiconductor）のに分類されるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとする。

レベルシフタ３は、高電位側電源としての電源電圧ＶＤＤ２に至る電流源１０と低電位側電源としてのグランドＧＮＤに至る電流源１１の間に第７トランジスタＭＮ７が配置され、第７トランジスタＭＮ７のドレインが自らのゲートに接続され、第７トランジスタＭＮ７のソースに差動アンプ２の増幅出力端子Ｔ３が接続され、第７トランジスタＭＮ７のドレイン電圧をシフト電圧として出力する。レベルシフタ３は増幅出力端子Ｔ３の電圧ＰＶＯＵＴを第７トランジスタＭＮ７のゲートソース間電圧分だけ高くシフトして出力する。

ソースフォロア４は、低電位側電源であるグランドＧＮＤに至る電流源１２に第１０トランジスタＭＮ１０のソースが接続され、第１０トランジスタＭＮ１０のゲートが第７トランジスタＭＮ７のゲートに共通接続され、前記第１０トランジスタＭＮ１０のソースをフォロア出力端子Ｔ４とする。レベルシフタ３はソースフォロア４の出力電圧ＶＯＵＴを作動アンプ２の増幅出力端子Ｔ３の電圧ＰＵＯＴに等しくするために搭載しており、ソースフォロア４はレベルシフタ３の第７トランジスタＭＮ７のドレイン電圧をゲートに受けて第１０トランジスタＭＮ１０のソースに増幅出力端子Ｔ３の電圧ＰＶＯＵＴに一致する電圧を出力可能になる。このソースフォロアは所謂ソース駆動型の出力機能を要する場合に好適である。

差動アンプ２は、基準電圧ＶＩＮを入力電圧として入力する非反転入力端子Ｔ１、シリーズレギュレータ１の出力電圧ＶＯＵＴを帰還電圧として入力する反転入力端子Ｔ２及び増幅出力端子Ｔ３を有する増幅１段のアンプとされる。特に、差動アンプ２は、非反転入力端子Ｔ１の入力電圧ＶＩＮに対する増幅出力端子Ｔ３の出力電圧ＰＶＯＵＴの誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子Ｔ２にソースフォロアのフォロア出力端子Ｔ４が帰還接続されている。

更に具体的には、差動アンプ２は図２に例示されるように、前記非反転入力端子Ｔ１にゲートが共通接続するｐチャネル型の第１入力トランジスタＭＰ１及びｎチャネル型の第２入力トランジスタＭＮ２と、反転入力端子Ｔ２にゲートが共通接続するｐチャネル型の第３帰還入力トランジスタＭＰ３及びｎチャネル型の第４帰還入力トランジスタＭＮ４と、前記第１入力トランジスタＭＰ１のドレインに接続され低電位側電源であるグランドＧＮＤに至る第１負荷としてのダイオード接続形態のｎチャネル型の第５負荷トランジスタＭＮ５と、第２入力トランジスタＭＮ２のドレインに接続され高電位側電源である電源電圧ＶＤＤ２に至る第２負荷としてのダイオード接続形態のｐチャネル型の第６負荷トランジスタＭＰ６と、を有する。第３帰還入力トランジスタＭＰ３と第４帰還入力トランジスタＭＰ４の共通ドレインが増幅出力端子Ｔ３とされる。

この差動アンプ２において、第１入力トランジスタＭＰ１のゲートソース間電圧をＶＧＳＰ１、そのドレインソース間電圧をＶＤＳＰ１とし、第２入力トランジスタＭＮ２のゲートソース間電圧をＶＧＳＮ２、そのドレインソース間電圧をＶＤＳＮ２とすれば、増幅出力端子（Ｔ３）の直流動作点の電圧ＰＶＯＵＴは、
ＶＩＮ−（ＶＧＳＮ２−ＶＤＳＮ２）＜ＰＶＯＵＴ＜ＶＩＮ＋（ＶＧＳＰ１−ＶＤＳＰ１）
となる。したがって、入力電圧ＶＩＮに対して誤差の小さな電圧を増幅出力端子Ｔ３に出力することができる。例えば、ＶＧＳＮ２=ＶＧＳＰ１=０．７Ｖとし、ＶＤＳＮ２＝ＶＤＳＰ１＝０．２Ｖとすると、図２のＶＩＮとＶＰＯＵＴの電圧差ΔＶは±０．５Ｖ程度に抑えられ、この電圧は入力電圧及びアンプの電源電圧に大きく依存しない。

これを踏まえて、図１４で説明したように、アンプにフィードバック制御をかけた場合、アンプの増幅率（電圧増幅度）Ａｖにより図４に示される式
ΔＶ＝ＶＯＵＴ−Ｖ０＝Ａｖ（ＶＩＮ−ＶＯＵＴ）
が成り立つ。図２の１段増幅の差動アンプ２の増幅率は２段増幅アンプに比べて小さく、例えば１００倍程度とすると、電圧差ΔＶは、
ΔＶ＝ＶＯＵＴ−Ｖ０＝０．５Ｖ＝１００×（ＶＩＮ−ＶＯＵＴ）
ＶＩＮ−ＶＯＵＴ＝０．５Ｖ／１００＝５ｍＶ
となり、ＶＩＮ≒ＶＯＵＴである。上述のように差動アンプ２のＶ０は入力電圧ＶＩＮ及び電源電圧ＶＶＤ２によって大きく変動しないため、シリーズレギュレータ１は出力電圧ＶＯＵＴとして所望の電圧、即ち、基準電圧ＶＩＮとして設定した電圧に実質的に一致する出力電圧ＶＯＵＴを出力することができる。

図３には図１及び図２のレベルシフタ３及びソースフォロア４の電流源を具体化した例が示される。レベルシフタ３＿Ａは、第５負荷トランジスタＭＮ５とゲートを共通としグランドＧＮＤに至るｎチャネル型の第８電流源トランジスタＭＮ８と、第６負荷トランジスタＭＰ６とゲートを共通にし電源電圧ＶＤＤ２に至るｐチャネル型の第９電流源トランジスタＭＰ９と、第８電流源トランジスタＭＮ８と前記第９電流源トランジスタＭＰ９の間に配置されたｎチャネル型の第７トランジスタＭＮ７を有する。第７トランジスタＭＮ７のドレインが自らのゲートに接続され、第７トランジスタＭＮ７のソースに増幅出力端子Ｔ３が接続され、第７トランジスタＭＮ７のドレイン電圧（ゲート電圧）を前記シフト電圧とする。第８電流源トランジスタＭＮ８及び第９電流源トランジスタＭＰ９の夫々は差動アンプ２の第５負荷トランジスタＭＮ５及び第６負荷トランジスタＭＰ６の夫々とカレントミラー回路を構成するので差動アンプ２の増幅率を増加させるように機能する。

前記ソースフォロア４＿Ａは、第５負荷トランジスタＭＮ５とゲートを共通としグランドＧＮＤに至るｎチャネル型の第１１電流源トランジスタＭＮ１１と、第１１電流源トランジスタＭＮ１１のドレインにソースが接続されたｎチャネル型の第１０トランジスタＭＮ１０を含み、第１０トランジスタＭＮ１０のゲートが第７トランジスタＭＮ７のゲートに共通接続され、第１０トランジスタＭＮ１０のソースをフォロア出力端子Ｔ４とする。

以上のように構成されたシリーズレギュレータ１によれば、１段増幅の差動アンプ２は２段増幅に比べて負荷変動に対する増幅動作遅延が小さい。更に、差動アンプ２は非反転入力端子Ｔ１の入力電圧ＶＩＮに対する増幅出力端子Ｔ３の出力電圧ＰＶＯＵＴの誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、その直流動作点は入力端子Ｔ１，Ｔ２の入力電圧及び電源電圧ＶＤＤ２によって変動し難いから、差動アンプ２が１段増幅であっても、基準電圧としての入力電圧ＶＩＮに対して誤差の小さな電圧ＰＶＯＵＴを増幅出力端子Ｔ３に出力することができる。フォロア出力端子Ｔ４の電圧ＶＯＵＴはレベルシフタ及びソースフォロアを介して増幅出力端子Ｔ３の電圧ＰＶＯＵＴに実質的に等しい電圧として得られる。このようにフォロア出力端子Ｔ４には基準電圧ＶＩＮに対して誤差の小さな所望の電圧を出力することができる。したがって、シリーズレギュレータ１を電源回路として搭載する半導体集積回路の外部に大きな安定化容量を付加することなくシリーズレギュレータ１の出力電圧ＶＯＵＴを高速な負荷応答性をもって安定に形成することができる。フォロア出力端子に接続する安定化容量は限りなく小さくできるため、安定化容量を半導体集積回路の内部に搭載することも可能になり、差動アンプ２は一段増幅であるから低消費電力にも寄与する。

図１０には同じ回路消費電流及び同一負荷条件における図３のシリーズレギュレータ１と２段増幅アンプ利用したシリーズレギュレータとの出力電圧ＶＯＵＴの異周波数特性の違いを例示する。２段増幅アンプを利用したシリーズレギュレータは２段増幅故にＤＣ増幅率は７０ｄＢのようにと高いが、帯域は図３のシリーズレギュレータ１の４．０ＭＨｚよりも小さい１．１ＭＨｚとなっている。要する本発明の図３のシリーズレギュレータ１の方が高い遮断周波数を持っている。この点からも、本発明に係る図３のシリーズレギュレータ１は２段増幅アンプ利用したシリーズレギュレータとより高速応答性において優位であることがわかる。

また、差動アンプ２及びレベルシフタ３の高電位側電源の動作電源電圧ＶＤＤ２とソースフォロア４の高電位電源側の動作電源電圧ＶＤＤ１は、特に制限されないが、ＶＤＤ２＞ＶＤＤ１とされる。これにより、ソースフォロア４の出力電圧ＶＯＵＴの電圧レンジを広げることができる。

図４には本発明に係るシリーズレギュレータの別の例であるシンク駆動型のシリーズレギュレータが示される。図４のシリーズレギュレータ１は、差動アンプ２、ゲートにドレインが接続されたレベルシフトトランジスタの一例としてｐチャネル型の第１２トランジスタＭＰ１２を含むレベルシフタ５、及び出力トランジスタの一例としてｐチャネル型の第１３トランジスタＭＰ１３を含むソースフォロア６を備える。

レベルシフタ５は、高電位側の電源電圧ＶＤＤ２に至る電流源１０と低電位側の電源電圧ＧＮＤに至る電流源１１の間に配置されたｐチャネル型の第１２トランジスタＭＰ１２を含み、第１２トランジスタＭＰ１２のドレインが自らのゲートに接続され、第１２トランジスタＭＰ１２のソースに増幅出力端子Ｔ３が接続され、前記第１２トランジスタのドレイン電圧（ゲート電圧）をシフト電圧とする。レベルシフタ５は増幅出力端子Ｔ３の電圧ＰＶＯＵＴを第１２トランジスタのゲートソース間電圧分だけ低くシフトして出力する。

ソースフォロア６は、高電位側の電源電圧ＶＤＤ１に至る電流源１３にソースが接続されたｐチャネル型の第１３トランジスタＭＰ１３を含み、第１３トランジスタＭＰ１３のゲートが第１２トランジスタＭＰ１２のゲートに共通接続され、第１３トランジスタＭＰ１３のソースをフォロア出力端子Ｔ４とする。レベルシフタ５はソースフォロア６の出力電圧ＶＯＵＴを作動アンプ２の電増幅出力端子Ｔ３の電圧ＰＵＯＴに等しくするために搭載しており、ソースフォロア６は、レベルシフタ５の第１２トランジスタＭＰ１２のドレイン電圧をゲートに受けて第１３ＭＯＳトランジスタＭＰ１３のソースに増幅出力端子Ｔ３の電圧ＰＶＯＵＴに一致する電圧を出力可能になる。このソースフォロアは所謂シンク駆動型の出力機能を要する場合に好適である。

差動アンプ２は前述と同じであり、増幅１段のアンプとされる。非反転入力端子Ｔ１の入力電圧ＶＩＮに対する増幅出力端子Ｔ３の出力電圧ＰＶＯＵＴの誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子Ｔ２にソースフォロアのフォロア出力端子Ｔ４が帰還接続されている。

図５には図４のレベルシフタ３及びソースフォロア４の電流源を具体化した例が示される。レベルシフタ５＿Ａは、第５負荷トランジスタＭＮ５とゲートを共通としグランドＧＮＤに至るｎチャネル型の第８電流源トランジスタＭＮ８と、第６負荷トランジスタＭＰ６とゲートを共通にし高電位側の電源電圧ＶＤＤ２に至るｐチャネル型の第９電流源トランジスタＭＰ９と、第８電流源トランジスタＭＮ８と第９電流源トランジスタＭＰ９の間に配置されたｐチャネル型の第１２トランジスタＭＰ１２を備える。第１２トランジスタＭＰ１２のドレインが自らのゲートに接続され、第１２トランジスタＭＰ１２のソースに増幅出力端子Ｔ３が接続され、第１２トランジスタＭＰ１２のドレイン電圧を前記シフト電圧とする。第８電流源トランジスタＭＮ８及び第９電流源トランジスタＭＰ９による差動アンプ２の増幅率を増加させる機能は図３の場合と同様である。

ソースフォロア６＿Ａは、第６負荷トランジスタＭＰ６とゲートを共通とし高電位側の電源電圧ＶＤＤ１に至るｐチャネル型の第１４電流源トランジスタＭＰ１４と、第１４電流源トランジスタＭＰ１４のドレインにソースが接続されたｐチャネル型の第１３トランジスタＭＰ１３を含み、第１３トランジスタのゲートが第１２トランジスタＭＰ１２のゲートに共通接続され、前記第１３トランジスタＭＰ１３のソースをフォロア出力端子Ｔ４とする。

図４及び図５に示されたシリーズレギュレータは図１乃至３に示されたシリーズレギュレータとはシンク駆動に好適である点が相違され、その他の作用効果は同じであるからその詳細な説明は省略する。

図６には本発明に係るシリーズレギュレータの更に別の例であるソース駆動及びシンク駆動の双方駆動型のシリーズレギュレータが示される。図６のシリーズレギュレータ１は、差動アンプ２、ゲートにドレインが接続されたレベルシフトトランジスタの一例としてソースを共通に直列接続された夫々ダイオード接続形態のｎチャネル型の第１５トランジスタＭＮ１５とｐチャネル型の第１６トランジスタＭＰ１６を含むレベルシフタ５、及び出力トランジスタの一例としてソースを共通に直列接続されたｎチャネル型の第１７トランジスタＭＮ１７とｐチャネル型の第１８トランジスタＭＰ１８をを含むソースフォロア８を備える。

レベルシフタ７は、高電位側の電源電圧ＶＤＤ２に至る電流源１０と低電位側のグランドＧＮＤに至る電流源１１の間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタＭＮ１５とｐチャネル型の第１６トランジスタＭＰ１６を備える。第１５トランジスタＭＮ１５のドレインが自らのゲートに接続され、第１６トランジスタＭＰ１６のドレインが自らのゲートに接続され、第１５トランジスタＭＮ１５と第１６トランジスタＭＰ１６の共通ソースに前記増幅出力端子Ｔ３が接続され、第１５トランジスタＭＮ１５と第１６トランジスタＭＰ１６の夫々のドレイン電圧を前記シフト電圧として出力する。レベルシフタ７は増幅出力端子の電圧ＰＶＯＵＴを第１５トランジスタＭＮ１５のゲートソース間電圧分だけ高くシフトした電圧と第１６トランジスタＭＰ１６のゲートソース間電圧分だけ低くシフトした電圧を出力する。

ソースフォロア８は、ソースを共通にして直列接続されたｎチャネル型の第１７トランジスタＭＮ１７とｐチャネル型の第１８トランジスタＭＰ１８を含み、第１７トランジスタＭＮ１７のゲートが第１５トランジスタＭＮ１５のゲートに接続され、第１８トランジスタＭＰ１８のゲート（ドレイン）が前記第１６トランジスタＭＰ１６のゲート（ドレイン）に接続され、第１７トランジスタＭＮ１７と第１８トランジスタＭＰ１８の共通ソースをフォロア出力端子Ｔ４とする。レベルシフタ７はソースフォロア８の出力電圧ＶＯＵＴを作動アンプ２の電増幅出力端子Ｔ３の電圧ＰＵＯＴに等しくするために搭載しており、レベルシフタ７の第１５トランジスタＭＮ１５のドレイン電圧をゲートに受ける第１７ＭＯＳトランジスタがそのソースに増幅出力端子Ｔ３の電圧ＰＶＯＵＴに一致する電圧を出力し、且つ、レベルシフタ７の第１６トランジスタＭＰ１６のドレイン電圧をゲートに受ける第１８ＭＯＳトランジスタがそのソースに増幅出力端子Ｔ３の電圧ＰＶＯＵＴに一致する電圧を出力する。このソースフォロア８は所謂ソース駆動型及びシンク駆動型の双方の機能を備えた出力回路を構成するから、出力特性がシンク駆動型又はソース駆動型の何れか一方の場合に比べて負荷変動に対する応答性に優れる。

差動アンプ２は前述と同じであり、増幅１段のアンプとされる。非反転入力端子Ｔ１の入力電圧ＶＩＮに対する増幅出力端子Ｔ３の出力電圧ＰＶＯＵＴの誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子Ｔ２にソースフォロアのフォロア出力端子Ｔ４が帰還接続されている。

図７には図６のレベルシフタ７の電流源を具体化した例が示される。レベルシフタ７＿Ａは、第５負荷トランジスタＭＮ５とゲートを共通としグランドＧＮＤに至るｎチャネル型の第８電流源トランジスタＭＮ８と、第６負荷トランジスタＭＰ６とゲートを共通にし高電位側の電源電圧ＶＤＤ２に至るｐチャネル型の第９電流源トランジスタＭＰ９と、第８電流源トランジスタＭＮ８と第９電流源トランジスタＭＰ９の間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタＭＮ１５とｐチャネル型の第１６トランジスタＭＰ１６を含み、第１５トランジスタＭＮ１５のドレインが自らのゲートに接続され、第１６トランジスタＭＰ１６のドレインが自らのゲートに接続され、第１５トランジスタＭＮ１５と第１６トランジスタＭＰ１６の共通ソースに増幅出力端子Ｔ３が接続され、第１５トランジスタＭＮ１５と第１６トランジスタＭＰ１６の夫々のドレイン電圧を前記シフト電圧として出力する。レベルシフタ７＿Ａは増幅出力端子Ｔ３の電圧ＰＶＯＵＴを第１５トランジスタＭＮ１５のゲートソース間電圧分だけ高くシフとした電圧と第１６トランジスタＭＰ１６のゲートソース間電圧分だけ低くシフトした電圧を出力する。第８電流源トランジスタＭＮ８及び第９電流源トランジスタＭＰ９による差動アンプ２の増幅率を増加させる機能は図３の場合と同様である。

図６及び図７に示されたシリーズレギュレータは図１乃至３に示されたシリーズレギュレータとはソース駆動及びシンク駆動の双方に好適である点が相違され、その他の作用効果は同じであるからその詳細な説明は省略する。

図８には本発明に係るシリーズレギュレータの更に別の例としてソースフォロアを分散したシリーズレギュレータを示す。ここでは図３と同じ作動アンプ２及びレベルシフタ３＿Ａを搭載した場合を一例とする。同図に示されるソースフォロア４＿Ｂは複数個の出力トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍを有し、複数個の前記出力トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍの共通ゲートはレベルシフタからのシフト電圧を受けて、夫々の出力トランジスタＭＮ１０−１〜ＭＮ１０＿ｍの共通ソースがフォロア出力端子Ｔ４とされる。すなわち、第５負荷トランジスタＭＮ５とゲートを共通としグランドＧＮＤに至るｎチャネル型の第１１電流源トランジスタＭＮ１１＿１〜ＭＮ１１＿ｍと、第１１電流源トランジスタＭＮ１１ＭＮ１１＿ｍのドレインにソースが接続されたｎチャネル型の第１０トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍが設けられ、第１０トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍのゲートが第７トランジスタＭＮ７のゲートに共通接続され、第１０トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍのソースがフォロア出力端子Ｔ４とされる。

これによれば、フォロア出力端子Ｔ４の電圧ＶＯＵＴは出力トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍのゲートソース間電圧に依存し、それは電源ラインの配線抵抗による電源電圧ＶＤＤ１の電圧ドロップの影響を受けな。したがって、ソースフォロア４＿Ｂにおいて出力トランジスタとしての第１０トランジスタＭＮ１０＿１〜ＭＮ１０＿ｍを必要に応じて分散させても電源供給性能に影響は無い。

図９には以上説明したシリーズレギュレータ１を適用したロジック用電源回路を備えた表示ドライバの一例が示される。図９において、３０は表示ドライバ、４１は液晶などの表示パネル、４０はホスト装置である。表示ドライバ３０は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などを用いて単結晶シリコンなどの１個の半導体基板（チップ）に半導体集積回路として形成されている。

ホスト装置４０は表示データ及び表示制御コマンドなどを表示ドライバ３０に与える。例えば携帯端末に適用される場合、ホスト装置２は携帯通信網等に接続可能な通信部、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置２はそれに限定されず、表示パネル４１を用いる種々の電子機器とすることが可能である。

表示パネル４１は特に図示はしないが、ガラス基板上にマトリクス状に形成された複数個の表示素子４２を有し、夫々の表示素子は直列接続された薄膜トランジスタ、液晶電極に挟まれた液晶及び容量を有し、薄膜トランジスタ４３のソースにソース線が結合され、薄膜トランジスタのゲートにはゲート線が結合される。ゲート線の夫々における表示素子のラインが表示ラインとされ、表示ライン単位で表示素子の薄膜トランジスタがオンされることによって表示ラインが選択され、表示ラインの選択期間（水平表示期間）毎にソース線から表示素子に表示データに応ずる階調駆動信号が与えられる。夫々の階調駆動信号は複数の階調電圧の中から表示データに応じて選択された電圧信号である。

表示ドライバ３０は、ホスト装置４０にインタフェースされる入出力回路３１、表示制御を行うロジック回路３２、ゲートドライバ３７及びソースドライバ３８を有し、更に電源関係として基準電圧源９、ロジック用電源回路としてのシリーズレギュレータ１、及び昇圧回路等の高圧電源回路３９を有する。高圧電源回路３９には昇圧した電圧を安定化するための安定化容量４２，４３が表示ドライバ３０の外に別部品（所謂外付け部品）として接続される。シリーズレギュレータ１には上述の如く外付け部品としての安定化容量は接続されていない。

ロジック回路３２は、特に制限されないが、制御回路３３、バッファメモリ３５、ゲート信号発生回路３４及びソース信号発生回路３６を備える。

入出力回路３１はホスト装置４０から制御データと表示データを入力し、制御回路３３が制御データを受け取り、バッファメモリ３５が表示データを受け取る。制御回路３３は入力された制御データに基づいて表示ドライバ３０の動作を制御する。ゲート信号発生回路３４で表示タイミングに同期して表示ラインを順次選択するためのゲート選択信号を生成すると共に、バッファメモリ３５内の表示データに基づいてソース信号発生回路３６でソース線を駆動するためのソース信号を生成する。ゲートドライバ３７はゲート選択信号に基づいて表示ラインの選択制御を行い、これに同期してソースドライバ３８がソース信号に応じて表示パネル４１のソース線を駆動する。これにより、表示パネル４１にはフレーム単位で水平同期期間に同期して順次表示ラインの画素に輝度信号が書き込まれていく。

各部の動作電源は以下の通りである。外部電源として高電位側の電源電圧ＶＤＤ１、ＶＤＤ２と低電位側のグランドＧＮＤ、ＶＳＳ２が外部の電源回路（図示せず）から供給される。ここではＶＤＤ２＞ＶＤＤ１、ＶＳＳ２≧ＧＮＤの関係を有する。入出力回路３１には電源電圧ＶＤＤ１とグランドＧＮＤが供給され、ソースドライバ３８には電源電圧ＶＤＤ２とグランドＶＳＳ２が供給され、ゲートドライバ３９には高圧電源回路３９から昇圧電圧ＧＶＤＤ，ＧＶＳＳが供給される。高圧電源回路３９の動作電源は例えばＶＤＤ２，ＶＳＳ２とされる。

ロジック回路の動作電源は高電位側がシリーズギュレータ１で形成されたＶＯＵＴ、低電位側がＧＮＤである。シリーズレギュレータ１に供給される基準電圧ＶＩＮを形成する基準電圧源９は電源電圧ＶＤＤ１，グランドＧＮＤを動作電源とする。シリーズレギュレータ１には前述の通り電源電圧ＶＤＤ１，ＶＤＤ２とグランドＧＮＤが供給される。

前述のようにシリーズレギュレータ１は２段増幅に比べて負荷変動に対する増幅動作遅延が小さく、基準電圧ＶＩＮに対して誤差の小さな電圧ＶＯＵＴを出力することができる。したがって、シリーズレギュレータ１をロジック用電源回路として搭載する表示ドライバ３０の外部に大きな安定化容量を付加することなくシリーズレギュレータ１の出力電圧ＶＯＵＴを高速な負荷応答性をもって安定に形成することができる。フォロア出力端子Ｔ４に接続する安定化容量は限りなく小さくできるため、安定化容量を表示ドライバ３０の内部に搭載することも可能になる。表示ドライバ３０はソースドライブに比較高い駆動電圧を要することから標準的な電源電圧ＶＤＤ１に比べて高い電圧の電源電圧ＶＤＤ２を本来必要とするので、ソースフォロア４，４＿Ａ，５４＿Ｂ，５，５＿Ａ，７，７＿Ａや基準電圧源９の動作電源ＶＤＤ１よりもレベルの高い電源として当該動作電源ＶＤＤ２を差動アンプ２及びソースフォロア３，３＿Ａ，６，６＿Ａ，８の動作電源に流用することができ、ＶＤＤ２のような動作電源を特別に用意することを要しない。特に、図８で説明したようにソースフォロアの出力トランジスタＭＮ１−＿１〜ＭＮ１０＿ｍをロジック回路３２の周りに分散したシリーズレギュレータを採用することにより、ロジック回路３２の回路規模が大きい場合にも各回路部分に不所望な電圧降下のない電源電圧ＶＯＵＴを安定に供給することができる。

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、差動アンプ、レベルシフタ、及びソースフォロアは上述の回路構成に限定されない。例えば、１負荷は第５負荷トランジスタＭＮ５に、第２負荷は第６負荷トランジスタＭＰ６に限定されない。電流源についても電流ミラー形態のトランジスタに限定されない。また、レベルシフタのＭＮ７などのレベルシフトトランジスタのトランジスタサイズとソースフォロアのＭＮ１０のような出力トランジスタのトランジスタサイズは同一であることに限定されず、相違させるようにしてもよい。電流源のトランジスタサイズについても同様である。

半導体集積回路は表示ドライバに限定されず、シリーズレギュレータを搭載する条件のデバイスに広く適用することができる。シリーズレギュレータはロジック回路用の電源回路に適用する場合に限定されず、その他、負荷変動の比較的大きな回路に電源を供給したり駆動電圧を供給する回路にも適用可能である。また、表示ドライバは表示コントロールだけでなくタッチパネルのタッチ制御を行うタッチパネルコントローラ及びローカル的な演算制御を行うサブプロセッサなども併せて搭載することは妨げられない。

１ シリーズレギュレータ
２ 差動アンプ
ＭＮ７，ＭＰ１２，ＭＮ１５，ＭＰ１６ レベルシフトトランジスタ
３，３＿Ａ，３＿Ｂ，５，５＿Ａ，７，７＿Ａ レベルシフタ
ＭＮ１０，ＭＰ１３，ＭＮ１７，ＭＰ１８ 出力トランジスタ
４，４＿Ａ，４＿Ｂ，６，６＿Ａ，８ ソースフォロア
ＶＩＮ 基準電圧（入力電圧）
Ｔ１ 非反転入力端子
ＶＯＵＴ 帰還電圧
Ｔ２反転入力端子
Ｔ３ 増幅出力端子
ＰＶＯＵＴ 増幅出力端子の出力電圧
ＶＤＤ１．ＶＤＤ２ 高電位側の電源電圧
ＧＮＤ 低電位側の電源電圧
Ｔ４ フォロア出力端子
ＭＰ１ ｐチャネル型の第１入力トランジスタ
ＭＮ２ ｎチャネル型の第２入力トランジスタ
ＭＰ３ ｐチャネル型の第３帰還入力トランジスタ
ＭＮ４ ｎチャネル型の第４帰還入力トランジスタ
ＭＮ５ 第１負荷、ｎチャネル型の第５負荷トランジスタ
ＭＰ６ 第２負荷、ｐチャネル型の第６負荷トランジスタ
ＭＮ７ ｎチャネル型の第７トランジスタ
ＭＮ８ ｎチャネル型の第８電流源トランジスタ
ＭＰ９ ｐチャネル型の第９電流源トランジスタ
１０，１１、１２、１３、２０、２１ 電流源
ＭＮ１０ ｎチャネル型の第１０トランジスタ
ＭＮ１１ ｎチャネル型の第１１電流源トランジスタ
ＭＰ１２ ｐチャネル型の第１２トランジスタ
ＭＰ１３ ｐチャネル型の第１３トランジスタ
ＭＰ１４ ｐチャネル型の第１４電流源トランジスタ
ＭＮ１５ ｎチャネル型の第１５トランジスタ
ＭＰ１６ ｐチャネル型の第１６トランジスタ
ＭＮ１７ ｎチャネル型の第１７トランジスタ
ＭＰ１８ ｐチャネル型の第１８トランジスタ
ＭＮ１−１〜ＭＮ１０＿ｍ ｎチャネル型の出力トランジスタ
３０ 半導体集積回路
３２ ロジック回路

Claims (20)

1. 差動アンプ、ゲートにドレインが接続されたレベルシフトトランジスタを含むレベルシフタ、及び出力トランジスタを含むソースフォロアを備えたシリーズレギュレータであって、
   前記差動アンプは、基準電圧を入力する非反転入力端子、帰還電圧を入力する反転入力端子及び増幅出力端子を有する増幅段を一段備え、前記非反転入力端子の入力電圧に対する前記増幅出力端子の出力電圧の誤差が入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子に前記ソースフォロアのフォロア出力端子が帰還接続され、
   前記レベルシフタは、前記増幅出力端子の出力電圧を前記レベルシフトトランジスタのソースに入力しそのゲート電圧をシフト電圧として出力し、
   前記ソースフォロアは、前記レベルシフタからの前記シフト電圧を前記出力トランジスタのゲートに受けて、当該出力トランジスタのソースを前記フォロア出力端子とする、シリーズレギュレータ。
2. 請求項１において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ及びｎチャネル型の第２入力トランジスタと、
   前記反転入力端子にゲートが共通接続するｐチャネル型の第３帰還入力トランジスタ及びｎチャネル型の第４帰還入力トランジスタと、
   前記第１入力トランジスタのドレインに接続され低電位側電源に至る第１負荷と、
   前記第２入力トランジスタのドレインに接続され高電位側電源に至る第２負荷と、を有し、
   前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする、シリーズレギュレータ。
3. 請求項１において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ及びｎチャネル型の第２入力トランジスタと、
   前記反転入力端子にゲートが共通接続するｐチャネル型の第３入力トランジスタ及びｎチャネル型の第４入力トランジスタと、
   前記第１入力トランジスタのドレインに接続され低電位側電源に至るダイオード接続形態のｎチャネル型の第５負荷トランジスタと、
   前記第２入力トランジスタのドレインに接続され高電位側電源に至るダイオード接続形態のｐチャネル型の第６負荷トランジスタと、を有し、
   前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする、シリーズレギュレータ。
4. 請求項２において、前記レベルシフタは、高電位側電源に至る電流源と低電位側電源に至る電流源の間に配置されたｎチャネル型の第７トランジスタを含み、前記第７トランジスタのドレインが自らのゲートに接続され、前記第７トランジスタのソースに前記増幅出力端子が接続され、前記第７トランジスタのドレイン電圧を前記シフト電圧とする、シリーズレギュレータ。
5. 請求項３において、前記レベルシフタは、前記第５負荷トランジスタとゲートを共通とし低電位側電源に至るｎチャネル型の第８電流源トランジスタと、前記第６負荷トランジスタとゲートを共通にし高電位側電源に至るｐチャネル型の第９電流源トランジスタと、前記第８電流源トランジスタと前記第９電流源トランジスタの間に配置されたｎチャネル型の第７トランジスタを含み、前記第７トランジスタのドレインが自らのゲートに接続され、前記第７トランジスタのソースに前記増幅出力端子が接続され、前記第７トランジスタのドレイン電圧を前記シフト電圧とする、シリーズレギュレータ。
6. 請求項４において、前記ソースフォロアは、低電位側電源に至る電流源にソースが接続されたｎチャネル型の第１０トランジスタを含み、第１０トランジスタのゲートが前記第７トランジスタのゲートに共通接続され、前記第１０トランジスタのソースを前記フォロア出力端子とする、シリーズレギュレータ。
7. 請求項５において、前記ソースフォロアは、前記第５負荷トランジスタとゲートを共通とし低電位側電源に至るｎチャネル型の第１１電流源トランジスタと、前記第１１電流源トランジスタのドレインにソースが接続されたｎチャネル型の第１０トランジスタを含み、第１０トランジスタのゲートが前記第７トランジスタのゲートに共通接続され、前記第１０トランジスタのソースを前記フォロア出力端子とする、シリーズレギュレータ。
8. 請求項２において、前記レベルシフタは、高電位側電源に至る電流源と低電位側電源に至る電流源の間に配置されたｐチャネル型の第１２トランジスタを含み、前記第１２トランジスタのドレインが自らのゲートに接続され、前記第１２トランジスタのソースに前記増幅出力端子が接続され、前記第１２トランジスタのドレイン電圧を前記シフト電圧とする、シリーズレギュレータ。
9. 請求項３において、前記レベルシフタは、前記第５負荷トランジスタとゲートを共通とし低電位側電源に至るｎチャネル型の第８電流源トランジスタと、前記第６負荷トランジスタとゲートを共通にし高電位側電源に至るｐチャネル型の第９電流源トランジスタと、前記第８電流源トランジスタと前記第９電流源トランジスタの間に配置されたｐチャネル型の第１２トランジスタを含み、前記第１２トランジスタのドレインが自らのゲートに接続され、前記第１２トランジスタのソースに前記増幅出力端子が接続され、前記第１２トランジスタのドレイン電圧を前記シフト電圧とする、シリーズレギュレータ。
10. 請求項８において、前記ソースフォロアは、高電位側電源に至る電流源にソースが接続されたｐチャネル型の第１３トランジスタを含み、第１３トランジスタのゲートが前記第１２トランジスタのゲートに共通接続され、前記第１３トランジスタのソースを前記フォロア出力端子とする、シリーズレギュレータ。
11. 請求項９において、前記ソースフォロアは、前記第６負荷トランジスタとゲートを共通とし高電位側電源に至るｐチャネル型の第１４電流源トランジスタと、前記第１４電流源トランジスタのドレインにソースが接続されたｐチャネル型の第１３トランジスタを含み、第１３トランジスタのゲートが前記第１２トランジスタのゲートに共通接続され、前記第１３トランジスタのソースを前記フォロア出力端子とする、シリーズレギュレータ。
12. 請求項２において、前記レベルシフタは、高電位側電源に至る電流源と低電位側電源に至る電流源の間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタとｐチャネル型の第１６トランジスタを含み、前記第１５トランジスタのドレインが自らのゲートに接続され、前記第１６トランジスタのドレインが自らのゲートに接続され、前記第１５トランジスタと第１６トランジスタの共通ソースに前記増幅出力端子が接続され、前記第１５トランジスタと第１６トランジスタの夫々のドレイン電圧を前記シフト電圧とする、シリーズレギュレータ。
13. 請求項３において、前記レベルシフタは、前記第５負荷トランジスタとゲートを共通とし低電位側電源に至るｎチャネル型の第８電流源トランジスタと、前記第６負荷トランジスタとゲートを共通にし高電位側電源に至るｐチャネル型の第９電流源トランジスタと、前記第８電流源トランジスタと前記第９電流源トランジスタの間にソースを共通にして直列接続されたｎチャネル型の第１５トランジスタとｐチャネル型の第１６トランジスタを含み、前記第１５トランジスタのドレインが自らのゲートに接続され、前記第１６トランジスタのドレインが自らのゲートに接続され、前記第１５トランジスタと第１６トランジスタの共通ソースに前記増幅出力端子が接続され、前記第１５トランジスタと第１６トランジスタの夫々のドレイン電圧を前記シフト電圧とするシリーズレギュレータ。
14. 請求項１２において、前記ソースフォロアは、ソースを共通にして直列接続されたｎチャネル型の第１７トランジスタとｐチャネル型の第１８トランジスタを含み、前記第１７トランジスタは前記第１５トランジスタのゲートに接続され、前記第１８トランジスタは前記第１６トランジスタのゲートに接続され、前記第１７トランジスタと前記第１８トランジスタの共通ソースを前記フォロア出力端子とする、シリーズレギュレータ。
15. 請求項１３において、前記ソースフォロアは、ソースを共通にして直列接続されたｎチャネル型の第１７トランジスタとｐチャネル型の第１８トランジスタを含み、前記第１７トランジスタは前記第１５トランジスタのゲートに接続され、前記第１８トランジスタは前記第１６トランジスタのゲートに接続され、前記第１７トランジスタと前記第１８トランジスタの共通ソースを前記フォロア出力端子とする、シリーズレギュレータ。
16. 請求項１において、前記ソースフォロアは前記出力トランジスタを複数個有し、複数個の前記出力トランジスタの共通ゲートは前記レベルシフタからの前記シフト電圧を受けて、夫々の出力トランジスタの共通ソースは前記フォロア出力端子とされる、シリーズレギュレータ。
17. 請求項１において、前記差動アンプと前記レベルシフタの高電位側電源の電源電圧は前記ソースフォロアの高電位側電源の電源電圧よりも高くされる、シリーズレギュレータ。
18. 半導体基板にロジック回路と、前記ロジック回路に動作電源を供給するシリーズレギュレータとを含む半導体集積回路であって、
    前記シリーズレギュレータは、差動アンプ、ゲートにドレインが接続されたレベルシフトトランジスタを含むレベルシフタ、及び出力トランジスタを含むソースフォロアを備え、
    前記差動アンプは、基準電圧を入力する非反転入力端子、帰還電圧を入力する反転入力端子及び増幅出力端子を有する増幅段を一段備え、前記非反転入力端子の入力電圧に対する前記増幅出力端子の出力電圧の誤差が前記入力トランジスタのゲートソース間電圧以下とされる直流動作点を有し、前記反転入力端子に前記ソースフォロアのフォロア出力端子が帰還接続され、
    前記レベルシフタは、前記増幅出力端子の出力電圧を前記レベルシフトトランジスタのソースに入力しそのゲート電圧をシフト電圧として出力し、
    前記ソースフォロアは、前記レベルシフタからの前記シフト電圧を前記出力トランジスタのゲートに受けて、当該出力トランジスタのソースを前記フォロア出力端子とし、
    前記フォロア出力端子の電圧が前記動作電源とされる、半導体集積回路。
19. 請求項１８において、前記差動アンプは、前記非反転入力端子にゲートが共通接続するｐチャネル型の第１入力トランジスタ及びｎチャネル型の第２入力トランジスタと、
    前記反転入力端子にゲートが共通接続するｐチャネル型の第３入力トランジスタ及びｎチャネル型の第４入力トランジスタと、
    前記第１入力トランジスタのドレインに接続され低電位側電源に至る第１負荷と、
    前記第２入力トランジスタのドレインに接続され高電位側電源に至る第２負荷と、を有し、
    前記第３帰還入力トランジスタと第４帰還入力トランジスタの共通ドレインを前記増幅出力端子とする、半導体集積回路。
20. 請求項１７において、前記ソースフォロアは前記出力トランジスタを複数個有し、複数個の前記出力トランジスタの共通ゲートは前記レベルシフタからの前記シフト電圧を受けて、夫々の出力トランジスタの共通ソースは前記フォロア出力端子とされる、半導体集積回路。

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