CN107463199A - 串联调节器以及半导体集成电路 - Google Patents

串联调节器以及半导体集成电路 Download PDF

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Abstract

本发明涉及串联调节器以及半导体集成电路。即使削减稳定化电容，在串联调节器的输出电压方面也得到良好的负载响应性，确保针对输出的电流变动的稳定性。串联调节器具备差动放大器、包括漏极与栅极连接的电平移位晶体管的电平移位器、以及包括输出晶体管的源极跟随器。差动放大器具备一级放大级，所述放大级具有输入基准电压的非反相输入端子、输入反馈电压的反相输入端子以及放大输出端子，所述差动放大器具有所述放大输出端子的输出电压相对于所述非反相输入端子的输入电压的误差为所述输入晶体管的栅极源极间电压以下的直流工作点，所述源极跟随器的跟随器输出端子反馈连接于所述反相输入端子。所述电平移位器进行用于使源极跟随器的输出电压与差动放大器的放大输出端子的电压一致的电平移位。

Description

串联调节器以及半导体集成电路
技术领域
本发明涉及装载于半导体集成电路的串联调节器，涉及例如应用于生成逻辑电路的电源电压的电源电路而有效的技术。
背景技术
装载于半导体集成电路的串联调节器为了使输出电压的电流负载响应高速化而使最后级为源极跟随器，但是，在其前级具备2级的放大级的情况较多。作为这样的串联调节器，例如，在专利文献1中示出了如下内容：以在差动放大器的输出设置源极接地电路作为第2级放大级并且用源极跟随器接受其漏极输出的电路结构为基本。如也在该专利文献中所示出的那样，这种串联调节器为了确保其输出电压的稳定性而在半导体集成电路的外部装载微法（μF）级的稳定化电容。如图11所例示的那样，若装载于半导体集成电路（LSI）的串联调节器（RGL）的数量增加，则需要针对各个串联调节器的稳定化电容（C），因此外附部件件数增加。
现有技术文献
专利文献
专利文献1：日本特开2000–284843号公报。
发明内容
发明要解决的课题
本发明人对使串联调节器的输出电压的负载响应高速化进行了研究。在图12中，作为本发明人研究的串联调节器，例示出例如对显示驱动器的逻辑电路供给工作电源的逻辑用电源电路的串联调节器。为了使输出电压的电流负载响应高速化而使最后级为源极跟随器，但是，放大器由利用在非反相输入端子（+）作为输入电压VIN输入基准电压并且在反相输入端子（–）反馈输出电压VOUT的作为第1级放大级的差动放大器和作为第2级放大级的源极接地放大器的一般的2级放大构成。因此，放大器的响应速度产生放大级2级的量的延迟，在没有外部的稳定化电容的情况下，不能够相对于高速的电流负载变动稳定地控制串联调节器的输出电压。
为了提高放大器的响应速度，如图13那样，若使放大器的放大级仅为差动放大器1级，那么放大器的放大率小，因此，输入电压成为VIN≠VOUT，串联调节器的输入输出电压不一致。即，2输入的差动放大器在图14中在未反馈的情况下放大器的非反相输入端子以及反相输入端子这两者的输入电压为VIN而相等，若使此时的输出电压为V0，那么虽然也依赖于输入电压VIN的电压，但是在大部分的条件下都是VIN≠V0。此处，若使输入电压VIN和输出电压V0的电压差为ΔV=VIN－V0，则也存在如果放大器例如是5V范围工作、那么差电压ΔV是4V左右的情况。
在图14中在对放大器施加了反馈控制的情况下，根据放大器的放大率（电压放大度）Av，图14所示的式子ΔV=VOUT－V0＝Av（VIN－VOUT）成立。在图12的2级放大那样的情况下，放大率变为10000倍左右，因此，电压差ΔV由于放大率较大地贡献而成为ΔV=VOUT－V0=4V=10000×（VIN－VOUT）、VIN－VOUT=4V/10000=0.4ｍV，VIN≈VOUT。相对于此，如图13的1级放大那样，在放大率只不过为100倍左右的情况下，ΔV=VOUT－V0=4V=100×（VIN－VOUT）、VIN－VOUT=4V/100=40ｍV，VIN≠VOUT。而且，ΔV根据输入电压VIN以及电源电压变动，因此，串联调节器不能够在输出VOUT输出所希望的电压。
这样，如果使串联调节器的放大器为2级放大，那么放大器的响应速度产生放大级2级的量的延迟，如果不在外部设置稳定化电容，那么不能够相对于高速的电流负载变动使串联调节器的输出电压稳定化，如果欲使放大器为1级放大来提高响应速度，那么放大器的放大率小，因此，串联调节器的输入输出电压变得不一致。
本发明的目的在于，即使削减稳定化电容，在串联调节器的输出电压方面也得到良好的负载响应性、即容易地确保针对输出的电流变动的稳定性。
本发明的前述以及其它的目的和新的特征根据本说明书的记述以及附图是明确的。
用于解决课题的方案
对在本申请中公开的发明中的代表性的发明的概要简单地说明如下。再有，在本项中在括号内记载的附图标记等是为了使理解容易化的一例。
〔1〕<具有1级放大的差动放大器、电平移位器以及源极跟随器的串联调节器>
串联调节器（1）具备差动放大器（2）、包括漏极与栅极连接的电平移位晶体管（MN7、MP12、MN15、MP16）的电平移位器（3、3_A、3_B、5、5_A、7、7_A）以及包括输出晶体管（MN10、MP13、MN17、MP18）的源极跟随器（4、4_A、4_B、6、6_A、8）。所述差动放大器具备一级放大级，所述放大级具有输入基准电压（VIN）的非反相输入端子（T1）、输入反馈电压（VOUT）的反相输入端子（T2）以及放大输出端子（T3），所述差动放大器具有所述放大输出端子的输出电压（PVOUT）相对于所述非反相输入端子的输入电压（VIN）的误差为输入晶体管的栅极源极间电压（VGSP、VGSN）以下的直流工作点，所述源极跟随器的跟随器输出端子反馈连接于所述反相输入端子。所述电平移位器将所述放大输出端子的输出电压输入到所述电平移位晶体管的源极，将其栅极电压作为移位电压输出。所述源极跟随器在所述输出晶体管的栅极接受来自所述电平移位器的所述移位电压，将该输出晶体管的源极作为所述跟随器输出端子（T4）。
由此，1级放大的差动放大器与2级放大相比，针对负载变动的放大工作延迟小。进而，差动放大器具有所述放大输出端子的输出电压相对于非反相输入端子的输入电压的误差为输入晶体管的栅极源极间电压以下的直流工作点，该直流工作点难以根据输入端子T1、T2的输入电压以及电源电压（VDD2）变动，因此，差动放大器即使是1级放大，也能够在放大输出端子（T3）输出相对于基准电压（VIN）误差小的电压。跟随器输出端子（T4）的电压基于放大输出端子的电压（PVOUT）经由电平移位器以及源极跟随器而被得到。这样能够在跟随器输出端子输出相对于基准电压误差小的所希望的电压。因此，在不会对半导体集成电路的外部附加大的稳定化电容的情况下能够利用高速的负载响应性来形成串联调节器的针对输入电压的所需的输出电压。与跟随器输出端子连接的稳定化电容能够无限小，因此，能够将稳定化电容装载于半导体集成电路的内部。差动放大器为一级放大，因此也有助于低功耗。
〔2〕<差动放大器的例子>
在项1中，所述差动放大器具有：栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管（MP1）以及n沟道型的第2输入晶体管（MN2）；栅极共同连接于所述反相输入端子的p沟道型的第3反馈输入晶体管（MP3）以及n沟道型的第4反馈输入晶体管（MN4）；与所述第1输入晶体管的漏极连接并且到低电位侧电源的第1负载（MN5）；以及与所述第2输入晶体管的漏极连接并且到高电位侧电源的第2负载（MP6），将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
由此，如果将第1输入晶体管（MP1）的栅极源极间电压设为VGSP1、将其漏极源极间电压设为VDSP1、将第2输入晶体管（MN2）的栅极源极间电压设为VGSN2、将其漏极源极间电压设为VDSN2，那么放大输出端子（T3）的直流工作点VT3为VIN－（VGSN2－VDSN2）<VT3<VIN+（VGSP1－VDSP1）。因此，能够在放大输出端子（T3）输出相对于基准电压（VIN）误差小的电压。
〔3〕<差动放大器的例子>
在项1中，所述差动放大器具有：栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管（MP1）以及n沟道型的第2输入晶体管（MN2）；栅极共同连接于所述反相输入端子的p沟道型的第3输入晶体管（MP3）以及n沟道型的第4输入晶体管（MN4）；与所述第1输入晶体管的漏极连接并且到低电位侧电源的二极管连接方式的n沟道型的第5负载晶体管（MP5）；以及与所述第2输入晶体管的漏极连接并且到高电位侧电源的二极管连接方式的p沟道型的第6负载晶体管（MP6），将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
由此，取得与项2相同的作用效果。
〔4〕<n沟道型的电平移位晶体管>
在项2中，所述电平移位器（3）包括在到高电位侧电源（VDD2）的电流源（10）和到低电位侧电源（GND）的电流源（11）之间配置的n沟道型的第7晶体管（MN7），所述第7晶体管的漏极连接于自己的栅极，所述放大输出端子连接于所述第7晶体管的源极，将所述第7晶体管的漏极电压作为所述移位电压。
由此，电平移位器将放大输出端子的电压（PVOUT）高移位第7晶体管的栅极源极间电压的量并输出。
〔5〕<n沟道型的电平移位晶体管>
在项3中，所述电平移位器（3_A）包括与所述第5负载晶体管共用栅极并且到低电位侧电源（GND）的n沟道型的第8电流源晶体管（MN8）、与所述第6负载晶体管共用栅极并且到高电位侧电源（VDD2）的p沟道型的第9电流源晶体管（MP9）、以及配置在所述第8电流源晶体管和所述第9电流源晶体管之间的n沟道型的第7晶体管（MN7），所述第7晶体管的漏极连接于自己的栅极，在所述第7晶体管的源极连接所述放大输出端子，将所述第7晶体管的漏极电压作为所述移位电压。
由此，电平移位器将放大输出端子的电压（PVOUT）高移位第7晶体管的栅极源极间电压的量并输出。进而，第8电流源晶体管和第9电流源晶体管的每一个与差动放大器2的第5负载晶体管和第6负载晶体管的每一个构成电流镜电路，因此，以使差动放大器的放大率增加的方式发挥作用。
〔6〕<n沟道型的源极跟随器晶体管>
在项4中，所述源极跟随器（4）包括源极连接于到低电位侧电源（GND）的电流源（12）的n沟道型的第10晶体管（MN10），第10晶体管的栅极共同连接于所述第7晶体管的栅极，将所述第10晶体管的源极作为所述跟随器输出端子。
由此，在栅极接受电平移位器的第7晶体管的漏极电压，能够在第10MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压。该源极跟随器在需要所谓的源送（source）驱动型的输出功能的情况下是优选的。
〔7〕<n沟道型的源极跟随器晶体管>
在项5中，所述源极跟随器（4_A）包括与所述第5负载晶体管共用栅极并且到低电位侧电源的n沟道型的第11电流源晶体管（MN11）、以及源极连接于所述第11电流源晶体管的漏极的n沟道型的第10晶体管（MN10），第10晶体管的栅极共同连接于所述第7晶体管的栅极，将所述第10晶体管的源极作为所述跟随器输出端子（T4）。
由此，在栅极接受电平移位器的第7晶体管的漏极电压，能够在第10MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压。该源极跟随器在需要所谓的源送驱动型的输出功能的情况下是优选的。
〔8〕<p沟道型的电平移位晶体管>
在项2中，所述电平移位器（5）包括在到高电位侧电源（VDD2）的电流源（10）和到低电位侧电源（GND）的电流源（11）之间配置的p沟道型的第12晶体管（MP12），所述第12晶体管的漏极连接于自己的栅极，在所述第12晶体管的源极连接所述放大输出端子，将所述第12晶体管的漏极电压作为所述移位电压。
由此，电平移位器将放大输出端子的电压（PVOUT）低移位第12晶体管的栅极源极间电压的量并输出。
〔9〕<p沟道型的电平移位晶体管>
在项3中，所述电平移位器（5_A）包括与所述第5负载晶体管共用栅极并且到低电位侧电源（GND）的n沟道型的第8电流源晶体管（MN8）、与所述第6负载晶体管共用栅极并且到高电位侧电源（VDD2）的p沟道型的第9电流源晶体管（MP9）、以及配置在所述第8电流源晶体管和所述第9电流源晶体管之间的p沟道型的第12晶体管（MP12），所述第12晶体管的漏极连接于自己的栅极，在所述第12晶体管的源极连接所述放大输出端子，将所述第12晶体管的漏极电压作为所述移位电压。
由此，电平移位器将放大输出端子的电压（PVOUT）低移位第12晶体管的栅极源极间电压的量并输出。进而，第8电流源晶体管和第9电流源晶体管的每一个与差动放大器2的第5负载晶体管和第6负载晶体管的每一个构成电流镜电路，因此，以使差动放大器的放大率增加的方式发挥作用。
〔10〕<p沟道型的源极跟随器晶体管>
在项8中，所述源极跟随器（6）包括源极连接于到高电位侧电源（VDD1）的电流源（13）的p沟道型的第13晶体管（MP13），第13晶体管的栅极共同连接于所述第12晶体管的栅极，将所述第13晶体管的源极作为所述跟随器输出端子（T4）。
由此，在栅极接受电平移位器的第12晶体管的漏极电压，能够在第13MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压。该源极跟随器在需要所谓的吸入（sink）驱动型的输出功能的情况下是优选的。
〔11〕<p沟道型的源极跟随器晶体管>
在项9中，所述源极跟随器（6_A）包括与所述第6负载晶体管共用栅极并且到高电位侧电源（VDD1）的p沟道型的第14电流源晶体管（MP14）、以及源极连接于所述第14电流源晶体管的漏极的p沟道型的第13晶体管（MP13），第13晶体管的栅极共同连接于所述第12晶体管的栅极，将所述第13晶体管的源极作为所述跟随器输出端子（T4）。
由此，在栅极接受电平移位器的第12晶体管的漏极电压，能够在第13MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压。该源极跟随器在需要所谓的吸入驱动型的输出功能的情况下是优选的。
〔12〕<CMOS型的电平移位晶体管>
在项2中，所述电平移位器（7）包括在到高电位侧电源（VDD2）的电流源（10）和到低电位侧电源（GND）的电流源（11）之间将源极共用而串联连接的n沟道型的第15晶体管（MN15）和p沟道型的第16晶体管（MP16），所述第15晶体管的漏极连接于自己的栅极，所述第16晶体管的漏极连接于自己的栅极，在所述第15晶体管和所述第16晶体管的共同源极连接所述放大输出端子（T3），将所述第15晶体管和所述第16晶体管各自的漏极电压作为所述移位电压。
由此，电平移位器输出将放大输出端子的电压（PVOUT）高移位了第15晶体管的栅极源极间电压的量的电压和将放大输出端子的电压（PVOUT）低移位了第16晶体管的栅极源极间电压的量的电压。
〔13〕<CMOS型的电平移位晶体管>
在项3中，所述电平移位器（7_A）包括与所述第5负载晶体管共用栅极并且到低电位侧电源（GND）的n沟道型的第8电流源晶体管（MN8）、与所述第6负载晶体管共用栅极并且到高电位侧电源（VDD2）的p沟道型的第9电流源晶体管（MP9）、以及在所述第8电流源晶体管和所述第9电流源晶体管之间将源极共用而串联连接的n沟道型的第15晶体管（MN15）和p沟道型的第16晶体管（MP16），所述第15晶体管的漏极连接于自己的栅极，所述第16晶体管的漏极连接于自己的栅极，在所述第15晶体管和所述第16晶体管的共同源极连接所述放大输出端子（T3），将所述第15晶体管和所述第16晶体管各自的漏极电压作为所述移位电压。
由此，电平移位器输出将放大输出端子的电压（PVOUT）高移位了第15晶体管的栅极源极间电压的量的电压和将放大输出端子的电压（PVOUT）低移位了第16晶体管的栅极源极间电压的量的电压。进而，第8电流源晶体管和第9电流源晶体管的每一个与差动放大器2的第5负载晶体管和第6负载晶体管的每一个构成电流镜电路，因此，以使差动放大器的放大率增加的方式发挥作用。
〔14〕<CMOS型的源极跟随器晶体管>
在项12中，所述源极跟随器（8）包括将源极共用而串联连接的n沟道型的第17晶体管（MN17）和p沟道型的第18晶体管（MP18），所述第17晶体管连接于所述第15晶体管的栅极，所述第18晶体管连接于所述第16晶体管的栅极，将所述第17晶体管和所述第18晶体管的共同源极作为所述跟随器输出端子（T4）。
由此，在栅极接受电平移位器的第15晶体管的漏极电压，能够在第17MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压，并且，在栅极接受电平移位器的第16晶体管的漏极电压，能够在第18MOS晶体管的源极输出与放大输出端子（T3）的电压（PVOUT）一致的电压。该源极跟随器构成具备所谓的源送驱动型和吸入驱动型这两个功能的输出电路，因此，输出特性与吸入驱动型或源送驱动型的任一方的情况相比，在对负载的变动的响应性方面优越。
〔15〕<CMOS型的源极跟随器晶体管>
在项13中，所述源极跟随器（8）包括将源极共用而串联连接的n沟道型的第17晶体管（MN17）和p沟道型的第18晶体管（MP18），所述第17晶体管连接于所述第15晶体管的栅极，所述第18晶体管连接于所述第16晶体管的栅极，将所述第17晶体管和所述第18晶体管的共同源极作为所述跟随器输出端子（T4）。
由此，取得与项14同样的作用效果。
〔16〕<源极跟随器的分散配置>
在项1中，所述源极跟随器具有多个所述输出晶体管，多个所述输出晶体管（MN1_1～MN10_m）的共同栅极接受来自所述电平移位器的所述移位电压，各个输出晶体管的共同源极为所述跟随器输出端子（T4）。
由此，跟随器输出端子（T4）的电压（VOUT）依赖于输出晶体管的栅极源极间电压，其不受电源线的布线电阻造成的高电位侧电源电压（VDD1）的电压下降的影响，因此，即使根据需要使源极跟随器的输出晶体管分散，对性能也没有影响。
〔17〕<高电位侧电源电压>
在项1中，所述差动放大器和所述电平移位器的高电位侧电源的电源电压（VDD2）比所述源极跟随器的高电位侧电源的电源电压（VDD1）高。
由此，能够扩展源极跟随器的输出电压（VOUT）的电压范围。
〔18〕<LSI>
半导体集成电路（30）在半导体基板上包括逻辑电路（32）、以及对所述逻辑电路供给工作电源的串联调节器（1）。所述串联调节器具备差动放大器（2）、包括漏极与栅极连接的电平移位晶体管（MN7、MP12、MN15、MP16）的电平移位器（3、3_A、3_B、5、5_A、7、7_A）、以及包括输出晶体管（MN10、MP13、MN17、MP18）的源极跟随器（4、4_A、4_B、6、6_A、8）。所述差动放大器具备一级放大级，所述放大级具有输入基准电压（VIN）的非反相输入端子（T1）、输入反馈电压（VOUT）的反相输入端子（T2）以及放大输出端子（T3），所述差动放大器具有所述放大输出端子的输出电压（PVOUT）相对于所述非反相输入端子的输入电压（VIN）的误差为所述输入晶体管的栅极源极间电压（VGSP、VGSN）以下的直流工作点，所述源极跟随器的跟随器输出端子反馈连接于所述反相输入端子。所述电平移位器将所述放大输出端子的输出电压输入到所述电平移位晶体管的源极，将其栅极电压作为移位电压输出。所述源极跟随器在所述输出晶体管的栅极接受来自所述电平移位器的所述移位电压，将该输出晶体管的源极作为所述跟随器输出端子（T4）。所述跟随器输出端子的电压被作为所述工作电源。
由此，取得与项1相同的作用效果。进而，能够在不需要为了对逻辑电路供给工作电源的串联调节器而外附电容元件的情况下供给相对于逻辑电路的负载的变动稳定的工作电源。
〔19〕<差动放大器的第1例>
在项18中，所述差动放大器具有：栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管（MP1）以及n沟道型的第2输入晶体管（MN2）；栅极共同连接于所述反相输入端子的p沟道型的第3输入晶体管（MP3）以及n沟道型的第4输入晶体管（MN4）；与所述第1输入晶体管的漏极连接并且到低电位侧电源的第1负载（MN5）；以及与所述第2输入晶体管的漏极连接并且到高电位侧电源的第2负载（MP6）。将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
由此，取得与项2相同的作用效果。
〔20〕<源极跟随器的分散配置>
在项18中，所述源极跟随器具有多个所述输出晶体管，多个所述输出晶体管（MN10_1～MN10_m）的共同栅极接受来自所述电平移位器的所述移位电压，各个输出晶体管的共同源极为所述跟随器输出端子（T4）。
由此，取得与项16相同的作用效果。特别地，在逻辑电路的电路规模大的情况下，也能够对各电路部分稳定地供给没有不希望的电压降的电源。
发明的效果
对由在本申请中公开的发明中的代表性的发明得到的效果简单地说明如下。
即，即使削减稳定化电容，在串联调节器的输出电压方面也能够得到良好的负载响应性，能够容易地确保针对输出的电流变动的稳定性。
附图说明
图1是示出作为本发明的串联调节器的一例的源送驱动型的串联调节器的电路图。
图2是示出图1的串联调节器中的差动放大器的一例的电路图。
图3是示出将图1以及图2中的电平移位器以及源极跟随器的电流源具体化了的例子的电路图。
图4是示出作为本发明的串联调节器的另一个例子的吸入驱动型的串联调节器的电路图。
图5是示出将图4中的电平移位器以及源极跟随器的电流源具体化了的例子的电路图。
图6是示出作为本发明的串联调节器的又一个例子的源送驱动以及吸入驱动型的串联调节器的电路图。
图7是示出将图6中的电平移位器以及源极跟随器的电流源具体化了的例子的电路图。
图8是示出作为本发明的串联调节器的又一个例子的将源极跟随器分散了的串联调节器的电路图。
图9是示出具备应用了本发明的串联调节器的逻辑用电源电路的显示驱动器的一例的框图。
图10是例示出本发明的串联调节器和利用了2级放大放大器的串联调节器的输出电压的频率特性的差异的频率特性图。
图11是示出对利用了2级放大放大器的比较例的串联调节器外附了稳定化电容的状态的框图。
图12是示出利用了2级放大放大器的比较例的串联调节器的电路结构的电路图。
图13是示出由源极跟随器接受一级放大放大器的输出而构成的比较例的串联调节器的电路结构的电路图。
图14是用于考虑差动放大器的输入输出特性的说明图。
具体实施方式
在图1中示出作为本发明的串联调节器的一例的源送驱动型的串联调节器。图1的串联调节器1具备：差动放大器2；电平移位器3，包括作为漏极与栅极连接的电平移位晶体管的一例的n沟道型的第7晶体管MN7；以及源极跟随器4，包括作为输出晶体管的一例的n沟道型的第10晶体管MN10。在以下的说明中，晶体管未被特别限制，但是为被分类为MIS（Metal-Insulated-Semiconductor：金属绝缘半导体）的MOS（Metal-Oxide-Semiconductor：金属氧化物半导体）晶体管。
电平移位器3在到作为高电位侧电源的电源电压VDD2的电流源10和到作为低电位侧电源的接地GND的电流源11之间配置有第7晶体管MN7，第7晶体管MN7的漏极连接于自己的栅极，在第7晶体管MN7的源极连接差动放大器2的放大输出端子T3，将第7晶体管MN7的漏极电压作为移位电压输出。电平移位器3将放大输出端子T3的电压PVOUT高移位第7晶体管MN7的栅极源极间电压的量并输出。
在源极跟随器4中，在到作为低电位侧电源的接地GND的电流源12连接第10晶体管MN10的源极，第10晶体管MN10的栅极共同连接于第7晶体管MN7的栅极，将所述第10晶体管MN10的源极作为跟随器输出端子T4。电平移位器3是为了使源极跟随器4的输出电压VOUT与差动放大器2的放大输出端子T3的电压PVOUT相等而被装载的，源极跟随器4在栅极接受电平移位器3的第7晶体管MN7的漏极电压，能够向第10晶体管MN10的源极输出与放大输出端子T3的电压PVOUT一致的电压。该源极跟随器在需要所谓的源送驱动型的输出功能的情况下是优选的。
差动放大器2为如下的放大1级的放大器，即，具有：将基准电压VIN作为输入电压输入的非反相输入端子T1、将串联调节器1的输出电压VOUT作为反馈电压输入的反相输入端子T2以及放大输出端子T3。特别地，差动放大器2具有放大输出端子T3的输出电压PVOUT相对于非反相输入端子T1的输入电压VIN的误差为输入晶体管的栅极源极间电压以下的直流工作点，源极跟随器的跟随器输出端子T4反馈连接于所述反相输入端子T2。
更具体地，差动放大器2如图2所例示的那样具有：栅极共同连接于所述非反相输入端子T1的p沟道型的第1输入晶体管MP1以及n沟道型的第2输入晶体管MN2；栅极共同连接于反相输入端子T2的p沟道型的第3反馈输入晶体管MP3以及n沟道型的第4反馈输入晶体管MN4；与所述第1输入晶体管MP1的漏极连接并且到低电位侧电源即接地GND的作为第1负载的二极管连接方式的n沟道型的第5负载晶体管MN5；以及与第2输入晶体管MN2的漏极连接并且到高电位侧电源即电源电压VDD2的作为第2负载的二极管连接方式的p沟道型的第6负载晶体管MP6。第3反馈输入晶体管MP3和第4反馈输入晶体管MN4的共同漏极为放大输出端子T3。
在该差动放大器2中，如果将第1输入晶体管MP1的栅极源极间电压设为VGSP1、将其漏极源极间电压设为VDSP1、将第2输入晶体管MN2的栅极源极间电压设为VGSN2、将其漏极源极间电压设为VDSN2，那么放大输出端子（T3）的直流工作点的电压PVOUT为VIN―（VGSN2－VDSN2）＜PVOUT＜VIN+（VGSP1－VDSP1）。因此，能够向放大输出端子T3输出相对于输入电压VIN误差小的电压。例如，当假设VGSN2=VGSP1=0.7V、VDSN2=VDSP1=0.2V时，图2的VIN和VPOUT的电压差ΔV被抑制为±0.5V左右，该电压并不较大地依赖于输入电压以及放大器的电源电压。
鉴于此，如在图14中所说明的那样，在对放大器施加了反馈控制的情况下，利用放大器的放大率（电压放大度）Av，图4所示的式子ΔV=VOUT－V0＝Av（VIN－VOUT）成立。当图2的1级放大的差动放大器2的放大率比2级放大放大器小、例如假设100倍左右时，电压差ΔV为ΔV=VOUT－V0＝0.5V＝100×（VIN－VOUT）、VIN－VOUT＝0.5V/100=5ｍV，VIN≈VOUT。如上述那样，差动放大器2的V0并不由于输入电压VIN以及电源电压VVD2而较大地变动，因此，串联调节器1能够输出所希望的电压（即，实质上与设定为基准电压VIN的电压一致的输出电压VOUT）作为输出电压VOUT。
在图3中示出将图1以及图2的电平移位器3以及源极跟随器4的电流源具体化了的例子。电平移位器3_A具有与第5负载晶体管MN5共用栅极并且到接地GND的n沟道型的第8电流源晶体管MN8、与第6负载晶体管MP6共用栅极并且到电源电压VDD2的p沟道型的第9电流源晶体管MP9、以及配置在第8电流源晶体管MN8和所述第9电流源晶体管MP9之间的n沟道型的第7晶体管MN7。第7晶体管MN7的漏极连接于自己的栅极，在第7晶体管MN7的源极连接放大输出端子T3，将第7晶体管MN7的漏极电压（栅极电压）作为所述移位电压。第8电流源晶体管MN8和第9电流源晶体管MP9的每一个与差动放大器2的第5负载晶体管MN5和第6负载晶体管MP6的每一个构成电流镜电路，因此，以使差动放大器2的放大率增加的方式发挥作用。
所述源极跟随器4_A包括与第5负载晶体管MN5共用栅极并且到接地GND的n沟道型的第11电流源晶体管MN11、以及源极连接于第11电流源晶体管MN11的漏极的n沟道型的第10晶体管MN10，第10晶体管MN10的栅极共同连接于第7晶体管MN7的栅极，将第10晶体管MN10的源极作为跟随器输出端子T4。
根据如以上那样构成的串联调节器1，1级放大的差动放大器2与2级放大相比，针对负载变动的放大工作延迟小。进而，差动放大器2具有放大输出端子T3的输出电压PVOUT相对于非反相输入端子T1的输入电压VIN的误差为输入晶体管的栅极源极间电压以下的直流工作点，该直流工作点难以根据输入端子T1、T2的输入电压以及电源电压VDD2变动，因此，差动放大器2即使是1级放大，也能够在放大输出端子T3输出相对于作为基准电压的输入电压VIN误差小的电压PVOUT。跟随器输出端子T4的电压VOUT经由电平移位器以及源极跟随器作为实质上与放大输出端子T3的电压PVOUT相等的电压而被得到。这样能够在跟随器输出端子T4输出相对于基准电压VIN误差小的所希望的电压。因此，在不会对将串联调节器1作为电源电路装载的半导体集成电路的外部附加大的稳定化电容的情况下，能够利用高速的负载响应性来稳定地形成串联调节器1的输出电压VOUT。与跟随器输出端子连接的稳定化电容能够无限小，因此，也能够将稳定化电容装载于半导体集成电路的内部，差动放大器2是一级放大，因此，也有助于低功耗。
在图10中例示出相同的电路消耗电流以及同一负载条件的图3的串联调节器1和利用了2级放大放大器的串联调节器的输出电压VOUT的不同频率特性的差异。利用了2级放大放大器的串联调节器为2级放大，因此，DC放大率高至70dB这样，但是，频带为比图3的串联调节器1的4.0MHz小的1.1MHz。所需要的本发明的图3的串联调节器1具有更高的截止频率。根据这一点也可知，本发明的图3的串联调节器1与利用了2级放大放大器的串联调节器相比，在高速响应性方面具有优势。
此外，差动放大器2以及电平移位器3的高电位侧电源的工作电源电压VDD2和源极跟随器4的高电位电源侧的工作电源电压VDD1未被特别限制，但是，假设VDD2>VDD1。由此，能够扩展源极跟随器4的输出电压VOUT的电压范围。
在图4中示出作为本发明的串联调节器的另一个例子的吸入驱动型的串联调节器。图4的串联调节器1具备：差动放大器2；电平移位器5，包括作为漏极与栅极连接的电平移位晶体管的一例的p沟道型的第12晶体管MP12；以及源极跟随器6，包括作为输出晶体管的一例的p沟道型的第13晶体管MP13。
电平移位器5包括在到高电位侧的电源电压VDD2的电流源10和到低电位侧的电源电压GND的电流源11之间配置的p沟道型的第12晶体管MP12，第12晶体管MP12的漏极连接于自己的栅极，在第12晶体管MP12的源极连接放大输出端子T3，将所述第12晶体管的漏极电压（栅极电压）作为移位电压。电平移位器5将放大输出端子T3的电压PVOUT低移位第12晶体管的栅极源极间电压的量并输出。
源极跟随器6包括源极与到高电位侧的电源电压VDD1的电流源13连接的p沟道型的第13晶体管MP13，第13晶体管MP13的栅极共同连接于第12晶体管MP12的栅极，将第13晶体管MP13的源极作为跟随器输出端子T4。电平移位器5是为了使源极跟随器6的输出电压VOUT与差动放大器2的放大输出端子T3的电压PVOUT相等而被装载的，源极跟随器6在栅极接受电平移位器5的第12晶体管MP12的漏极电压，能够向第13MOS晶体管MP13的源极输出与放大输出端子T3的电压PVOUT一致的电压。该源极跟随器在需要所谓的吸入驱动型的输出功能的情况下是优选的。
差动放大器2与前述相同，为放大1级的放大器。具有放大输出端子T3的输出电压PVOUT相对于非反相输入端子T1的输入电压VIN的误差为输入晶体管的栅极源极间电压以下的直流工作点，源极跟随器的跟随器输出端子T4反馈连接于所述反相输入端子T2。
在图5中示出将图4的电平移位器3以及源极跟随器4的电流源具体化了的例子。电平移位器5_A具备与第5负载晶体管MN5共用栅极并且到接地GND的n沟道型的第8电流源晶体管MN8、与第6负载晶体管MP6共用栅极并且到高电位侧的电源电压VDD2的p沟道型的第9电流源晶体管MP9、以及配置在第8电流源晶体管MN8和第9电流源晶体管MP9之间的p沟道型的第12晶体管MP12。第12晶体管MP12的漏极连接于自己的栅极，在第12晶体管MP12的源极连接放大输出端子T3，将第12晶体管MP12的漏极电压作为所述移位电压。利用第8电流源晶体管MN8和第9电流源晶体管MP9的使差动放大器2的放大率增加的功能与图3的情况相同。
源极跟随器6_A包括与第6负载晶体管MP6共用栅极并且到高电位侧的电源电压VDD1的p沟道型的第14电流源晶体管MP14、以及源极连接于第14电流源晶体管MP14的漏极的p沟道型的第13晶体管MP13，第13晶体管的栅极共同连接于第12晶体管MP12的栅极，将所述第13晶体管MP13的源极作为跟随器输出端子T4。
图4和图5所示的串联调节器与图1至图3所示的串联调节器的不同之处在于，在吸入驱动方面是优选的，其它的作用效果相同，因此省略其详细的说明。
在图6中示出作为本发明的串联调节器的又一个例子的源送驱动和吸入驱动的双方驱动型的串联调节器。图6的串联调节器1具备：差动放大器2；电平移位器5，包括作为漏极与栅极连接的电平移位晶体管的一例的将源极共同地串联连接的各个二极管连接方式的n沟道型的第15晶体管MN15和p沟道型的第16晶体管MP16；以及源极跟随器8，包括作为输出晶体管的一例的将源极共同地串联连接的n沟道型的第17晶体管MN17和p沟道型的第18晶体管MP18。
电平移位器7具备在到高电位侧的电源电压VDD2的电流源10和到低电位侧的接地GND的电流源11之间将源极共用而串联连接的n沟道型的第15晶体管MN15和p沟道型的第16晶体管MP16。第15晶体管MN15的漏极连接于自己的栅极，第16晶体管MP16的漏极连接于自己的栅极，在第15晶体管MN15和第16晶体管MP16的共同源极连接所述放大输出端子T3，将第15晶体管MN15和第16晶体管MP16各自的漏极电压作为所述移位电压输出。电平移位器7对将放大输出端子的电压PVOUT高移位了第15晶体管MN15的栅极源极间电压的量的电压和将放大输出端子的电压PVOUT低移位了第16晶体管MP16的栅极源极间电压的量的电压进行输出。
源极跟随器8包括将源极共用而串联连接的n沟道型的第17晶体管MN17和p沟道型的第18晶体管MP18，第17晶体管MN17的栅极连接于第15晶体管MN15的栅极，第18晶体管MP18的栅极（漏极）连接于所述第16晶体管MP16的栅极（漏极），将第17晶体管MN17和第18晶体管MP18的共同源极作为跟随器输出端子T4。电平移位器7是为了使源极跟随器8的输出电压VOUT与差动放大器2的放大输出端子T3的电压PVOUT相等而被装载的，在栅极接受电平移位器7的第15晶体管MN15的漏极电压的第17MOS晶体管在其源极输出与放大输出端子T3的电压PVOUT一致的电压，并且，在栅极接受电平移位器7的第16晶体管MP16的漏极电压的第18MOS晶体管在其源极输出与放大输出端子T3的电压PVOUT一致的电压。该源极跟随器8构成具备所谓源送驱动型和吸入驱动型这两个功能的输出电路，因此，输出特性与吸入驱动型或者源送驱动型的任一方的情况相比，在对负载变动的响应性方面优越。
差动放大器2与前述相同，为放大1级的放大器。具有放大输出端子T3的输出电压PVOUT相对于非反相输入端子T1的输入电压VIN的误差为输入晶体管的栅极源极间电压以下的直流工作点，源极跟随器的跟随器输出端子T4反馈连接于所述反相输入端子T2。
在图7中示出将图6的电平移位器7的电流源具体化了的例子。电平移位器7_A包括与第5负载晶体管MN5共用栅极并且到接地GND的n沟道型的第8电流源晶体管MN8、与第6负载晶体管MP6共用栅极并且到高电位侧的电源电压VDD2的p沟道型的第9电流源晶体管MP9、以及在第8电流源晶体管MN8和第9电流源晶体管MP9之间将源极共用而串联连接的n沟道型的第15晶体管MN15和p沟道型的第16晶体管MP16，第15晶体管MN15的漏极连接于自己的栅极，第16晶体管MP16的漏极连接于自己的栅极，在第15晶体管MN15和第16晶体管MP16的共同源极连接放大输出端子T3，将第15晶体管MN15和第16晶体管MP16各自的漏极电压作为所述移位电压输出。电平移位器7_A对将放大输出端子T3的电压PVOUT高移位了第15晶体管MN15的栅极源极间电压的量的电压和将放大输出端子T3的电压PVOUT低移位了第16晶体管MP16的栅极源极间电压的量的电压进行输出。利用第8电流源晶体管MN8和第9电流源晶体管MP9的使差动放大器2的放大率增加的功能与图3的情况相同。
图6和图7所示的串联调节器与图1至图3所示的串联调节器的不同之处在于，在源送驱动和吸入驱动这二者方面是优选的，其它的作用效果相同，因此省略其详细的说明。
在图8中作为本发明的串联调节器的又一个例子而示出将源极跟随器分散了的串联调节器。此处，将装载了与图3相同的差动放大器2以及电平移位器3_A的情况作为一例。该图所示的源极跟随器4_B具有多个输出晶体管MN10_1～MN10_m，多个所述输出晶体管MN10_1～MN10_m的共同栅极接受来自电平移位器的移位电压，各个输出晶体管MN10_1～MN10_m的共同源极为跟随器输出端子T4。即，设置有与第5负载晶体管MN5共用栅极并且到接地GND的n沟道型的第11电流源晶体管MN11_1～MN11_m、以及源极与第11电流源晶体管MN11_1～MN11_m的漏极连接的n沟道型的第10晶体管MN10_1～MN10_m，第10晶体管MN10_1～MN10_m的栅极共同连接于第7晶体管MN7的栅极，第10晶体管MN10_1～MN10_m的源极为跟随器输出端子T4。
由此，跟随器输出端子T4的电压VOUT依赖于输出晶体管MN10_1～MN10_m的栅极源极间电压，其不受电源线的布线电阻造成的电源电压VDD1的电压下降的影响。因此，即使在源极跟随器4_B中根据需要将作为输出晶体管的第10晶体管MN10_1～MN10_m分散，也对电源供给性能没有影响。
在图9中示出具备应用了以上说明的串联调节器1的逻辑用电源电路的显示驱动器的一例。在图9中，30是显示驱动器、41是液晶等的显示面板、40是主装置。显示驱动器30未被特别限制，但是，使用公知的CMOS集成电路制造技术等在单晶硅等的1个半导体基板（芯片）上形成为半导体集成电路。
主装置40向显示驱动器30提供显示数据以及显示控制命令等。例如，在被应用于便携终端的情况下，主装置2具备能够与便携通信网等连接的通信部、进行使用了通信部的通信协议处理的协议处理器、进行协议处理器的控制或各种数据处理控制的应用处理器、以及辅助存储装置或其它外部接口电路等周边装置而成。主装置2不限于此，能够为使用显示面板41的各种电子设备。
显示面板41虽然未特别图示，但是，具有在玻璃基板上呈矩阵状地形成的多个显示元件42，各个显示元件具有串联连接的薄膜晶体管、被液晶电极夹持的液晶以及电容，源极线连结于薄膜晶体管43的源极，栅极线连结于薄膜晶体管的栅极。栅极线的每一个的显示元件的行为显示行，以显示行为单位将显示元件的薄膜晶体管导通，由此，对显示行进行选择，按每个显示行的选择期间（水平显示期间）从源极线向显示元件提供与显示数据对应的灰度驱动信号。各个灰度驱动信号是从多个灰度电压之中与显示数据对应地被选择的电压信号。
显示驱动器30具有与主装置40对接的输入输出电路31、进行显示控制的逻辑电路32、栅极驱动器37以及源极驱动器38，进而，作为电源关系，具有基准电压源9、作为逻辑用电源电路的串联调节器1、以及升压电路等的高压电源电路39。除了显示驱动器30之外，作为另外部件（所谓外附部件），用于使升压后的电压稳定化的稳定化电容42、43连接于高压电源电路39。在串联调节器1上未如上述那样连接作为外附部件的稳定化电容。
逻辑电路32未被特别限制，但是，具备控制电路33、缓冲存储器35、栅极信号产生电路34以及源极信号产生电路36。
输入输出电路31从主装置40输入控制数据和显示数据，控制电路33接收控制数据，缓冲存储器35接收显示数据。控制电路33基于输入的控制数据来对显示驱动器30的工作进行控制。在栅极信号产生电路34中与显示定时同步地生成用于依次选择显示行的栅极选择信号，并且，基于缓冲存储器35内的显示数据在源极信号产生电路36中生成用于驱动源极线的源极信号。栅极驱动器37基于栅极选择信号进行显示行的选择控制，与此同步地，源极驱动器38根据源极信号来对显示面板41的源极线进行驱动。由此，在显示面板41中以帧为单位与水平同步期间同步地依次对显示行的像素写入亮度信号。
各部的工作电源如以下那样。作为外部电源，从外部的电源电路（未图示）供给高电位侧的电源电压VDD1、VDD2和低电位侧的接地GND、VSS2。此处，具有VDD2>VDD1、VSS2≥GND的关系。向输入输出电路31供给电源电压VDD1和接地GND，向源极驱动器38供给电源电压VDD2和接地VSS2，从高压电源电路39向栅极驱动器39供给升压电压GVDD、GVSS。高压电源电路39的工作电源例如为VDD2、VSS2。
逻辑电路的工作电源的高电位侧是由串联调节器1形成的VOUT、低电位侧是GND。形成被供给到串联调节器1的基准电压VIN的基准电压源9将电源电压VDD1、接地GND作为工作电源。如前述那样向串联调节器1供给电源电压VDD1、VDD2和接地GND。
如前述那样，串联调节器1与2级放大相比，针对负载变动的放大工作延迟小，能够输出相对于基准电压VIN误差小的电压VOUT。因此，在不会对将串联调节器1作为逻辑用电源电路装载的显示驱动器30的外部附加大的稳定化电容的情况下，能够利用高速的负载响应性来稳定地形成串联调节器1的输出电压VOUT。与跟随器输出端子T4连接的稳定化电容能够无限小，因此，也能够将稳定化电容装载在显示驱动器30的内部。显示驱动器30在源极驱动方面需要比较高的驱动电压，因此，本来需要比标准的电源电压VDD1高的电压的电源电压VDD2，因此，作为电平比源极跟随器4、4_A、54_B、5、5_A、7、7_A或基准电压源9的工作电源VDD1高的电源，能够将该工作电源VDD2挪用为差动放大器2以及源极跟随器3、3_A、6、6_A、8的工作电源，不需要特别地准备VDD2这样的工作电源。特别地，如在图8中说明的那样，采用将源极跟随器的输出晶体管MN10_1～MN10_m分散在逻辑电路32的周围的串联调节器，由此，在逻辑电路32的电路规模大的情况下，也能够稳定地对各电路部分供给没有不希望的电压降的电源电压VOUT。
以上基于实施方式具体地说明了由本发明人完成的发明，但是，本发明不限于此，当然能够在不脱离其宗旨的范围内进行各种变更。
例如，差动放大器、电平移位器、以及源极跟随器不限于上述的电路结构。例如，第1负载不限于第5负载晶体管MN5，第2负载不限于第6负载晶体管MP6。关于电流源，也不限于电流镜方式的晶体管。此外，不限于电平移位器的MN7等电平移位晶体管的晶体管尺寸和源极跟随器的MN10这样的输出晶体管的晶体管尺寸相同，也可以不同。关于电流源的晶体管尺寸，也是同样的。
半导体集成电路不限于显示驱动器，能够广泛地应用于装载串联调节器的条件的器件。不限于串联调节器应用于逻辑电路用的电源电路的情况，除此以外，也能够应用于对负载变动比较大的电路供给电源或者供给驱动电压的电路。此外，显示驱动器不仅装载显示控制器，也可以同时装载进行触摸面板的触摸控制的触摸面板控制器以及进行本地的运算控制的子处理器等。
附图标记的说明：
1 串联调节器
2 差动放大器
MN7、MP12、MN15、MP16 电平移位晶体管
3、3_A、3_B、5、5_A、7、7_A 电平移位器
MN10、MP13、MN17、MP18 输出晶体管
4、4_A、4_B、6、6_A、8 源极跟随器
VIN 基准电压（输入电压）
T1 非反相输入端子
VOUT 反馈电压
T2 反相输入端子
T3 放大输出端子
PVOUT 放大输出端子的输出电压
VDD1、VDD2 高电位侧的电源电压
GND 低电位侧的电源电压
T4 跟随器输出端子
MP1 p沟道型的第1输入晶体管
MN2 n沟道型的第2输入晶体管
MP3 p沟道型的第3反馈输入晶体管
MN4 n沟道型的第4反馈输入晶体管
MN5 第1负载、n沟道型的第5负载晶体管
MP6 第2负载、p沟道型的第6负载晶体管
MN7 n沟道型的第7晶体管
MN8 n沟道型的第8电流源晶体管
MP9 p沟道型的第9电流源晶体管
10、11、12、13、20、21 电流源
MN10 n沟道型的第10晶体管
MN11 n沟道型的第11电流源晶体管
MP12 p沟道型的第12晶体管
MP13 p沟道型的第13晶体管
MP14 p沟道型的第14电流源晶体管
MN15 n沟道型的第15晶体管
MP16 p沟道型的第16晶体管
MN17 n沟道型的第17晶体管
MP18 p沟道型的第18晶体管
MN1–1～MN10_m n沟道型的输出晶体管
30 半导体集成电路
32 逻辑电路。

Claims (20)

1.一种串联调节器，具备差动放大器、包括漏极与栅极连接的电平移位晶体管的电平移位器、以及包括输出晶体管的源极跟随器，其中，
所述差动放大器具备一级放大级，所述放大级具有输入基准电压的非反相输入端子、输入反馈电压的反相输入端子以及放大输出端子，所述差动放大器具有所述放大输出端子的输出电压相对于所述非反相输入端子的输入电压的误差为输入晶体管的栅极源极间电压以下的直流工作点，所述源极跟随器的跟随器输出端子反馈连接于所述反相输入端子，
所述电平移位器将所述放大输出端子的输出电压输入到所述电平移位晶体管的源极，将其栅极电压作为移位电压输出，
所述源极跟随器在所述输出晶体管的栅极接受来自所述电平移位器的所述移位电压，将该输出晶体管的源极作为所述跟随器输出端子。
2.如权利要求1所述的串联调节器，其中，
所述差动放大器具有：
栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管以及n沟道型的第2输入晶体管；
栅极共同连接于所述反相输入端子的p沟道型的第3反馈输入晶体管以及n沟道型的第4反馈输入晶体管；
与所述第1输入晶体管的漏极连接并且到低电位侧电源的第1负载；以及
与所述第2输入晶体管的漏极连接并且到高电位侧电源的第2负载，
将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
3.如权利要求1所述的串联调节器，其中，
所述差动放大器具有：
栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管以及n沟道型的第2输入晶体管；
栅极共同连接于所述反相输入端子的p沟道型的第3输入晶体管以及n沟道型的第4输入晶体管；
与所述第1输入晶体管的漏极连接并且到低电位侧电源的二极管连接方式的n沟道型的第5负载晶体管；以及
与所述第2输入晶体管的漏极连接并且到高电位侧电源的二极管连接方式的p沟道型的第6负载晶体管，
将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
4.如权利要求2所述的串联调节器，其中，
所述电平移位器包括在到高电位侧电源的电流源和到低电位侧电源的电流源之间配置的n沟道型的第7晶体管，所述第7晶体管的漏极连接于自己的栅极，所述放大输出端子连接于所述第7晶体管的源极，将所述第7晶体管的漏极电压作为所述移位电压。
5.如权利要求3所述的串联调节器，其中，
所述电平移位器包括与所述第5负载晶体管共用栅极并且到低电位侧电源的n沟道型的第8电流源晶体管、与所述第6负载晶体管共用栅极并且到高电位侧电源的p沟道型的第9电流源晶体管、以及配置在所述第8电流源晶体管和所述第9电流源晶体管之间的n沟道型的第7晶体管，所述第7晶体管的漏极连接于自己的栅极，在所述第7晶体管的源极连接所述放大输出端子，将所述第7晶体管的漏极电压作为所述移位电压。
6.如权利要求4所述的串联调节器，其中，
所述源极跟随器包括源极连接于到低电位侧电源的电流源的n沟道型的第10晶体管，第10晶体管的栅极共同连接于所述第7晶体管的栅极，将所述第10晶体管的源极作为所述跟随器输出端子。
7.如权利要求5所述的串联调节器，其中，
所述源极跟随器包括与所述第5负载晶体管共用栅极并且到低电位侧电源的n沟道型的第11电流源晶体管、以及源极连接于所述第11电流源晶体管的漏极的n沟道型的第10晶体管，第10晶体管的栅极共同连接于所述第7晶体管的栅极，将所述第10晶体管的源极作为所述跟随器输出端子。
8.如权利要求2所述的串联调节器，其中，
所述电平移位器包括在到高电位侧电源的电流源和到低电位侧电源的电流源之间配置的p沟道型的第12晶体管，所述第12晶体管的漏极连接于自己的栅极，在所述第12晶体管的源极连接所述放大输出端子，将所述第12晶体管的漏极电压作为所述移位电压。
9.如权利要求3所述的串联调节器，其中，
所述电平移位器包括与所述第5负载晶体管共用栅极并且到低电位侧电源的n沟道型的第8电流源晶体管、与所述第6负载晶体管共用栅极并且到高电位侧电源的p沟道型的第9电流源晶体管、以及配置在所述第8电流源晶体管和所述第9电流源晶体管之间的p沟道型的第12晶体管，所述第12晶体管的漏极连接于自己的栅极，在所述第12晶体管的源极连接所述放大输出端子，将所述第12晶体管的漏极电压作为所述移位电压。
10.如权利要求8所述的串联调节器，其中，
所述源极跟随器包括源极连接于到高电位侧电源的电流源的p沟道型的第13晶体管，第13晶体管的栅极共同连接于所述第12晶体管的栅极，将所述第13晶体管的源极作为所述跟随器输出端子。
11.如权利要求9所述的串联调节器，其中，
所述源极跟随器包括与所述第6负载晶体管共用栅极并且到高电位侧电源的p沟道型的第14电流源晶体管、以及源极连接于所述第14电流源晶体管的漏极的p沟道型的第13晶体管，第13晶体管的栅极共同连接于所述第12晶体管的栅极，将所述第13晶体管的源极作为所述跟随器输出端子。
12.如权利要求2所述的串联调节器，其中，
所述电平移位器包括在到高电位侧电源的电流源和到低电位侧电源的电流源之间将源极共用而串联连接的n沟道型的第15晶体管和p沟道型的第16晶体管，所述第15晶体管的漏极连接于自己的栅极，所述第16晶体管的漏极连接于自己的栅极，在所述第15晶体管和所述第16晶体管的共同源极连接所述放大输出端子，将所述第15晶体管和所述第16晶体管各自的漏极电压作为所述移位电压。
13.如权利要求3所述的串联调节器，其中，
所述电平移位器包括与所述第5负载晶体管共用栅极并且到低电位侧电源的n沟道型的第8电流源晶体管、与所述第6负载晶体管共用栅极并且到高电位侧电源的p沟道型的第9电流源晶体管、以及在所述第8电流源晶体管和所述第9电流源晶体管之间将源极共用而串联连接的n沟道型的第15晶体管和p沟道型的第16晶体管，所述第15晶体管的漏极连接于自己的栅极，所述第16晶体管的漏极连接于自己的栅极，在所述第15晶体管和所述第16晶体管的共同源极连接所述放大输出端子，将所述第15晶体管和所述第16晶体管各自的漏极电压作为所述移位电压。
14.如权利要求12所述的串联调节器，其中，
所述源极跟随器包括将源极共用而串联连接的n沟道型的第17晶体管和p沟道型的第18晶体管，所述第17晶体管连接于所述第15晶体管的栅极，所述第18晶体管连接于所述第16晶体管的栅极，将所述第17晶体管和所述第18晶体管的共同源极作为所述跟随器输出端子。
15.如权利要求13所述的串联调节器，其中，
所述源极跟随器包括将源极共用而串联连接的n沟道型的第17晶体管和p沟道型的第18晶体管，所述第17晶体管连接于所述第15晶体管的栅极，所述第18晶体管连接于所述第16晶体管的栅极，将所述第17晶体管和所述第18晶体管的共同源极作为所述跟随器输出端子。
16.如权利要求1所述的串联调节器，其中，
所述源极跟随器具有多个所述输出晶体管，多个所述输出晶体管的共同栅极接受来自所述电平移位器的所述移位电压，各个输出晶体管的共同源极为所述跟随器输出端子。
17.如权利要求1所述的串联调节器，其中，
所述差动放大器和所述电平移位器的高电位侧电源的电源电压比所述源极跟随器的高电位侧电源的电源电压高。
18.一种半导体集成电路，在半导体基板上包括逻辑电路、以及对所述逻辑电路供给工作电源的串联调节器，其中，
所述串联调节器具备差动放大器、包括漏极与栅极连接的电平移位晶体管的电平移位器、以及包括输出晶体管的源极跟随器，
所述差动放大器具备一级放大级，所述放大级具有输入基准电压的非反相输入端子、输入反馈电压的反相输入端子以及放大输出端子，所述差动放大器具有所述放大输出端子的输出电压相对于所述非反相输入端子的输入电压的误差为所述输入晶体管的栅极源极间电压以下的直流工作点，所述源极跟随器的跟随器输出端子反馈连接于所述反相输入端子，
所述电平移位器将所述放大输出端子的输出电压输入到所述电平移位晶体管的源极，将其栅极电压作为移位电压输出，
所述源极跟随器在所述输出晶体管的栅极接受来自所述电平移位器的所述移位电压，将该输出晶体管的源极作为所述跟随器输出端子，
所述跟随器输出端子的电压被作为所述工作电源。
19.如权利要求18所述的半导体集成电路，其中，
所述差动放大器具有：
栅极共同连接于所述非反相输入端子的p沟道型的第1输入晶体管以及n沟道型的第2输入晶体管；
栅极共同连接于所述反相输入端子的p沟道型的第3输入晶体管以及n沟道型的第4输入晶体管；
与所述第1输入晶体管的漏极连接并且到低电位侧电源的第1负载；以及
与所述第2输入晶体管的漏极连接并且到高电位侧电源的第2负载，
将所述第3反馈输入晶体管和第4反馈输入晶体管的共同漏极作为所述放大输出端子。
20.如权利要求18所述的半导体集成电路，其中，
所述源极跟随器具有多个所述输出晶体管，多个所述输出晶体管的共同栅极接受来自所述电平移位器的所述移位电压，各个输出晶体管的共同源极为所述跟随器输出端子。
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