JPH0927721A - 演算増幅装置 - Google Patents
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- JPH0927721A JPH0927721A JP8116707A JP11670796A JPH0927721A JP H0927721 A JPH0927721 A JP H0927721A JP 8116707 A JP8116707 A JP 8116707A JP 11670796 A JP11670796 A JP 11670796A JP H0927721 A JPH0927721 A JP H0927721A
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Abstract
化をまねくことなくスルーレートが向上した演算増幅装
置を提供する。 【解決手段】 第1入力端子における電圧および第2入
力端子における電圧の差に応じた電圧を出力端子に出力
する演算増幅装置であって、該第1入力端子の電圧をV
1とし、該第2入力端子の電圧をV2とするときに、
(V2−V1)に応じた電圧を該出力端子に出力する演
算増幅部と、該第1入力端子における電圧および該第2
入力端子における電圧の差に応じた電流を供給する電流
供給部と、を備えており、該電流供給部は、該演算増幅
部に含まれるキャパシタおよび該演算増幅部の該出力端
子に電流を供給することによってスルーレートを大きく
する。
Description
しており、特に液晶ドライバーのように、低い消費電力
で大きな負荷を駆動する演算増幅装置に関する。
ることが増加している。これに伴って、液晶パネルモジ
ュールの消費電力を下げることが課題となっている。図
9は、液晶パネルの駆動システムの概略図である。図9
に示すように、液晶パネルを駆動するためには、一般に
複数の液晶駆動用LSI(大規模集積回路)を用いる。
図9のシステムにおいては、コントローラ97は、ゲー
トドライバ91および92と、ソースドライバ93〜9
6とを制御する。ゲートドライバ91および92は、T
FT(薄膜トランジスタ)のゲートをスイッチングさせ
るだけなので、消費電流はそれほど大きくなくてもよ
い。ソースドライバ93〜96は、液晶表示パネルのそ
れぞれの画素に表示のための信号を供給するので、それ
ぞれの出力ピンごとに演算増幅装置を必要とする。その
結果、ゲートドライバと比べて、消費電流は非常に大き
い。例えば240ピンの出力端子をもつソースドライバ
の場合、240個の演算増幅装置が用いられる。そのた
め、液晶パネルモジュールの消費電力を低減するために
は、演算増幅装置の低消費電力化が不可欠である。
られる2段増幅の演算増幅装置の回路図である。ここで
は、入力の差動ペアがPMOSトランジスタの場合を示
している。図6に示すように初段は、ソースが結合され
たトランジスタQ1およびQ2と、トランジスタQ3に
よる定電流源とからなる差動入力部と、トランジスタQ
4およびQ5からなるアクティブ負荷とにより構成され
る差動増幅器となっている。一方、2段目の増幅器は、
通常、ソース接地のNMOSトランジスタQ6と定電流
源負荷のPMOSトランジスタQ7で構成されるインバ
ータアンプである。またCcは位相補償用のキャパシ
タ、CLは負荷容量である。演算増幅装置は極めて利得
が高いため、通常、負帰還をかけて使用する。
置において、大信号入力時のスルーレートは、内部スル
ーレートSRinと外部スルーレートSRexの小さい
方の値で決まる。内部スルーレートSRinは、以下の
式1によって定義される。
償キャパシタである。式1に示すように、内部スルーレ
ートは、差動段のバイアス電流IoがCcをチャージす
るレートで定義される。いっぽう外部スルーレートは、
負荷容量をCLとすると以下の式2によって定義され
る。
流、CL:負荷容量である。したがって負荷容量CLが小
さい時は、スルーレートは、SRinで決まり、負荷容
量CLが大きい時はSRexで決まる。
は、バイアス電流IoまたはIsを増大させる必要があ
り、消費電力の大幅な増大をきたすだけでなく、小信号
特性の劣化をも引き起こす。たとえば、差動段の小信号
電圧利得Avは、以下の式3によって表される。
2:トランジスタQ2の出力コンダクタンス、g5:トラン
ジスタQ5の出力コンダクタンスである。g2およびg5は、
電流に比例して大きくなるのに対して、gm2は電流のル
ートに比例して大きくなるので、小信号電圧利得Avは
電流の増加とともに減少する。
第一の解決策として、OTA(Operational Transcondu
ctance Amplifier)に対して図7に示すような演算増幅
装置が考慮される (IEEEJournal of Solid-State Circu
its,Vol.SC-17,No.3,June 1982)。以下、この演算増幅
装置の動作について説明する。トランジスタQ11,Q13,Q1
4,Q15は、差電流増幅回路になっており、トランジスタQ
10,Q12に流れる電流をI10,I12で表すと、I10>I12の時
はトランジスタQ15はオフとなり、I10<I12の時はA(I12
-I10)の電流を流す。ここでA は、トランジスタQ14とト
ランジスタQ15で構成されるカレントミラーのミラー比
である。同様に、トランジスタQ17,Q19,Q20,Q21で構成
される差電流増幅回路により、トランジスタQ16,Q18に
流れる電流をI16,I18で表すと、トランジスタQ21にはI1
8>I16の時にA(I18-I16)の電流が流れる。ここで、I10,I
18にはトランジスタQ6に流れる電流が、I12,I16にはト
ランジスタQ7に流れる電流がそれぞれミラーされている
ので、結局、定常状態では一定のバイアス電流を流し、
トランジスタQ6とQ7に流れる電流に差が生じた時に、そ
の差電流に応じた電流をバイアス電流に付加してスルー
レートの改善を図っている。この回路の欠点は、Q6に流
れる電流がQ10,Q18に、Q7に流れる電流がQ12,Q16に流れ
るので、消費電力が大幅に増加することと、回路規模が
かなり大きくなることである。
図8に示すような演算増幅装置が考慮される(IEEE Jou
rnal of Solid-State Circuits,Vol.24,No.3,June 198
9)。トランジスタQ12,Q13,Q14のサイズは、Q10とQ11の
ゲート電圧が等しい時は、A,Bいずれの出力ともLowにな
るように設定されている。従って定常状態では、トラン
ジスタQ15,Q16はいずれもカットオフとなり、差動入力
部はトランジスタQ3による一定電流でバイアスされる。
いま差動入力Vin+,Vin-に大きな差電圧が生じたとする
と(Vin+>Vin-)、ノードBがHIGHとなりトランジスタQ
16をターンオンさせ、このQ16に流れる電流がバイアス
電流に付加される。Vin->Vin+の時は、Q15がオンにな
る。この演算増幅装置は、上記第一の解決策としての演
算増幅装置に比べると、回路規模、消費電力の増大を抑
えることができる。しかしながら、ノードA、ノードB
がハイインピーダンスノードであるため、入力の差電圧
があるしきい値を越えたところでQ15,Q16が一気にター
ンオンし、バイアス電流が急激に増加または減少するた
め、セットリング特性が劣化しノイズが発生するという
問題点がある。
であって、その目的とするところは、消費電力の大幅な
増大、小信号特性の劣化、セットリング特性の劣化等を
招くことなくスルーレートを向上させることができる演
算増幅装置、すなわち低消費電力で大きな負荷を駆動す
ることのできる演算増幅装置を提供することにある。
置は、第1入力端子における電圧および第2入力端子に
おける電圧の差に応じた電圧を出力端子に出力する演算
増幅装置であって、該第1入力端子の電圧をV1とし、
該第2入力端子の電圧をV2とするときに、 (V2−
V1)に応じた電圧を該出力端子に出力する演算増幅部
と、該第1入力端子における電圧および該第2入力端子
における電圧の差に応じた電流を供給する電流供給部
と、を備えており、該電流供給部は、該演算増幅部に含
まれるキャパシタおよび該演算増幅部の該出力端子に電
流を供給することによってスルーレートを大きくしてお
り、そのことにより上記目的が達成される。
第1入力端子における電圧が前記第2入力端子における
電圧に等しいときには電流を供給せず、該第1入力端子
における電圧が該第2入力端子における電圧に等しくな
いときには該第1入力端子の電圧および該第2入力端子
の電圧の差に応じた電流を供給する。
第1入力端子にその制御端子が接続された第1トランジ
スタと、前記第2入力端子にその制御端子が接続された
第2トランジスタと、該第2トランジスタの該制御端子
以外の端子に流れる電流のA倍の電流を供給するカレン
トミラー回路と、を有する。
という関係(ただし、前記第1トランジスタのチャネル
幅およびチャネル長をそれぞれW1およびL1とし、前
記第2トランジスタのチャネル幅およびチャネル長をそ
れぞれW2およびL2とする)が満たされる。
係(ただし、前記第1トランジスタおよび前記第2トラ
ンジスタの閾値電圧をそれぞれVt1およびVt2とす
る)が満たされる。
第2トランジスタの前記制御端子以外の端子のうちの1
つに接続された、制御端子と該制御端子以外の端子のう
ちの1つとが接続されたトランジスタを有する。
第2トランジスタの前記制御端子以外の端子のうちの1
つに接続された抵抗を有する。
の入力端子に定電流源が接続されている。
演算増幅部に含まれるキャパシタおよび該演算増幅部の
前記出力端子に電流を供給する。
の実施例を説明する。同じ参照符号は、同じ構成要素を
示す。以下の実施例においては、演算増幅装置に接続さ
れる2つの電源ラインのうち、電位の高いラインを「電
源Vdd」といい、電位の低いラインを「グラウンドV
ss」という。「ノードの電圧」とは、グラウンドに対
する、そのノードの電位のことをいう。本発明による演
算増幅装置の実施例においては、特にことわりのない限
り、負荷が重い、つまり演算増幅装置の出力端子に接続
された負荷容量がスルーレートを決定するとする。
増幅装置の入力端子にステップ状の入力信号が与えられ
たときにおける、出力端子の電圧を時間によって微分し
た値である。スルーレートは、容量性負荷を駆動すると
きの特性を表すパラメータの1つである。出力端子に接
続された容量Cを一定の電流Iで充電する場合、スルー
レートSRは、SR=dV/dt=I/Cによって定義
され、単位は、(V/s)である。スルーレートを改善
するためには、容量Cを充放電する電流Iを大きくする
必要がある。立ち上がりスルーレートは、容量Cを充電
する電流Iの大きさに依存し、立ち下がりスルーレート
は、容量Cを放電する電流Iの大きさに依存する。
幅装置の第1の実施例の回路図である。ノードIN1お
よびIN2は、それぞれ入力信号を受け取り、ノードO
UTは、入力信号に応じた出力信号を出力する。演算増
幅部15の反転入力端子(図で「−」によって示され
る)および非反転入力端子(図で「+」によって示され
る)は、それぞれノードIN1およびIN2に接続され
ている。演算増幅部15の出力端子は、ノードOUTに
接続されている。すべての実施例における演算増幅部
は、ノードIN1およびIN2に与えられる電圧をそれ
ぞれVIN1およびVIN2とし、ノードOUTに出力
される電圧をVOUTとすると、定常状態においては、
VOUT=k(VIN2−VIN1)(k:定数)なる
関係をもつとする。演算増幅部15は、集積回路の一部
として実現されてもよく、またディスクリートな回路と
して実現されてもよい。
れている。この負荷容量CLは、例えば外部の液晶表示
デバイスのもつキャパシタンスである。負荷容量CL
は、ノードOUTおよび外部デバイスを接続する配線の
浮遊キャパシタンスを含んでもよい。
ランジスタQ11およびQ12のゲートに接続されてい
る。トランジスタQ11およびQ12のソースは、トラ
ンジスタQ13のドレインに接続されている。トランジ
スタQ13のゲートにはバイアス電圧Vbias1が与えられ
るので、トランジスタQ13は、トランジスタQ11お
よびQ12のバイアス電流を供給する定電流源として機
能する。トランジスタQ13のソースは、グラウンドV
ssに接続されている。
Sトランジスタであり、ミラー比Aを有するカレントミ
ラー回路14を構成する。言い換えると、トランジスタ
Q14のドレイン電流に対するトランジスタQ15のド
レイン電流の比は、Aに等しい。トランジスタQ14の
ゲートおよびドレインは、トランジスタQ12のドレイ
ンおよびトランジスタQ15のゲートに接続されてい
る。トランジスタQ15のドレインは、演算増幅装置の
ノードOUTに接続されている。トランジスタQ14お
よびQ15のソースは、電源Vddに接続されている。
考える。ここで以下の説明のために、トランジスタQ1
1のチャネル幅、チャネル長および閾値電圧をそれぞれ
W1、L1およびVt1とし、トランジスタQ12のチ
ャネル幅、チャネル長および閾値電圧をそれぞれW2、
L2およびVt2とする。バーチャルショートの状態に
おいて、すなわちVIN1がVIN2に等しい状態にお
いて、定電流源であるトランジスタQ13のドレイン電
流がトランジスタQ11のドレイン電流に等しい(つま
りトランジスタQ12のドレイン電流がゼロである)
と、後述のように本発明の効果が得られる。そのために
は、トランジスタQ11およびQ12の定数についてW
1/L1>W2/L2なる関係を満たすことが好まし
く、さらに好ましくはVt1<Vt2なる関係が満たさ
れる。
バーチャルショートであれば、トランジスタQ12のド
レイン電流が流れないようにできる。その結果、トラン
ジスタQ15のドレイン電流もゼロとなり、カレントミ
ラー回路14によってノードOUTへ電流が流れること
はない。
合、例えばVIN2>VIN1の場合を考える。差電圧
(VIN2−VIN1)がある閾値を越えると、VIN
1=VIN2の場合にはそのすべてがトランジスタQ1
1に流れていたトランジスタQ13のドレイン電流の一
部は、Q12にも流れ始める。Q12のドレイン電流
は、カレントミラー回路14によってA倍に増幅され、
ノードOUTに出力される。言い換えれば、Q12のド
レイン電流のA倍の電流がQ15のドレイン電流として
流れ、ノードOUTを介して外部回路へと出力される。
したがって本発明の演算増幅装置によれば、ノードOU
Tに接続された外部回路には、演算増幅部15から出力
される電流とカレントミラー回路14(より具体的には
トランジスタQ15)から出力される電流との和の電流
を供給することができる。その結果、ノードOUTにお
ける電圧は、急速に立ち上がり、演算増幅装置のスルー
レートは大幅に改善される。
上がりスルーレートが改善されることになる。通常の2
段増幅の演算増幅装置の場合、差動入力のトランジスタ
がPMOSトランジスタであり、その結果、立ち上がり
スルーレートが悪い。本実施例によれば、そのようなス
ルーレートが改善される。なお本実施例では、トランジ
スタQ11およびQ12としてNMOSトランジスタを
用いる。
めには、図1に示す回路のトランジスタおよび電源の極
性を反転させればよい。これは、通常の2段増幅の演算
増幅装置の場合、差動入力のトランジスタがNMOSト
ランジスタの場合に相当する。以下の実施例において
は、立ち上がりスルーレートを改善する効果を有する演
算増幅装置を説明するが、立ち下がりスルーレートを改
善する効果を生じさせるためには、図1に示す各トラン
ジスタおよび電源の極性を反転させればよい。
15のドレインは、ノードOUTに接続されている。そ
の結果、カレントミラー回路14のトランジスタQ15
のドレイン電流は、負荷容量CLが短い時間で充電され
ることに寄与する。ノードOUTにおけるスルーレート
を小さくする要素としては、ノードOUTに接続された
負荷容量CLの他に、演算増幅部15に含まれる位相補
償用のキャパシタ(後述する)もある。第1の実施例
は、特に負荷容量CLが位相補償用キャパシタよりも大
きい場合に効果的である。負荷容量CLが位相補償用キ
ャパシタよりも大きい場合としては、例えば液晶表示デ
バイスが負荷としてノードOUTに接続されるときが挙
げられる。
ショートとは、VIN1=VIN2が満たされる状態を
いう。
幅装置の第2の実施例の回路図である。演算増幅部25
は、演算増幅部15に対応する。演算増幅部15は、ト
ランジスタQ21〜24およびQ28によって構成され
る入力段と、トランジスタQ27およびQ29によって
構成される出力段とからなる。
ー回路14に対応する。トランジスタQ25は、トラン
ジスタQ15に対応しており、トランジスタQ21〜2
4のバイアス電流を増加させる。これにより演算増幅部
25の位相補償容量Ccを短い時間で充電させることが
できる。トランジスタQ26もトランジスタQ15に対
応しており、負荷容量CLに電流を供給する。これによ
り負荷容量CLを短い時間で充電することができる。
回路24から出力される電流は、位相補償容量Ccおよ
び負荷容量CLの両方に供給される。これにより、負荷
容量CLだけに電流を供給するよりも、さらにスルーレ
ートが改善されるという効果を有する。
述の式1および式2におけるIoに対応し、トランジス
タQ29のドレイン電流は、前述の式2におけるIsに
対応する。スルーレートSRinおよびSRexのう
ち、SRinがSRexよりも小さければ位相補償容量
Ccが「スルーレートを決定するキャパシタ」である。
いっぽうスルーレートSRinおよびSRexのうち、
SRexがSRinよりも小さければ負荷容量CLが
「スルーレートを決定するキャパシタ」である。
は、スルーレートを決定するキャパシタに電流を供給す
ることが好ましい。したがってSRinおよびSRex
の大きさが同程度であれば、第2の実施例のように、カ
レントミラー回路24は、位相補償容量Ccおよび負荷
容量CLの両方に電流を供給することが好ましい。
幅装置の第3の実施例の回路図である。第3の実施例の
回路は、トランジスタQ36がトランジスタQ12およ
びQ13の間に設けられていることを除き、第1の実施
例の回路と同じ構成を備えている。トランジスタQ36
のゲートは、トランジスタQ36のドレインと接続され
ている。このような接続は、ダイオード接続ともよばれ
る。トランジスタQ36のゲートおよびドレインは、ト
ランジスタQ12のソースに接続され、トランジスタQ
36のソースは、トランジスタQ13のドレインに接続
されている。
作するので、トランジスタQ36が設けられることによ
る第1の実施例と異なる動作についてだけ以下に説明す
る。
立する状態)において、ダイオード接続されたトランジ
スタQ36のために、トランジスタQ12のゲート−ソ
ース間電圧は、所定の閾値を越えず、その結果、トラン
ジスタQ12は、カットオフする。トランジスタQ12
のドレイン電流が流れないので、カレントミラー回路1
4は、ノードOUTに電流を供給しない。ここでトラン
ジスタQ36が設けられることによって、バーチャルシ
ョート時において、カレントミラー回路が完全にカット
オフできるという効果がある。
幅装置の第4の実施例の回路図である。第4の実施例の
回路は、抵抗R40がトランジスタQ12およびQ13
の間に設けられていることを除き、第1の実施例の回路
と同じ構成を備えている。抵抗R40の一端は、トラン
ジスタQ12のソースに接続され、抵抗R40の他端
は、トランジスタQ13のドレインに接続されている。
作するので、抵抗R40が設けられることによる第1の
実施例と異なる動作についてだけ以下に説明する。
立する状態)において、バイアス電流を供給するための
トランジスタQ13のドレイン電流がすべてトランジス
タQ11を流れるように、抵抗R40の抵抗値は設定さ
れる。そのためトランジスタQ12のゲート−ソース間
電圧は、所定の閾値を越えず、その結果、トランジスタ
Q12は、カットオフする。トランジスタQ12のドレ
イン電流が流れないので、カレントミラー回路14は、
ノードOUTに電流を供給しない。ここで抵抗R40が
設けられることによって、バーチャルショート時におい
て、カレントミラー回路が完全にカットオフできるとい
う効果がある。
幅装置の第5の実施例の回路図である。第5の実施例の
回路は、トランジスタQ50がトランジスタQ14およ
びQ15のゲートと、電源Vddとの間に設けられてい
ることを除き、第1の実施例の回路と同じ構成を備えて
いる。トランジスタQ50のゲートには、バイアス用の
電圧Vbias2が与えられる。トランジスタQ50の
ソースは、電源Vddに接続され、トランジスタQ50
のドレインは、トランジスタQ14およびQ15のゲー
トに接続されている。
作するので、トランジスタQ50が設けられることによ
る第1の実施例と異なる動作についてだけ以下に説明す
る。
立する状態)において、トランジスタQ12のドレイン
電流は流れない。そのため、定電流源として機能するト
ランジスタQ50によって、カレントミラー回路14の
トランジスタQ14およびQ15のゲートは、ほぼ電源
Vddにプルアップされる。このためトランジスタQ1
4およびQ15は完全にカットオフされ、その結果、定
常状態におけるカレントミラー回路14からノードOU
Tへとリークする電流を防ぐことができる。
N2の電圧が変動した結果、例えばVIN2>VIN1
が満たされる状態)では、VIN1およびVIN2の差
電圧(つまりVIN2−VIN1)が所定の閾値を越え
ると、トランジスタQ11に流れていたバイアス電流の
一部は、トランジスタQ12にも流れるようになる。ト
ランジスタQ12のドレイン電流(IQ12とする)
が、トランジスタQ50のドレイン電流(IQ50とす
る)を越えると、カレントミラー回路14は、(IQ1
2−IQ50)の大きさの電流をA倍に増幅して、ノー
ドOUTに出力する。その結果、負荷容量CLは、急速
に充電され、ノードOUTにおけるスルーレートは、大
幅に改善される。
従来技術による演算増幅装置の立ち上がり特性を比較す
る。図10は、従来技術による演算増幅装置の出力信号
の立ち上がりエッジ近傍を示す図である。入力信号の電
圧は、時刻T=100nsにおいて、0.5Vから2.
0Vおよび3.0Vへステップ状に変化する。従来技術
による演算増幅装置として、図6に示す回路を用いて構
成したボルテージフォロワの動作をシミュレートした。
消費電流は100μAであり、負荷容量CLは15pF
である。図10に示すように、負荷容量CLのために立
ち上がりがスロープ状にしか変化しないことがわかる。
言い換えれば、ステップ状に変化する入力信号のエッジ
がなまる(つまり入力信号が歪む)。
1は、図6および図8の回路を組み合わせた演算増幅装
置の出力信号の立ち上がりエッジ近傍を示す図である。
入力信号は、図10と同様である。定常状態における消
費電流の増加は、10μAである。図11に示すよう
に、スルーレート自体は、いくぶん改善されてはいる
が、こんどは逆にオーバシュートが発生している。これ
は、図8に示す回路においては、2つの入力端子におけ
る電圧の差がある閾値を越えると、付加される電流が急
激に増加するためである。図12は、シミュレートした
従来技術による演算増幅装置において付加される電流を
示す図である。図12の横軸は、入力端子の電圧の差を
示し、縦軸は、付加される電流を示す。カレントミラー
回路に用いられるトランジスタはPMOSトランジスタ
なので、電流値に負号がついている。図12に示される
ように、この回路は、オーバシュートを生じやすいの
で、低いセットリング特性およびノイズの発生が欠点で
ある。
幅装置の出力信号の立ち上がりエッジ近傍を示す図であ
る。入力信号は、図10に示すものと同じである。定常
状態における消費電流の増加は、10μAである。図1
3に示すように、本発明によれば、セットリング特性の
劣化をともなうことなく、大きいスルーレートが実現さ
れているのがわかる。これは、本発明による演算増幅装
置は、2つの入力端子の電圧差の一次関数である電流を
出力端子に供給するからである。図14は、シミュレー
トした本発明による演算増幅装置において付加される電
流を示す図である。図14に示すように、入力端子の電
圧差がある閾値を越えると一次関数的に、付加される電
流が増加する。したがってセットリング特性を劣化させ
ることなく、スルーレートを大幅に改善することが可能
となる。
って、図13と同じスルーレートを実現するには、約1
mAの定常電流が必要となってしまう。逆にいえば、本
発明によれば、極めて低い消費電流(つまり消費電力)
でスルーレートおよびセットリング特性がすぐれた演算
増幅装置を実現できる。
は、演算増幅装置の出力端子に接続された容量性負荷の
ことをいう。したがって負荷容量としては、例えば出力
端子に接続されたLCDマトリクスや、出力端子に接続
された配線の浮遊容量などが含まれる。
る。非反転入力端子および反転入力端子の電圧の差電圧
がある閾値を越えると、カレントミラー回路は、差電圧
の一次関数で表される電流を出力端子に供給する。これ
により消費電力の大幅な増大、小信号特性の劣化などを
引き起こすことなく演算増幅装置のスルーレートを大幅
に改善することができる。
路図である。
路図である。
路図である。
路図である。
路図である。
術による2段増幅の演算増幅装置の回路図である。
である。
回路図である。
ち上がりエッジ近傍を示す図である。
幅装置の出力信号の立ち上がりエッジ近傍を示す図であ
る。
置において付加される電流を示す図である。
信号の立ち上がりエッジ近傍を示す図である。
において付加される電流を示す図である。
Claims (9)
- 【請求項1】 第1入力端子における電圧および第2入
力端子における電圧の差に応じた電圧を出力端子に出力
する演算増幅装置であって、 該第1入力端子の電圧をV1とし、該第2入力端子の電
圧をV2とするときに、 (V2−V1)に応じた電圧
を該出力端子に出力する演算増幅部と、 該第1入力端子における電圧および該第2入力端子にお
ける電圧の差に応じた電流を供給する電流供給部と、を
備えており、 該電流供給部は、該演算増幅部に含まれるキャパシタお
よび該演算増幅部の該出力端子に電流を供給することに
よってスルーレートを大きくする演算増幅装置。 - 【請求項2】 前記電流供給部は、前記第1入力端子に
おける電圧が前記第2入力端子における電圧に等しいと
きには電流を供給せず、該第1入力端子における電圧が
該第2入力端子における電圧に等しくないときには該第
1入力端子の電圧および該第2入力端子の電圧の差に応
じた電流を供給する、請求項1に記載の演算増幅装置。 - 【請求項3】 前記電流供給部は、前記第1入力端子に
その制御端子が接続された第1トランジスタと、前記第
2入力端子にその制御端子が接続された第2トランジス
タと、該第2トランジスタの該制御端子以外の端子に流
れる電流のA倍の電流を供給するカレントミラー回路
と、を有する請求項2に記載の演算増幅装置。 - 【請求項4】 W1/L1>W2/L2という関係(た
だし、前記第1トランジスタのチャネル幅およびチャネ
ル長をそれぞれW1およびL1とし、前記第2トランジ
スタのチャネル幅およびチャネル長をそれぞれW2およ
びL2とする)が満たされる請求項3に記載の演算増幅
装置。 - 【請求項5】 Vt1<Vt2という関係(ただし、前
記第1トランジスタおよび前記第2トランジスタの閾値
電圧をそれぞれVt1およびVt2とする)が満たされ
る請求項3に記載の演算増幅装置。 - 【請求項6】 前記電流供給部は、前記第2トランジス
タの前記制御端子以外の端子のうちの1つに接続され
た、制御端子と該制御端子以外の端子のうちの1つとが
接続されたトランジスタを有する請求項3に記載の演算
増幅装置。 - 【請求項7】 前記電流供給部は、前記第2トランジス
タの前記制御端子以外の端子のうちの1つに接続された
抵抗を有する請求項3に記載の演算増幅装置。 - 【請求項8】 前記カレントミラー回路の入力端子に定
電流源が接続されている請求項3に記載の演算増幅装
置。 - 【請求項9】 前記電流供給部は、前記演算増幅部に含
まれるキャパシタおよび該演算増幅部の前記出力端子に
電流を供給する請求項1に記載の演算増幅装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8116707A JP2927729B2 (ja) | 1995-05-11 | 1996-05-10 | 演算増幅装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-112899 | 1995-05-11 | ||
JP11289995 | 1995-05-11 | ||
JP8116707A JP2927729B2 (ja) | 1995-05-11 | 1996-05-10 | 演算増幅装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0927721A true JPH0927721A (ja) | 1997-01-28 |
JP2927729B2 JP2927729B2 (ja) | 1999-07-28 |
Family
ID=26451954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8116707A Expired - Fee Related JP2927729B2 (ja) | 1995-05-11 | 1996-05-10 | 演算増幅装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2927729B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-05-10 JP JP8116707A patent/JP2927729B2/ja not_active Expired - Fee Related
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