JP2927729B2

JP2927729B2 - 演算増幅装置

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Publication number: JP2927729B2
Application number: JP8116707A
Authority: JP
Inventors: 博木村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-05-11
Filing date: 1996-05-10
Publication date: 1999-07-28
Anticipated expiration: 2016-05-10
Also published as: JPH0927721A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅装置に関
しており、特に液晶ドライバーのように、低い消費電力
で大きな負荷を駆動する演算増幅装置に関する。

【０００２】

【従来の技術】近年、液晶パネルが携帯機器に搭載され
ることが増加している。これに伴って、液晶パネルモジ
ュールの消費電力を下げることが課題となっている。図
９は、液晶パネルの駆動システムの概略図である。図９
に示すように、液晶パネルを駆動するためには、一般に
複数の液晶駆動用ＬＳＩ（大規模集積回路）を用いる。
図９のシステムにおいては、コントローラ９７は、ゲー
トドライバ９１および９２と、ソースドライバ９３〜９
６とを制御する。ゲートドライバ９１および９２は、Ｔ
ＦＴ（薄膜トランジスタ）のゲートをスイッチングさせ
るだけなので、消費電流はそれほど大きくなくてもよ
い。ソースドライバ９３〜９６は、液晶表示パネルのそ
れぞれの画素に表示のための信号を供給するので、それ
ぞれの出力ピンごとに演算増幅装置を必要とする。その
結果、ゲートドライバと比べて、消費電流は非常に大き
い。例えば２４０ピンの出力端子をもつソースドライバ
の場合、２４０個の演算増幅装置が用いられる。そのた
め、液晶パネルモジュールの消費電力を低減するために
は、演算増幅装置の低消費電力化が不可欠である。

【０００３】図６は、液晶ドライバー等に一般的に用い
られる２段増幅の演算増幅装置の回路図である。ここで
は、入力の差動ペアがＰＭＯＳトランジスタの場合を示
している。図６に示すように初段は、ソースが結合され
たトランジスタＱ１およびＱ２と、トランジスタＱ３に
よる定電流源とからなる差動入力部と、トランジスタＱ
４およびＱ５からなるアクティブ負荷とにより構成され
る差動増幅器となっている。一方、２段目の増幅器は、
通常、ソース接地のＮＭＯＳトランジスタＱ６と定電流
源負荷のＰＭＯＳトランジスタＱ７で構成されるインバ
ータアンプである。またＣｃは位相補償用のキャパシ
タ、ＣＬは負荷容量である。演算増幅装置は極めて利得
が高いため、通常、負帰還をかけて使用する。

【０００４】ところで、以上のような従来の演算増幅装
置において、大信号入力時のスルーレートは、内部スル
ーレートＳＲｉｎと外部スルーレートＳＲｅｘの小さい
方の値で決まる。内部スルーレートＳＲｉｎは、以下の
式１によって定義される。

【０００５】SRin=ｄV/ｄt=Io/Cc （式１）ここで、Io：初段の差動段のバイアス電流、Cc：位相補
償キャパシタである。式１に示すように、内部スルーレ
ートは、差動段のバイアス電流ＩｏがＣｃをチャージす
るレートで定義される。いっぽう外部スルーレートは、
負荷容量をＣＬとすると以下の式２によって定義され
る。

【０００６】SRex=ｄV/ｄt=(Is-Io)/CL （式２）ここで、Is：２段目のインバーターアンプのバイアス電
流、CL：負荷容量である。したがって負荷容量ＣＬが小
さい時は、スルーレートは、ＳＲｉｎで決まり、負荷容
量ＣＬが大きい時はＳＲｅｘで決まる。

【０００７】いずれにしてもスルーレートを改善するに
は、バイアス電流ＩｏまたはＩｓを増大させる必要があ
り、消費電力の大幅な増大をきたすだけでなく、小信号
特性の劣化をも引き起こす。たとえば、差動段の小信号
電圧利得Ａｖは、以下の式３によって表される。

【０００８】Av=gm2／(g2+g5) （式３）ここで、gm2：トランジスタQ2の相互コンダクタンス、g
2：トランジスタQ2の出力コンダクタンス、g5：トラン
ジスタQ5の出力コンダクタンスである。g2およびg5は、
電流に比例して大きくなるのに対して、gm2は電流のル
ートに比例して大きくなるので、小信号電圧利得Ａｖは
電流の増加とともに減少する。

【０００９】

【発明が解決しようとする課題】そこで、上記問題点の
第一の解決策として、ＯＴＡ（Operational Transcondu
ctance Amplifier）に対して図７に示すような演算増幅
装置が考慮される (IEEEJournal of Solid-State Circu
its,Vol.SC-17,No.3,June 1982）。以下、この演算増幅
装置の動作について説明する。トランジスタQ11,Q13,Q1
4,Q15は、差電流増幅回路になっており、トランジスタQ
10,Q12に流れる電流をI10,I12で表すと、I10＞I12の時
はトランジスタQ15はオフとなり、I10＜I12の時はA(I12
-I10)の電流を流す。ここでA は、トランジスタQ14とト
ランジスタQ15で構成されるカレントミラーのミラー比
である。同様に、トランジスタQ17,Q19,Q20,Q21で構成
される差電流増幅回路により、トランジスタQ16,Q18に
流れる電流をI16,I18で表すと、トランジスタQ21にはI1
8>I16の時にA(I18-I16)の電流が流れる。ここで、I10,I
18にはトランジスタQ6に流れる電流が、I12,I16にはト
ランジスタQ7に流れる電流がそれぞれミラーされている
ので、結局、定常状態では一定のバイアス電流を流し、
トランジスタQ6とQ7に流れる電流に差が生じた時に、そ
の差電流に応じた電流をバイアス電流に付加してスルー
レートの改善を図っている。この回路の欠点は、Q6に流
れる電流がQ10,Q18に、Q7に流れる電流がQ12,Q16に流れ
るので、消費電力が大幅に増加することと、回路規模が
かなり大きくなることである。

【００１０】また、上記問題点の第２の解決策として、
図８に示すような演算増幅装置が考慮される（IEEE Jou
rnal of Solid-State Circuits,Vol.24,No.3,June 198
9）。トランジスタQ12,Q13,Q14のサイズは、Q10とQ11の
ゲート電圧が等しい時は、A,Bいずれの出力ともLowにな
るように設定されている。従って定常状態では、トラン
ジスタQ15,Q16はいずれもカットオフとなり、差動入力
部はトランジスタQ3による一定電流でバイアスされる。
いま差動入力Vin+,Vin-に大きな差電圧が生じたとする
と（Vin+＞Vin-)、ノードＢがHIGHとなりトランジスタQ
16をターンオンさせ、このQ16に流れる電流がバイアス
電流に付加される。Vin-＞Vin+の時は、Q15がオンにな
る。この演算増幅装置は、上記第一の解決策としての演
算増幅装置に比べると、回路規模、消費電力の増大を抑
えることができる。しかしながら、ノードＡ、ノードＢ
がハイインピーダンスノードであるため、入力の差電圧
があるしきい値を越えたところでQ15,Q16が一気にター
ンオンし、バイアス電流が急激に増加または減少するた
め、セットリング特性が劣化しノイズが発生するという
問題点がある。

【００１１】本発明は、上記課題に鑑みてなされたもの
であって、その目的とするところは、消費電力の大幅な
増大、小信号特性の劣化、セットリング特性の劣化等を
招くことなくスルーレートを向上させることができる演
算増幅装置、すなわち低消費電力で大きな負荷を駆動す
ることのできる演算増幅装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明による演算増幅装
置は、第１入力端子に印加された第１電圧と第２入力端
子に印加された第２電圧との差に応じた電圧を出力端子
に出力する演算増幅部と、前記第１電圧と前記第２電圧
とが等しい場合には前記演算増幅部に含まれる位相補償
容量または前記演算増幅部の前記出力端子に接続された
負荷容量に電流を供給せず、前記第１電圧と前記第２電
圧との差が所定の閾値を越えた場合には前記演算増幅部
に含まれる位相補償容量または前記演算増幅部の前記出
力端子に接続された負荷容量に前記第１電圧と前記第２
電圧との差に応じた電流を供給することによってスルー
レートを大きくする電流供給部とを備え、前記電流供給
部は、前記第１入力端子にその制御端子が接続された第
１トランジスタと、前記第２入力端子にその制御端子が
接続された第２トランジスタと、前記第１トランジスタ
および前記第２トランジスタに電流を供給する定電流源
と、前記第２トランジスタを流れる電流を所定の倍数の
電流に増幅し、増幅された電流を前記演算増幅部に含ま
れる位相補償容量または前記演算増幅部の前記出力端子
に接続された負荷容量に出力するカレントミラー回路と
を含んでおり、そのことにより上記目的が達成される。
Ｗ１／Ｌ１＞Ｗ２／Ｌ２という関係（ただし、前記第１
トランジスタのチャネル幅およびチャネル長をそれぞれ
Ｗ１およびＬ１とし、前記第２トランジスタのチャネル
幅およびチャネル長をそれぞれＷ２およびＬ２とする）
が満たされてもよい。Ｖｔ１＜Ｖｔ２という関係（ただ
し、前記第１トランジスタおよび前記第２トランジスタ
の閾値電圧をそれぞれＶｔ１およびＶｔ２とする）が満
たされてもよい。前記電流供給部は、前記第２トランジ
スタの前記制御端子以外の端子のうちの１つに接続され
た、制御端子と前記制御端子以外の端子のうちの１つと
が接続された第３トランジスタをさらに有していてもよ
い。前記電流供給部は、前記第２トランジスタの前記制
御端子以外の端子のうちの１つに接続された抵抗をさら
に有していてもよい。前記カレントミラー回路の入力端
子に定電流源が接続されていてもよい。前記電流供給部
は、前記演算増幅部に含まれる位相補償容量および前記
演算増幅部の前記出力端子に接続された負荷容量に電流
を供給してもよい。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【発明の実施の形態】以下、本発明による演算増幅装置
の実施例を説明する。同じ参照符号は、同じ構成要素を
示す。以下の実施例においては、演算増幅装置に接続さ
れる２つの電源ラインのうち、電位の高いラインを「電
源Ｖｄｄ」といい、電位の低いラインを「グラウンドＶ
ｓｓ」という。「ノードの電圧」とは、グラウンドに対
する、そのノードの電位のことをいう。本発明による演
算増幅装置の実施例においては、特にことわりのない限
り、負荷が重い、つまり演算増幅装置の出力端子に接続
された負荷容量がスルーレートを決定するとする。

【００２２】本明細書においてスルーレートとは、演算
増幅装置の入力端子にステップ状の入力信号が与えられ
たときにおける、出力端子の電圧を時間によって微分し
た値である。スルーレートは、容量性負荷を駆動すると
きの特性を表すパラメータの１つである。出力端子に接
続された容量Ｃを一定の電流Ｉで充電する場合、スルー
レートＳＲは、ＳＲ＝ｄＶ／ｄｔ＝Ｉ／Ｃによって定義
され、単位は、（Ｖ／ｓ）である。スルーレートを改善
するためには、容量Ｃを充放電する電流Ｉを大きくする
必要がある。立ち上がりスルーレートは、容量Ｃを充電
する電流Ｉの大きさに依存し、立ち下がりスルーレート
は、容量Ｃを放電する電流Ｉの大きさに依存する。

【００２３】（実施例１）図１は、本発明による演算増
幅装置の第１の実施例の回路図である。ノードＩＮ１お
よびＩＮ２は、それぞれ入力信号を受け取り、ノードＯ
ＵＴは、入力信号に応じた出力信号を出力する。演算増
幅部１５の反転入力端子（図で「−」によって示され
る）および非反転入力端子（図で「＋」によって示され
る）は、それぞれノードＩＮ１およびＩＮ２に接続され
ている。演算増幅部１５の出力端子は、ノードＯＵＴに
接続されている。すべての実施例における演算増幅部
は、ノードＩＮ１およびＩＮ２に与えられる電圧をそれ
ぞれＶＩＮ１およびＶＩＮ２とし、ノードＯＵＴに出力
される電圧をＶＯＵＴとすると、定常状態においては、
ＶＯＵＴ＝ｋ（ＶＩＮ２−ＶＩＮ１）（ｋ：定数）なる
関係をもつとする。演算増幅部１５は、集積回路の一部
として実現されてもよく、またディスクリートな回路と
して実現されてもよい。

【００２４】ノードＯＵＴには、負荷容量ＣＬが接続さ
れている。この負荷容量ＣＬは、例えば外部の液晶表示
デバイスのもつキャパシタンスである。負荷容量ＣＬ
は、ノードＯＵＴおよび外部デバイスを接続する配線の
浮遊キャパシタンスを含んでもよい。

【００２５】ノードＩＮ１およびＩＮ２は、それぞれト
ランジスタＱ１１およびＱ１２のゲートに接続されてい
る。トランジスタＱ１１およびＱ１２のソースは、トラ
ンジスタＱ１３のドレインに接続されている。トランジ
スタＱ１３のゲートにはバイアス電圧Vbias1が与えられ
るので、トランジスタＱ１３は、トランジスタＱ１１お
よびＱ１２のバイアス電流を供給する定電流源として機
能する。トランジスタＱ１３のソースは、グラウンドＶ
ｓｓに接続されている。

【００２６】トランジスタＱ１４およびＱ１５はＰＭＯ
Ｓトランジスタであり、ミラー比Ａを有するカレントミ
ラー回路１４を構成する。言い換えると、トランジスタ
Ｑ１４のドレイン電流に対するトランジスタＱ１５のド
レイン電流の比は、Ａに等しい。トランジスタＱ１４の
ゲートおよびドレインは、トランジスタＱ１２のドレイ
ンおよびトランジスタＱ１５のゲートに接続されてい
る。トランジスタＱ１５のドレインは、演算増幅装置の
ノードＯＵＴに接続されている。トランジスタＱ１４お
よびＱ１５のソースは、電源Ｖｄｄに接続されている。

【００２７】まず、ＶＩＮ１がＶＩＮ２に等しい場合を
考える。ここで以下の説明のために、トランジスタＱ１
１のチャネル幅、チャネル長および閾値電圧をそれぞれ
Ｗ１、Ｌ１およびＶｔ１とし、トランジスタＱ１２のチ
ャネル幅、チャネル長および閾値電圧をそれぞれＷ２、
Ｌ２およびＶｔ２とする。バーチャルショートの状態に
おいて、すなわちＶＩＮ１がＶＩＮ２に等しい状態にお
いて、定電流源であるトランジスタＱ１３のドレイン電
流がトランジスタＱ１１のドレイン電流に等しい（つま
りトランジスタＱ１２のドレイン電流がゼロである）
と、後述のように本発明の効果が得られる。そのために
は、トランジスタＱ１１およびＱ１２の定数についてＷ
１／Ｌ１＞Ｗ２／Ｌ２なる関係を満たすことが好まし
く、さらに好ましくはＶｔ１＜Ｖｔ２なる関係が満たさ
れる。

【００２８】上述の２つの関係を満たす場合において、
バーチャルショートであれば、トランジスタＱ１２のド
レイン電流が流れないようにできる。その結果、トラン
ジスタＱ１５のドレイン電流もゼロとなり、カレントミ
ラー回路１４によってノードＯＵＴへ電流が流れること
はない。

【００２９】次に、ＶＩＮ１がＶＩＮ２に等しくない場
合、例えばＶＩＮ２＞ＶＩＮ１の場合を考える。差電圧
（ＶＩＮ２−ＶＩＮ１）がある閾値を越えると、ＶＩＮ
１＝ＶＩＮ２の場合にはそのすべてがトランジスタＱ１
１に流れていたトランジスタＱ１３のドレイン電流の一
部は、Ｑ１２にも流れ始める。Ｑ１２のドレイン電流
は、カレントミラー回路１４によってＡ倍に増幅され、
ノードＯＵＴに出力される。言い換えれば、Ｑ１２のド
レイン電流のＡ倍の電流がＱ１５のドレイン電流として
流れ、ノードＯＵＴを介して外部回路へと出力される。
したがって本発明の演算増幅装置によれば、ノードＯＵ
Ｔに接続された外部回路には、演算増幅部１５から出力
される電流とカレントミラー回路１４（より具体的には
トランジスタＱ１５）から出力される電流との和の電流
を供給することができる。その結果、ノードＯＵＴにお
ける電圧は、急速に立ち上がり、演算増幅装置のスルー
レートは大幅に改善される。

【００３０】上に説明した演算増幅装置によれば、立ち
上がりスルーレートが改善されることになる。通常の２
段増幅の演算増幅装置の場合、差動入力のトランジスタ
がＰＭＯＳトランジスタであり、その結果、立ち上がり
スルーレートが悪い。本実施例によれば、そのようなス
ルーレートが改善される。なお本実施例では、トランジ
スタＱ１１およびＱ１２としてＮＭＯＳトランジスタを
用いる。

【００３１】また立ち下がりスルーレートを改善するた
めには、図１に示す回路のトランジスタおよび電源の極
性を反転させればよい。これは、通常の２段増幅の演算
増幅装置の場合、差動入力のトランジスタがＮＭＯＳト
ランジスタの場合に相当する。以下の実施例において
は、立ち上がりスルーレートを改善する効果を有する演
算増幅装置を説明するが、立ち下がりスルーレートを改
善する効果を生じさせるためには、図１に示す各トラン
ジスタおよび電源の極性を反転させればよい。

【００３２】第１の実施例においては、トランジスタＱ
１５のドレインは、ノードＯＵＴに接続されている。そ
の結果、カレントミラー回路１４のトランジスタＱ１５
のドレイン電流は、負荷容量ＣＬが短い時間で充電され
ることに寄与する。ノードＯＵＴにおけるスルーレート
を小さくする要素としては、ノードＯＵＴに接続された
負荷容量ＣＬの他に、演算増幅部１５に含まれる位相補
償用のキャパシタ（後述する）もある。第１の実施例
は、特に負荷容量ＣＬが位相補償用キャパシタよりも大
きい場合に効果的である。負荷容量ＣＬが位相補償用キ
ャパシタよりも大きい場合としては、例えば液晶表示デ
バイスが負荷としてノードＯＵＴに接続されるときが挙
げられる。

【００３３】なおすべての実施例において、バーチャル
ショートとは、ＶＩＮ１＝ＶＩＮ２が満たされる状態を
いう。

【００３４】（実施例２）図２は、本発明による演算増
幅装置の第２の実施例の回路図である。演算増幅部２５
は、演算増幅部１５に対応する。演算増幅部１５は、ト
ランジスタＱ２１〜２４およびＱ２８によって構成され
る入力段と、トランジスタＱ２７およびＱ２９によって
構成される出力段とからなる。

【００３５】カレントミラー回路２４は、カレントミラ
ー回路１４に対応する。トランジスタＱ２５は、トラン
ジスタＱ１５に対応しており、トランジスタＱ２１〜２
４のバイアス電流を増加させる。これにより演算増幅部
２５の位相補償容量Ｃｃを短い時間で充電させることが
できる。トランジスタＱ２６もトランジスタＱ１５に対
応しており、負荷容量ＣＬに電流を供給する。これによ
り負荷容量ＣＬを短い時間で充電することができる。

【００３６】第２の実施例においては、カレントミラー
回路２４から出力される電流は、位相補償容量Ｃｃおよ
び負荷容量ＣＬの両方に供給される。これにより、負荷
容量ＣＬだけに電流を供給するよりも、さらにスルーレ
ートが改善されるという効果を有する。

【００３７】トランジスタＱ２８のドレイン電流は、前
述の式１および式２におけるＩｏに対応し、トランジス
タＱ２９のドレイン電流は、前述の式２におけるＩｓに
対応する。スルーレートＳＲｉｎおよびＳＲｅｘのう
ち、ＳＲｉｎがＳＲｅｘよりも小さければ位相補償容量
Ｃｃが「スルーレートを決定するキャパシタ」である。
いっぽうスルーレートＳＲｉｎおよびＳＲｅｘのうち、
ＳＲｅｘがＳＲｉｎよりも小さければ負荷容量ＣＬが
「スルーレートを決定するキャパシタ」である。

【００３８】本発明によれば、カレントミラー回路２４
は、スルーレートを決定するキャパシタに電流を供給す
ることが好ましい。したがってＳＲｉｎおよびＳＲｅｘ
の大きさが同程度であれば、第２の実施例のように、カ
レントミラー回路２４は、位相補償容量Ｃｃおよび負荷
容量ＣＬの両方に電流を供給することが好ましい。

【００３９】（実施例３）図３は、本発明による演算増
幅装置の第３の実施例の回路図である。第３の実施例の
回路は、トランジスタＱ３６がトランジスタＱ１２およ
びＱ１３の間に設けられていることを除き、第１の実施
例の回路と同じ構成を備えている。トランジスタＱ３６
のゲートは、トランジスタＱ３６のドレインと接続され
ている。このような接続は、ダイオード接続ともよばれ
る。トランジスタＱ３６のゲートおよびドレインは、ト
ランジスタＱ１２のソースに接続され、トランジスタＱ
３６のソースは、トランジスタＱ１３のドレインに接続
されている。

【００４０】第３の実施例は、第１の実施例と同様に動
作するので、トランジスタＱ３６が設けられることによ
る第１の実施例と異なる動作についてだけ以下に説明す
る。

【００４１】定常状態（つまりバーチャルショートが成
立する状態）において、ダイオード接続されたトランジ
スタＱ３６のために、トランジスタＱ１２のゲート−ソ
ース間電圧は、所定の閾値を越えず、その結果、トラン
ジスタＱ１２は、カットオフする。トランジスタＱ１２
のドレイン電流が流れないので、カレントミラー回路１
４は、ノードＯＵＴに電流を供給しない。ここでトラン
ジスタＱ３６が設けられることによって、バーチャルシ
ョート時において、カレントミラー回路が完全にカット
オフできるという効果がある。

【００４２】（実施例４）図４は、本発明による演算増
幅装置の第４の実施例の回路図である。第４の実施例の
回路は、抵抗Ｒ４０がトランジスタＱ１２およびＱ１３
の間に設けられていることを除き、第１の実施例の回路
と同じ構成を備えている。抵抗Ｒ４０の一端は、トラン
ジスタＱ１２のソースに接続され、抵抗Ｒ４０の他端
は、トランジスタＱ１３のドレインに接続されている。

【００４３】第４の実施例は、第１の実施例と同様に動
作するので、抵抗Ｒ４０が設けられることによる第１の
実施例と異なる動作についてだけ以下に説明する。

【００４４】定常状態（つまりバーチャルショートが成
立する状態）において、バイアス電流を供給するための
トランジスタＱ１３のドレイン電流がすべてトランジス
タＱ１１を流れるように、抵抗Ｒ４０の抵抗値は設定さ
れる。そのためトランジスタＱ１２のゲート−ソース間
電圧は、所定の閾値を越えず、その結果、トランジスタ
Ｑ１２は、カットオフする。トランジスタＱ１２のドレ
イン電流が流れないので、カレントミラー回路１４は、
ノードＯＵＴに電流を供給しない。ここで抵抗Ｒ４０が
設けられることによって、バーチャルショート時におい
て、カレントミラー回路が完全にカットオフできるとい
う効果がある。

【００４５】（実施例５）図５は、本発明による演算増
幅装置の第５の実施例の回路図である。第５の実施例の
回路は、トランジスタＱ５０がトランジスタＱ１４およ
びＱ１５のゲートと、電源Ｖｄｄとの間に設けられてい
ることを除き、第１の実施例の回路と同じ構成を備えて
いる。トランジスタＱ５０のゲートには、バイアス用の
電圧Ｖｂｉａｓ２が与えられる。トランジスタＱ５０の
ソースは、電源Ｖｄｄに接続され、トランジスタＱ５０
のドレインは、トランジスタＱ１４およびＱ１５のゲー
トに接続されている。

【００４６】第５の実施例は、第１の実施例と同様に動
作するので、トランジスタＱ５０が設けられることによ
る第１の実施例と異なる動作についてだけ以下に説明す
る。

【００４７】定常状態（つまりバーチャルショートが成
立する状態）において、トランジスタＱ１２のドレイン
電流は流れない。そのため、定電流源として機能するト
ランジスタＱ５０によって、カレントミラー回路１４の
トランジスタＱ１４およびＱ１５のゲートは、ほぼ電源
Ｖｄｄにプルアップされる。このためトランジスタＱ１
４およびＱ１５は完全にカットオフされ、その結果、定
常状態におけるカレントミラー回路１４からノードＯＵ
Ｔへとリークする電流を防ぐことができる。

【００４８】非定常状態（つまりノードＩＮ１およびＩ
Ｎ２の電圧が変動した結果、例えばＶＩＮ２＞ＶＩＮ１
が満たされる状態）では、ＶＩＮ１およびＶＩＮ２の差
電圧（つまりＶＩＮ２−ＶＩＮ１）が所定の閾値を越え
ると、トランジスタＱ１１に流れていたバイアス電流の
一部は、トランジスタＱ１２にも流れるようになる。ト
ランジスタＱ１２のドレイン電流（ＩＱ１２とする）
が、トランジスタＱ５０のドレイン電流（ＩＱ５０とす
る）を越えると、カレントミラー回路１４は、（ＩＱ１
２−ＩＱ５０）の大きさの電流をＡ倍に増幅して、ノー
ドＯＵＴに出力する。その結果、負荷容量ＣＬは、急速
に充電され、ノードＯＵＴにおけるスルーレートは、大
幅に改善される。

【００４９】以下に、本発明による演算増幅装置および
従来技術による演算増幅装置の立ち上がり特性を比較す
る。図１０は、従来技術による演算増幅装置の出力信号
の立ち上がりエッジ近傍を示す図である。入力信号の電
圧は、時刻Ｔ＝１００ｎｓにおいて、０．５Ｖから２．
０Ｖおよび３．０Ｖへステップ状に変化する。従来技術
による演算増幅装置として、図６に示す回路を用いて構
成したボルテージフォロワの動作をシミュレートした。
消費電流は１００μＡであり、負荷容量ＣＬは１５ｐＦ
である。図１０に示すように、負荷容量ＣＬのために立
ち上がりがスロープ状にしか変化しないことがわかる。
言い換えれば、ステップ状に変化する入力信号のエッジ
がなまる（つまり入力信号が歪む）。

【００５０】さらに他の従来技術による例を示す。図１
１は、図６および図８の回路を組み合わせた演算増幅装
置の出力信号の立ち上がりエッジ近傍を示す図である。
入力信号は、図１０と同様である。定常状態における消
費電流の増加は、１０μＡである。図１１に示すよう
に、スルーレート自体は、いくぶん改善されてはいる
が、こんどは逆にオーバシュートが発生している。これ
は、図８に示す回路においては、２つの入力端子におけ
る電圧の差がある閾値を越えると、付加される電流が急
激に増加するためである。図１２は、シミュレートした
従来技術による演算増幅装置において付加される電流を
示す図である。図１２の横軸は、入力端子の電圧の差を
示し、縦軸は、付加される電流を示す。カレントミラー
回路に用いられるトランジスタはＰＭＯＳトランジスタ
なので、電流値に負号がついている。図１２に示される
ように、この回路は、オーバシュートを生じやすいの
で、低いセットリング特性およびノイズの発生が欠点で
ある。

【００５１】図１３は、図２に示す本発明による演算増
幅装置の出力信号の立ち上がりエッジ近傍を示す図であ
る。入力信号は、図１０に示すものと同じである。定常
状態における消費電流の増加は、１０μＡである。図１
３に示すように、本発明によれば、セットリング特性の
劣化をともなうことなく、大きいスルーレートが実現さ
れているのがわかる。これは、本発明による演算増幅装
置は、２つの入力端子の電圧差の一次関数である電流を
出力端子に供給するからである。図１４は、シミュレー
トした本発明による演算増幅装置において付加される電
流を示す図である。図１４に示すように、入力端子の電
圧差がある閾値を越えると一次関数的に、付加される電
流が増加する。したがってセットリング特性を劣化させ
ることなく、スルーレートを大幅に改善することが可能
となる。

【００５２】いっぽう、図６の従来技術による回路によ
って、図１３と同じスルーレートを実現するには、約１
ｍＡの定常電流が必要となってしまう。逆にいえば、本
発明によれば、極めて低い消費電流（つまり消費電力）
でスルーレートおよびセットリング特性がすぐれた演算
増幅装置を実現できる。

【００５３】なお、本明細書においては、負荷容量と
は、演算増幅装置の出力端子に接続された容量性負荷の
ことをいう。したがって負荷容量としては、例えば出力
端子に接続されたＬＣＤマトリクスや、出力端子に接続
された配線の浮遊容量などが含まれる。

【００５４】

【発明の効果】本発明は、少なくとも以下の効果を有す
る。非反転入力端子および反転入力端子の電圧の差電圧
がある閾値を越えると、カレントミラー回路は、差電圧
の一次関数で表される電流を出力端子に供給する。これ
により消費電力の大幅な増大、小信号特性の劣化などを
引き起こすことなく演算増幅装置のスルーレートを大幅
に改善することができる。

【図面の簡単な説明】

【図１】本発明による演算増幅装置の第１の実施例の回
路図である。

【図２】本発明による演算増幅装置の第２の実施例の回
路図である。

【図３】本発明による演算増幅装置の第３の実施例の回
路図である。

【図４】本発明による演算増幅装置の第４の実施例の回
路図である。

【図５】本発明による演算増幅装置の第５の実施例の回
路図である。

【図６】液晶ドライバー等に一般的に用いられる従来技
術による２段増幅の演算増幅装置の回路図である。

【図７】従来技術による演算増幅装置の他の例の回路図
である。

【図８】従来技術による演算増幅装置のさらに他の例の
回路図である。

【図９】液晶パネルの駆動システムの概略図である。

【図１０】従来技術による演算増幅装置の出力信号の立
ち上がりエッジ近傍を示す図である。

【図１１】図６および図８の回路を組み合わせた演算増
幅装置の出力信号の立ち上がりエッジ近傍を示す図であ
る。

【図１２】シミュレートした従来技術による演算増幅装
置において付加される電流を示す図である。

【図１３】図１に示す本発明による演算増幅装置の出力
信号の立ち上がりエッジ近傍を示す図である。

【図１４】シミュレートした本発明による演算増幅装置
において付加される電流を示す図である。

【符号の説明】

ＩＮ１、ＩＮ２、ＯＵＴノードＱ１１、Ｑ１２、Ｑ１３ＮＭＯＳトランジスタＱ１４、Ｑ１５ＰＭＯＳトランジスタ１４カレントミラー回路１５演算増幅部Ｖｄｄ電源Ｖｓｓグラウンド

Claims

(57)【特許請求の範囲】

【請求項１】第１入力端子に印加された第１電圧と第
２入力端子に印加された第２電圧との差に応じた電圧を
出力端子に出力する演算増幅部と、前記第１電圧と前記第２電圧とが等しい場合には前記演
算増幅部に含まれる位相補償容量または前記演算増幅部
の前記出力端子に接続された負荷容量に電流を供給せ
ず、前記第１電圧と前記第２電圧との差が所定の閾値を
越えた場合には前記演算増幅部に含まれる位相補償容量
または前記演算増幅部の前記出力端子に接続された負荷
容量に前記第１電圧と前記第２電圧との差に応じた電流
を供給することによってスルーレートを大きくする電流
供給部とを備え、前記電流供給部は、前記第１入力端子にその制御端子が接続された第１トラ
ンジスタと、前記第２入力端子にその制御端子が接続された第２トラ
ンジスタと、前記第１トランジスタおよび前記第２トランジスタに電
流を供給する定電流源と、前記第２トランジスタを流れる電流を所定の倍数の電流
に増幅し、増幅された電流を前記演算増幅部に含まれる
位相補償容量または前記演算増幅部の前記出力端子に接
続された負荷容量に出力するカレントミラー回路とを含
む、演算増幅装置。
【請求項２】Ｗ１／Ｌ１＞Ｗ２／Ｌ２という関係（た
だし、前記第１トランジスタのチャネル幅およびチャネ
ル長をそれぞれＷ１およびＬ１とし、前記第２トランジ
スタのチャネル幅およびチャネル長をそれぞれＷ２およ
びＬ２とする）が満たされる請求項１に記載の演算増幅
装置。
【請求項３】Ｖｔ１＜Ｖｔ２という関係（ただし、前
記第１トランジスタおよび前記第２トランジスタの閾値
電圧をそれぞれＶｔ１およびＶｔ２とする）が満たされ
る請求項１に記載の演算増幅装置。
【請求項４】前記電流供給部は、前記第２トランジス
タの前記制御端子以外の端子のうちの１つに接続され
た、制御端子と前記制御端子以外の端子のうちの１つと
が接続された第３トランジスタをさらに有する請求項１
に記載の演算増幅装置。
【請求項５】前記電流供給部は、前記第２トランジス
タの前記制御端子以外の端子のうちの１つに接続された
抵抗をさらに有する請求項１に記載の演算増幅装置。
【請求項６】前記カレントミラー回路の入力端子に定
電流源が接続されている請求項１に記載の演算増幅装
置。
【請求項７】前記電流供給部は、前記演算増幅部に含
まれる位相補償容量および前記演算増幅部の前記出力端
子に接続された負荷容量に電流を供給する請求項１に記
載の演算増幅装置。