JP5288595B2 - 多重伝送装置及び多重伝送方法 - Google Patents

Description

本発明は、データを多重化して処理し、伝送する多重伝送装置及び多重伝送方法に関し、特に、親機と、中継機と、中継機に属する複数の子機との間でデータ通信を行う大規模なデータ通信システム、詳しくは、電力線を介して情報通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適な多重伝送装置及び多重伝送方法に関する。

パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。

遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。

すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。

各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。

また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。

さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。

また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。

さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。

分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。

ところで、大規模なシステム、特に、遊技機とサーバ等とをネットワークを介して接続したシステム（ホールシステム）では、遊技機の安全性確保や作業者の資格等のため、例えば、以下に示す遊技機用電源回路を用いて、ＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧をＡＣ２４Ｖの低電圧に変換して遊技機に供給している。すなわち、この遊技機用電源回路は、ステップダウン・トランス（ＡＣ２４Ｖ変換トランス）の１次側にＡＣ１００Ｖの商用電源電圧を入力し、２次側から商用電源電圧より低く電力変換し、この２次側の交流電圧を整流回路と平滑回路により直流電圧に変換して出力するようにしている。この電源回路は、整流回路と平滑回路の間に力率改善機能を有する昇圧型チョッパ回路が設けられている（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。

また、最近の遊技機には、例えば、書き換え可能なＲＦＩＤ（Radio Frequency Identification）を用いて設置した後の遊技機の異常の有無を検査するために、以下に示すものがあった。すなわち、ＣＰＵ及び半導体メモリを含む電子部品を搭載した基板と、基板の電気的接続のための複数の電線を含むハーネスとを備える遊技機がある。この遊技機では、情報の記憶及び書き換えが可能なＲＦＩＤを、ＣＰＵ、半導体メモリ、基板及びハーネスの少なくともひとつに設けている。さらに、ＲＦＩＤと無線で通信を行いＲＦＩＤの情報の読み出し及び書き込み処理を行うＲＦＩＤリーダ／ライターを遊技機内に備えている。このＲＦＩＤリーダ／ライターは、予め定められたタイミングでＲＦＩＤの情報を読み出し、読み出した情報を予め定められた情報と比較することにより異常の有無を判定し、異常が無いと判定したときに、ＲＦＩＤの情報を予め定められた情報に書き換える（例えば、特許文献２参照。）。以下、この技術を第３の従来例と呼ぶ。

さらに、大規模なシステム、特に、遊技機とサーバ等とをネットワークを介して接続したシステム（ホールシステム）において、前述した第２の従来例のように、各遊技機に前述したＲＦＩＤリーダ／ライターが搭載された場合、以下に示すような不都合が考えられる。すなわち、ＲＦＩＤリーダ／ライターの中には、１３．５６ＭＨｚの交流磁界によるコイルの相互誘導を利用して通信する電磁結合型・電磁誘導型と呼ばれるものがある。一方、ＰＬＣシステムの使用周波数帯域の１つとして、２〜３０ＭＨｚがある。つまり、ＲＦＩＤリーダ／ライターの使用周波数帯域と、ＰＬＣシステムの使用周波数帯域とが一部重なるため、例えば、図１７に示すような雑音特性を有する大振幅で単一トーンの雑音が発生するおそれがある。図１７に示す雑音は、ＲＦＩＤリーダ／ライターから電力線に混入するものである。

この点、従来のＰＬＣモデムでは、受信部に、図１７に示す雑音を除去するために、例えば、図１８に示す低サイドローブ復調技術を導入しているものがある。また、従来のＰＬＣモデムには、前述した低サイドローブ復調技術に換えて又はとともに、送受信部に特定帯域漏洩低減（ノッチ）機能を搭載しているものもある。すなわち、この従来のＰＬＣモデムには、送信部では、図１９に示すように、該当周波数をノッチとすることにより、既存のＲＦＩＤリーダ／ライターへの影響を回避し、受信部では、同様に該当周波数をノッチとすることにより、安定した受信動作を確保している。図１９において、曲線ａはホールで実測された雑音の周波数特性の一例であり、曲線ｂは電力線環境下で実測された送信スペクトルデータの一例である（例えば、非特許文献１参照。）。以下、この技術を第４の従来例と呼ぶ。

特表２００４−５３１９４４号公報 特開平１１−９８６８５号公報 特開２００６−５１９号公報 電気学会・高速電力線通信システムとＥＭＣ調査専門委員会編、「高速電力線通信システム（ＰＬＣ）とＥＭＣ」、第１版第１刷、株式会社オーム社、平成１９年１１月２０日、ｐ．９６−９８

ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で６４台の子機をそれぞれ設置する必要がある。

このような大規模システムにおいては、特に、ホールシステムでは、前述した第２の従来例のように、ＡＣ２４Ｖ変換トランスを用いて、ＡＣ２４Ｖの低電圧を遊技機に供給している。第２の従来例では、スイッチング素子を有する昇圧型チョッパ回路やスイッチング電源回路等が設けられている。このため、例えば、図２０に示すように、個々の遊技機から広帯域の時間長の短い（例えば、２μｓ）インパルス性雑音が発生する。

このインパルス性雑音は、ＡＣ２４Ｖ変換トランスを経由して電力線に重畳されるが、ＡＣ２４Ｖ変換トランスは、基本的にＬ（インダクタンス）であり、電力線はＣ（キャパシタンス）であるため、このＬＣでＬＰＦが形成され、前述した広帯域の時間長の短いインパルス性雑音は、例えば、図２１に示すように、狭帯域の時間長の長い（例えば、１０〜２０μｓ）インパルス性雑音に変換される。この時間長が長いインパルス性雑音は、１回に発生するエラー発生時間長が長くなるばかりでなく、複数のインパルス性雑音が重畳することになる。

さらに、前述したホールシステムにおいて、前述した第３の従来例のように、各遊技機に前述したＲＦＩＤリーダ／ライターが搭載された場合、図２０及び図２１に示すような個々の遊技機からの雑音以外に、図１７に示す雑音特性を有する大振幅で単一トーンの雑音が発生すると同時に、この種の雑音が多重された場合には、図２２や図２３に示すような時間軸上で大きく変動する変動雑音が発生するおそれがある。

すなわち、ホールシステムでは、各遊技機に設けられているＲＦＩＤリーダ／ライターからの送信信号は、電力線に誘導されて複雑に重畳されているため、多数の送信信号がすべてプラス相関で多重された場合には、例えば、図２２に示すように、単一トーンの巨大な振幅の雑音（巨大振幅雑音）になる一方、多数の送信信号がすべてマイナス相関で多重された場合には、例えば、図２３に示すように雑音が消滅する場合もある。また、この種の雑音は、時間的変動が大きいという特徴がある。さらに、図２２に示す雑音と図２３に示す雑音が秒単位で繰り返される場合もある。

したがって、このような雑音環境下では、ＰＬＣシステムとＲＦＩＤリーダ／ライターとの共存が重要である。そして、この共存の課題として、（１）ＰＬＣシステムからＲＦＩＤリーダ／ライターへの影響回避と、（２）ＲＦＩＤリーダ／ライターからＰＬＣシステムへの影響回避とがある。

前述した課題のうち、（１）の課題については、前述した第４の従来例に係る送受信側のノッチにより解決することが可能である。これに対し、（２）の課題、特に、ＰＬＣシステムにおける巨大振幅雑音に対する雑音耐力向上と、変動雑音に対する雑音耐力向上という２つの大きな課題、中でも、変動雑音に関し電力線で複雑に非同期で発生する時間長の長い雑音環境下における安定したデータ通信の確保、ゲイン調整に関する新たな雑音耐力確保という課題については、第４の従来例では十分に対応できないという問題があった。

本発明は、前述した事情に鑑みてなされたものであり、前述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができる多重伝送装置及び多重伝送方法を提供することを目的とする。

前述した課題を解決するために、請求項１記載の発明に係る多重伝送装置は、親機と、中継機と、前記中継機に属する複数の子機との間で電力線を介してデータ通信を行う電力線通信システムに備えられ、前記データを多重化し、伝送する多重伝送装置であって、受信信号から前記データを分離する多重分離処理部を有し、前記多重分離処理部は、受信された時間軸上の全チャネルの多重信号に対してゲイン調整を行う第１のゲイン調整手段と、前記時間軸上の全チャネルの多重信号から変換された個々のチャネルの周波数軸上の信号に対してゲイン調整を行う第２のゲイン調整手段とを有し、前記第２のゲイン調整手段は、前記周波数軸上の信号のリアル成分及びイマジナリ成分を二乗加算して二乗パワー信号を出力する二乗回路と、前記二乗パワー信号を積分して二乗和パワー信号を出力するパワー積分回路と、前記二乗和パワー信号の上位ビットの「０」の数をカウントするゼロカウンタと、前記二乗和パワー信号の下位ビットから必要ビット数分の値を抽出する下位ビット抽出回路と、前記ゼロカウンタのカウント値に基づいて、前記周波数軸上の信号について対数リニアのレベル検出を行ってビット単位でゲイン制御を行う第１のゲイン制御手段と、前記ゼロカウンタのカウント値及び前記下位ビット抽出回路の抽出値に基づいて、前記第１のゲイン制御手段から出力される前記個々のチャネルの周波数軸上の信号についてゲインの微調整を行う第２のゲイン制御手段とを有し、前記第１のゲイン調整手段は、受信信号のレベル検出を行う複数のレベル検出点を時間軸上に設け、複数のレベル検出点による複数のレベル値の中から中央のレベル値を抽出し、当該抽出した中央のレベル値によりゲイン調整を行う、ことを特徴としている。

また、請求項２に記載の発明に係る多重伝送方法は、親機と、中継機と、前記中継機に属する複数の子機との間で電力線を介してデータ通信を行う電力線通信システムにおいて、前記データを多重化し、伝送する多重伝送方法であって、受信信号から前記データを分離する多重分離処理過程を有し、前記多重分離処理過程は、受信された時間軸上の全チャネルの多重信号に対してゲイン調整を行う第１のゲイン調整過程と、前記時間軸上の全チャネルの多重信号から変換された個々のチャネルの周波数軸上の信号に対してゲイン調整を行う第２のゲイン調整過程とを有し、前記第２のゲイン調整過程は、前記周波数軸上の信号のリアル成分及びイマジナリ成分を二乗加算して二乗パワー信号を出力する二乗過程と、前記二乗パワー信号を積分して二乗和パワー信号を出力するパワー積分過程と、前記二乗和パワー信号の上位ビットの「０」の数をカウントするゼロカウント過程と、前記二乗和パワー信号の下位ビットから必要ビット数分の値を抽出する下位ビット抽出過程と、前記ゼロカウント過程のカウント値に基づいて、前記周波数軸上の信号について対数リニアのレベル検出を行ってビット単位でゲイン制御を行う第１のゲイン制御過程と、前記ゼロカウント過程のカウント値及び前記下位ビット抽出過程の抽出値に基づいて、前記第１のゲイン制御過程から出力される前記個々のチャネルの周波数軸上の信号についてゲインの微調整を行う第２のゲイン制御過程とを有し、前記第１のゲイン調整過程は、受信信号のレベル検出を行う複数のレベル検出点を時間軸上に設け、複数のレベル検出点による複数のレベル値の中から中央のレベル値を抽出し、当該抽出した中央のレベル値によりゲイン調整を行う、ことを特徴としている。

本発明によれば、親機と、複数の中継機と、各中継機に属する複数の子機との間で電力線を介してデータ通信を行う大規模な電力線通信システムにおいて、電力線通信システムの使用周波数帯域と使用周波数帯域とが一部重なる端末と互いに与える影響を回避して共存することができる。特に、大振幅の雑音や時間変動が大きい雑音に対する耐力を従来に比べて向上させることができるとともに、より安定したデータ通信を確保して実効速度を向上させることができる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係る多重伝送装置を適用したＰＬＣシステムの概略構成の一例を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。

各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、前述したＡＣ２４Ｖ変換トランス等を有し、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。

一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。

フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４_１及び３４_２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４_１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。

親機３４_１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４_２から信号線３７_１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４_２もＰＬＣモデム（図示略）を有しており、親機３４_１から信号線３７_１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７_２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４_２は、生成した信号を通信線３７_２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４_２から通信線３７_２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７_２を介して親機３４_２に供給する。

ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。

図２は、本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。マスタフレームは、図２に示すように、同期信号としてのビーコン信号ＢＣ１及びＢＣ２並びに特定中継機帯域等の送受信に用いられる同期信号エリアと、データの送受信に用いられるデータエリア等とから構成されている。

ビーコン信号ＢＣ１は、親機３４_１と子機４６との間及び親機３４_２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数の子機２との間で同期をとるための同期信号である。図２から分かるように、ビーコン信号ＢＣ１は、同期信号としてのビーコン信号ＢＣ１と、ゲインスイッチ（ＧＳＷ）に関する情報と、トレーニング信号ＴＲと、データ（ＤＴ）とから構成されている。一方、ユーザデータは、ゲインスイッチ（ＧＳＷ）に関する情報と、トレーニング信号ＴＲと、データ（ＤＴ）とから構成されている。以上説明した信号は、マスターフレームに同期してタイムスロットが時間軸上で固定されている。

一方、特定中継機帯域は、中継機４と当該中継機４に属する子機２との間における送信権に関する情報が含まれる。すなわち、中継機４の制御プログラムは、この特定中継機帯域を、親機３４_２から送信されたアドレス情報を当該中継機４に属する子機２に送信するための帯域として使用する。この特定中継機帯域を、第２の送信権タイムスロットになる。そして、この特定中継機帯域が設けられていることにより、親機３４_２から送信された送信権情報はある特定の中継機４のみが送信可能であるので、すべての中継機４から送信される信号が衝突することはない。この特定中継機帯域は、各中継機４において、親機３４_２からの送信権情報を当該中継機４に属する子機２に転送する場合や、当該中継機４に属する子機２からのイベント情報を親機３４_２に転送する場合に使用される。以上説明した特定中継機帯域は、ゲインスイッチ（ＧＳＷ）に関する情報と、トレーニング信号ＴＲと、データ（ＤＴ）とから構成されている。また、ユーザデータは、ゲインスイッチ（ＧＳＷ）に関する情報と、トレーニング信号ＴＲと、データ（ＤＴ）とから構成されている。以上説明した信号は、マスターフレームに同期してタイムスロットが時間軸上で固定されている。

前述したゲインスイッチ（ＧＳＷ）に関する情報は、受信側において、受信信号のゲイン調整をするために用いられる。トレーニング信号ＴＲは、ユーザデータの受信に先立って行われるトレーニングに用いられるものである。以上説明した信号は、マスターフレームに同期してタイムスロットが時間軸上で固定されている。

親機３４_２、中継機４又は子機２は、親機３４_２、中継機４又は子機２から全チャネルを使用して送信されるトレーニング信号ＴＲを用いて、データ伝送路としてのキャリア位相及びキャリア振幅の各種引き込み動作の確立をチャネル単位で実施することにより、データ通信を確立する。

図３は、子機２を構成するＰＬＣモデム６１の構成の一例を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。

ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。多重分離処理部７３の構成については、後述する。

多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。

信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。

ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上の信号を、時間軸上の信号に変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上の信号を波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。

アナログ部６３は、ローパスフィルタ（ＬＰＦ）８１と、フィルタ８２と、アナログゲインスイッチ（ＡＧＳＷ）８３と、ＶＣＸＯ８４とから構成されている。ＬＰＦ８１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。フィルタ８２は、例えば、ハイパスフィルタ（ＨＰＦ）やＬＰＦ等からなり、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分及び高域成分を除去する。

ＡＧＳＷ８３は、例えば、オペアンプと、複数の抵抗と、スイッチとから構成されている。ＡＧＳＷ８３は、フィルタ８２から供給される受信信号を多重分離処理部７３を構成する変換ＲＯＭ１０９（図４参照）から供給されるゲイン調整信号により所望のレベルまで増幅して出力する。ＶＣＸＯ８４は、多重分離処理部７３を構成するＰＬＬ回路９９（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器９１に供給する。

図３に示す接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。

電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部８８と、スイッチング電源で構成された電源出力部８８のスイッチング雑音の漏洩を抑制する電源フィルタ８９とを有している。送信ドライバ回路６５は、ＬＰＦ８１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。

次に、多重分離処理部７３の構成の一例について、図４を参照して説明する。図４において、図３の各部に対応する部分には同一の符号を付け、その説明を省略する。多重分離処理部７３は、Ａ／Ｄ変換器９１と、復調部（ＤＥＭ）９２と、ＬＰＦ９３と、デジタルゲインスイッチ（ＤＧＳＷ）９４と、高速フーリエ変換部（ＦＦＴ）９５と、タイミングゲインスイッチ（ＴＩＭＧＳＷ）９６と、デコーダ（ＤＥＣ）９７と、タイミング抽出部（ＴＩＭ抽出部）９８と、ＰＬＬ回路９９と、ＤＣ成分平均値算出回路１００と、遅延回路１０１と、加算器１０２と、絶対値平均値算出回路１０３と、ｄＢ変換回路１０４と、５ＭＦ（メディアンフィルタ）１０５と、正規化回路１０６と、制御回路１０７と、ｄＢ差分検出回路１０８と、変換ＲＯＭ１０９とから構成されている。

図４に示す構成要素のうち、ＡＧＳＷ８３、Ａ／Ｄ変換器９１、ＤＥＭ９２、ＬＰＦ９３、ＤＧＳＷ９４、ＤＣ成分平均値算出回路１００、遅延回路１０１、加算器１０２、絶対値平均値算出回路１０３、ｄＢ変換回路１０４、５ＭＦ１０５、正規化回路１０６、制御回路１０７、ｄＢ差分検出回路１０８及び変換ＲＯＭ１０９は、第１のゲイン調整手段（時間軸上のゲイン調整手段）としてのＡ／Ｄ−ＧＳＷを構成している。

Ａ／Ｄ変換器９１は、ＡＧＳＷ８３からの受信信号を、例えば、１２ビットのディジタル受信信号に変換する。ＤＥＭ９２は、Ａ／Ｄ変換器９１からのディジタル受信信号の中心キャリア成分の余弦関数成分及び正弦関数成分で復調してベースバンド信号とする。ＬＰＦ９３は、ＤＥＭ９２からのベースバンド信号から不要な高調波やＡ／Ｄ変換器９１等で発生しているＤＣ成分を不要帯域成分として除去し、所望のベースバンド信号を得る。ＤＧＳＷ９４は、ＬＰＦ９３からのベースバンド信号のゲインを変換ＲＯＭ１０９から供給されるゲイン調整信号により調整して出力する。

以上説明したように、ゲインスイッチにおけるゲイン調整をアナログ側のＡＧＳＷ８３とディジタル側のＤＧＳＷ９４とに２分し、ディジタル側のＤＧＳＷ９４による制御をＤＥＭ９２及びＬＰＦ９３の後段に配置している。この結果、ゲイン調整をアナログ側で切り替える時にＤＣ過渡応答がある場合でも、受信信号が、ＤＥＭ９２及びＬＰＦ９３等で飽和することなく、安定したゲイン調整が可能となる。

ＦＦＴ９５は、ＤＧＳＷ９４からの１６ビットの時間軸上の信号を個々のチャネルの例えば、２２ビットの周波数軸上の信号に変換する。ＴＩＭＧＳＷ９６は、第２のゲイン調整手段（周波数軸上のゲイン調整手段）であり、ＴＩＭ−ＧＳＷ制御時には、ＦＦＴ９５から供給される個々のチャネルの例えば、２２ビットの周波数軸上の信号について、周波数軸上でゲインを粗調整した後、周波数軸上で位相及び振幅に関しゲインを微調整する。ＴＩＭＧＳＷ９６の構成については、後述する。

ＤＥＣ９７は、まず、ＴＩＭＧＳＷ９６からの周波数軸上の信号について受信信号点を判定する。次に、ＤＥＣ９７は、受信信号点を判定した信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、図３に示すＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。

ＴＩＭ抽出部９８は、ＴＩＭＧＳＷ９６からの個々のチャネルの周波数軸上の信号に基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。ＰＬＬ回路９９は、電圧制御型水晶発振器（ＶＣＸＯ）８４を制御して、所望の同期を確立する。

ＤＣ成分平均値算出回路１００は、Ａ／Ｄ変換器９１からの１２ビットのディジタル信号の例えば、６４サンプル分を加算して例えば、１８ビットのＤＣ成分を出力する。遅延回路１０１は、Ａ／Ｄ変換器９１からの１２ビットのディジタル信号の６４サンプル分を遅延する。加算器１０２は、遅延回路１０１から供給される１２ビットのディジタル信号の６４サンプル分から、ＤＣ成分平均値算出回路１００で算出した１８ビットのＤＣ成分を減算して例えば、１９ビットのディジタル信号を出力する。ＤＣ成分平均値算出回路１００、遅延回路１０１及び加算器１０２は、ＤＣ成分除去回路を構成している。

前述したＤＣ成分平均値算出回路１００では、加算数値を２のべき乗に設定しているため、平均値は単純なビットシフト（６４サンプル＝６ビットシフト）で割り算が可能であり、瞬時に平均値を得ることができる。この平均値は、Ａ／Ｄ変換器９１で発生しているＤＣ過渡応答やＤＣオフセットであるため、実際の受信レベルからすると雑音成分となる。このようなことから、前述したＤＣ成分を除去するため、遅延回路１０１を設けるとともに、この遅延回路１０１の出力から、ＤＣ成分平均値算出回路１００で算出したＤＣ成分を加算器１０２で減算しているのである。

絶対値平均値算出回路１０３は、加算器１０２からの１９ビットのディジタル信号の絶対値をとった後、この絶対値信号を５１２サンプル分加算し、平均値を算出する。絶対値平均値算出回路１０３から出力されるディジタル信号のビット数は２８ビットである。時間軸上のアナログ信号はスカラー信号であるとともに、厳密な二乗パワー信号は不要なため、絶対値平均値算出回路１０３は、簡単な構成で前述したディジタル信号の絶対値をとる。この絶対値平均値算出回路１０３でも、加算数値を２のべき乗に設定しているため、平均値は単純なビットシフト（５１２サンプル＝９ビットシフト）で割り算が可能であり、瞬時に平均値を得ることができる。

ここで、図５に絶対値平均値算出回路１０３から出力される２８ビットのディジタル信号Ｄ_ＬＩＮの構成の一例を示す。第０ビット〜第３ビットは不問（Ｘ）、第４ビット〜第９ビットは第１０ビットである「１」以下の下位ビット、第１０ビットは「１」、第１１ビット〜第２７ビットは最大で２１個の「０」で構成される。

ここで、２８ビットのディジタル信号が図５に示すように構成される理由について以下に説明する。まず、２８ビットという数値は、入力のビット数から絶対値処理や加算処理等を実施した時の単純必要ビット数である。次に、「０」ビット数の数（今の場合、最大で２１個）は、本実施の形態に係るＰＬＣモデム６１において、どの程度の追従範囲を確保できるように設計するかに基づいて決定される。演算結果は絶対値化しているので、入力レベルが６ｄＢ変化すると、１ビット分だけ「０」の数が変化する。信号がどれだけ微小であっても、下位ビット側に一般に「１」が現れることになる。この「１」の数を何ビットとするかにより、本実施の形態に係るＰＬＣモデム６１の精度が決定される。本実施の形態に係るＰＬＣモデム６１において、「１」の数を６ビットとしたは、このビット数であれば所望の精度は確保できると発明者らが判断したためである。このビット数を増やせば増やすほど精度は向上するが、逆に変換ＲＯＭの記憶容量が増大する。

ｄＢ変換回路１０４は、２８ビットのリニアなディジタル信号Ｄ_ＬＩＮを７ビットの対数軸上のディジタル信号Ｄ_ＬＯＧに変換する。図６は、ｄＢ変換回路１０４の構成の一例を示すブロック図である。ｄＢ変換回路１０４は、ゼロカウンタ１１１と、下位ビット抽出回路１１２と、変換ＲＯＭ１１３及び１１４と、加算器１１５とから構成されている。

ゼロカウンタ１１１は、絶対値平均値算出回路１０３から供給されるディジタル信号Ｄ_ＬＩＮの上位ビットの「０」の数（カウント値）をカウントする。下位ビット抽出回路１１２は、前述したディジタル信号Ｄ_ＬＩＮの例えば、第１０ビットである「１」以下の下位６ビット（第４ビット〜第９ビット）の値（抽出ビット情報）を抽出する。変換ＲＯＭ１１３は、ゼロカウンタ１１１から供給されるカウント値を７ビットの情報に変換する。変換ＲＯＭ１１４は、下位ビット抽出回路１１２から供給される抽出ビット情報を３ビットの情報（０〜６ｄＢ）に変換する。加算器１１５は、変換ＲＯＭ１１３から供給される７ビットの情報と、変換ＲＯＭ１１４から供給される３ビットの情報とを加算した後、最終的に７ビットの情報（１２８ｄＢ）に変換して出力する。

２８ビットのディジタル信号Ｄ_ＬＩＮの「０」の数が最大で２１個であるということは、１ビットが６ｄＢであるので、全部で１２６ｄＢ（２１ビット×６ｄＢ）となる。一方、Ａ／Ｄ−ＧＳＷでは、必要とするダイナミックレンジは、例えば、Ａ／Ｄ変換器９１の分解能が１２ビットである場合、ピークＳ／Ｎは（６×１２＋２）ｄＢ＝７４ｄＢである。したがって、１２６ｄＢあれば十分である。出力を６ビットとした場合、６４通り１ｄＢ単位の精度であれば、６４ｄＢの範囲となり、不足する。そこで、変換ＲＯＭ１１３がゼロカウンタ１１１からのカウント値として７ビットを確保すれば、１２８ｄＢの範囲をカバーでき、分解能が１２ビットであるＡ／Ｄ変換器９１の情報に対してフルに対応可能となる。

一方、「１」以下の下位６ビット（例えば、第４ビット〜第９ビット）はリニアの情報であるが、「０」の数が１個で６ｄＢに相当するので、下位６ビットは必ず６ｄＢの変化範囲に入ることになる。この６ｄＢの変化範囲において、例えば、±０．５ｄＢの精度を確保する場合には、対数軸でも１２通り（６／０．５＝１２）の情報が必要である。一方、下位６ビットは対数リニアではないので、多少多めの６ビット情報として所望の精度±０．５ｄＢを確保している。その結果、１ｄＢ単位の情報で０〜６ｄＢをカバーできれば良いので、最低３ビットあれば十分である。このように構成したことにより、少ない記憶容量と小さな回路規模で高精度の制御を実現することができる。

以上説明した構成を有するｄＢ変換回路１０４を、図４に示すように、Ａ／Ｄ−ＧＳＷの制御ループに設けることにより、この後の処理をリニア制御でなく、すべて対数リニア制御とすることができる。また、対数処理であるので、リニア信号の演算における乗算及び除算が対数信号では加算及び減算となるので、高価な乗算器及び除算器に換えて、極めて簡単で安価な加算器及び加算器を用いて高精度のゲイン制御をすることができる。この結果、多重分離処理部７３では、高価な乗算器はＤＧＳＷ９４に１個設けるだけで良く、安価に構成することができる。また、ｄＢ変換回路１０４により、演算ビット数も２８ビットから７ビットに変換されるので、ｄＢ変換回路１０４より後段の回路を極めて簡単な構成で実現することができる。

５ＭＦ１０５は、ｄＢ変換回路１０４から供給される７ビットの対数的な連続する５つの平均レベル値の中から中央の平均レベル値を抽出する。ここで、メディアンフィルタ（ＭＦ）とは、入力信号の時間軸上の前後に一定の領域（ウィンドウ）を設定し，各信号が有しているデータをウィンドウ内の全データのメディアン（中央値）に置き換える処理を行うものをいう。この５ＭＦ１０５において、最大２つの非同期のインパルス性雑音が除去される。

正規化回路１０６は、安定したレベル制御を実現するために、５ＭＦ１０５から供給される平均レベル値（Ａ／Ｄ変換器９１に入力されたレベル情報）から回線上の受信レベル情報を復元する。図７は、正規化回路１０６の構成の一例を示すブロック図である。正規化回路１０６は、図７の例では、加算器１１６により構成されている。回線上の受信レベル情報は、Ａ／Ｄ変換器９１の入力レベルから、ＡＧＳＷ８３で信号増幅に用いたゲイン信号に対応したレベル情報を減算したレベル情報となる。したがって、正規化回路１０６、すなわち、加算器１１６は、５ＭＦ１０５から供給される７ビットの５ＭＦ出力信号から、制御回路１０７から供給される６ビットのゲイン信号を対数軸上で減算し、最終的な８ビットの正規化信号（回線上の受信レベル情報）を得る。

ｄＢ差分検出回路１０８は、図８に示すように、遅延回路１１７と、加算器１１８及び１１９と、極性判定回路１２０とから構成されている。遅延回路１１７は、正規化回路１０６から供給される正規化信号のレベルを１サンプル分だけ遅延する。加算器１１８は、正規化回路１０６から供給される正規化信号のレベルから、遅延回路１１７から供給される１サンプル前の正規化信号のレベルを減算する。加算器１１９は、加算器１１８から供給される減算結果から所定の閾値を減算する。極性判定回路１２０は、加算器１１９から供給される減算結果に基づいて、極性判定を行うことにより、何らかの受信信号が到来したことを認識して、ｄＢ差分検出信号ＤｄＢを出力する。このｄＢ差分検出信号ＤｄＢは、例えば、ＣＳＭＡ−ＣＡ方式を採用した際にキャリアセンス信号として用いられる。

ここで、ｄＢ差分検出回路１０８を設ける理由について説明する。電力線では雑音レベルが時々刻々変化しており、かつ、雑音レベルが高いので、絶対レベルでキャリアの存在を検出することは困難である。このため、キャリアを受信開始したか否かをできるだけ精度よくキャッチできるように、相対レベル変化を用いる。そこで、ｄＢ差分をとることにより、受信信号到来時に相対レベルの変化が現れるので、これを検出する。前述した閾値は設計者がシステム要件を見ながら決定するが、例えば、６ｄＢ前後の値を用いれば良い。

極性判定回路１２０では、例えば、受信信号が到来前はｄＢ差分値が負の値になり、受信信号が到来した時点ではｄＢ差分値が正の値になるので、受信信号の到来を認識する。受信信号受信時には、同じレベルで相対レベルの変化は発生しないので、極性判定結果は負の状態となる。そこで、極性判定回路１２０では、加算器１１９の減算結果が負である場合に負の極性であると判定し、この判定結果に基づいて受信信号が到来したこと認識して、ｄＢ差分検出信号ＤｄＢを出力するのである。

制御回路１０７は、図９に示すように、変換回路１２１と、保持回路１２２と、中間値記憶回路１２３と、セレクタ１２４と、制限回路１２５とから構成されている。変換回路１２１は、図３に示すコントローラ８５から供給される外部制御信号ＥＸＣの立ち上がりエッジをトリガとして一定の時間幅のパルスからなるセレクト信号ＳＥＬを生成する。また、変換回路１２１は、前述した外部制御信号ＥＸＣの立ち上がりエッジをトリガとして一定時間経過後、正規化信号を更新保持可能なタイミングで正規化信号保持信号ＮＳＭを生成する。

保持回路１２２は、正規化回路１０６から供給される正規化信号を、変換回路１２１から供給される正規化信号保持信号ＮＳＭに基づいて、更新信号として保持する。このような処理を行うのは以下に示す理由による。すなわち、例えば、図１０（１）に示す構成を有するマスタフレームが供給された場合のみに、このマスターフレームのＡ／Ｄ−ＧＳＷ部の時間領域においてのみ、図１０（２）に斜線で示すように、図４に示すＡ／Ｄ−ＧＳＷのゲインを更新する必要があり、他の時間領域では当該Ａ／Ｄ−ＧＳＷのゲインを固定しておく必要があるからである。

図９に示すセレクタ１２４には、保持回路１２２に保持された更新信号が供給されるとともに、中間値記憶回路１２３に予め記憶された中間値が供給される。セレクタ１２４は、変換回路１２１から供給されるセレクト信号ＳＥＬのパルス幅の時間帯（図１５（８）の”Ｈ”レベルの期間参照）においてのみ、中間値を選択して出力する。以上説明した処理を行う理由について、以下に説明する。

Ａ／Ｄ変換器９１のカバー範囲は、分解能が例えば１２ビットである場合、１２×６ｄＢ＋２ｄＢ＝７４ｄＢであり、１００ｄＢレベルの信号を扱う場合には、ダイナミックレンジが不足している。また、本実施の形態では、Ａ／Ｄ−ＧＳＷはフィードバック構成となっているので、Ａ／Ｄ変換器９１がアナログ信号を実際にディジタル信号に変換しない限り、正確な補正をすることができない。

一方、幅広い範囲で補正を行う場合、例えば、Ａ／Ｄ変換器９１が高いゲインで待機している場合には、微小信号の取込みは可能であるが、逆に巨大な受信信号受信時には信号が飽和して正確な補正が不可能となる。これに対し、Ａ／Ｄ変換器９１が低いゲインで待機している場合には、巨大な受信信号の取込みは可能であるが、微小信号は取り込めなくなる。

そこで、広いダイナミックレンジを確保するとともに、広範囲のゲイン調整において１回の制御（信号受信）で最終値を正確に設定するために、制御の開始時にＡＧＳＷ８３のゲイン制御点を制御の中間点（デシベル中央値）に設定して待機するのである。これにより、レベルの大きい受信信号が入力された場合でもレベルの小さい受信信号が入力された場合でも、必ず、Ａ／Ｄ変換器９１からのディジタル信号に変換された受信信号のレベルを正確に把握することができ、受信ダイナミックレンジを最大限に確保することができる。

図９に示す制限回路１２５は、セレクタ１２４から供給される更新信号又は中間値に基づいて、ＡＧＳＷ８３及びＤＧＳＷ９４におけるゲイン調整内容を所望の範囲内に制限するとともに、正規化回路１０６（図４及び図７参照）に供給すべき６ビットのゲイン信号と、変換ＲＯＭ１０９（図４参照）の７ビットのアドレス信号を出力する。

図４に示す変換ＲＯＭ１０９は、制御回路１０７から供給される７ビットのアドレス信号に基づいて、ＡＧＳＷ８３に供給すべき７ビットのゲイン調整信号と、ＤＧＳＷ９４に供給すべき１６ビットのゲイン調整信号をそれぞれ読み出して出力する。

次に、図４に示すＴＩＭＧＳＷ９６の構成について図１１を参照して説明する。ＴＩＭＧＳＷ９６は、二乗回路１３１と、パワー（ＰＷＲ）積分回路１３２と、ゼロカウンタ１３３と、ビットセレクタ１３４と、下位ビット抽出回路１３５と、変換ＲＯＭ１３６と、乗算器１３７とから構成されている。

二乗回路１３１は、図４に示すＦＦＴ９５から供給される２２ビットの周波数軸上の信号のリアル成分及びマジナリ成分を二乗加算して例えば、４５ビットの二乗パワー（ＰＷＲ）信号を得る。この４５ビットの二乗ＰＷＲ信号は、１サンプル分のパワーである。ＰＷＲ積分回路１３２は、二乗回路１３１から供給される４５ビットの二乗ＰＷＲ信号のピークファクター成分及び雑音成分を除去するため、必要数分（例えば、１０サンプル分）の積分を行うことにより、１０サンプル分の４９ビットの二乗和ＰＷＲ信号を得る。

ゼロカウンタ１３３は、ＰＷＲ積分回路１３２から供給される４９ビットの二乗和ＰＷＲ信号の上位ビットの「０」の数（カウント値）をカウントする。この場合、４９ビットの二乗和ＰＷＲ信号は、二乗平均されているため、３ｄＢだけ信号レベルが低下するごとに上位ビットの「０」の数が増加していくこととなる。すなわち、信号レベルが３ｄＢ低下すると「０」の数が１個だけ増加し、信号レベルが６ｄＢ低下すると「０」の数が２個だけ増加することとなる。

ビットセレクタ１３４は、第１のゲイン制御手段と呼ぶべきものであり、ＦＦＴ９５からの２２ビットの周波数軸上の信号について、６ｄＢ単位で対数リニアのレベル検出を行うことにより、ビット単位であって、かつ、幅で９０ｄＢのゲイン制御を行う。ここで、図１２に、ＰＷＲ積分回路１３２から供給される４９ビットの二乗和ＰＷＲ信号の上位ビットの「０」の数（カウント値）の数に対応したビットセレクタ１３４の内容の一例を示す。図１２から、上位ビットの「０」の数（カウント値）が２個増加するごとにビットシフト量を１ビット単位で増加させ、６ｄＢ単位のゲイン制御を実現できることが分かる。

ビットセレクタ１３４の入力ビット数は全部で２２ビットであるため、ゲイン拡大量が少ない場合には、上位の１６ビットを抽出して出力し、ゲイン拡大量が大きい場合には、上位の極性ビットと下位の１５ビットを組み合わせ、そのうちの１６ビットを選択して抽出している。このような処理を行うことにより、必要なゲイン調整を高価で規模の大きい乗算器を用いることなく実現することができ、回路の低価格化、小型化が実現可能となる。

下位ビット抽出回路１３５は、前述したＰＷＲ積分回路１３２から供給される４９ビットの二乗和ＰＷＲ信号の上位ビットの「０」を除き、「１」以下の下位ビットのうち、必要ビット数分（例えば、６ビット分）の値（抽出ビット情報）を抽出する。ここで、下位ビット抽出回路１３５において、抽出ビット情報として６ビット分のビット抽出をしているのは、後述するように、出力レベル偏差を±０．５ｄＢに抑制するためである。

変換ＲＯＭ１３６は、第２のゲイン制御手段と呼ぶべきものであり、幅で６ｄＢのゲイン微調整を行うことにより、最終的な出力レベル偏差を±０．５ｄＢに抑制することができる。ここで、図１３に変換ＲＯＭ１３６の具体的な記憶内容の一例を示す。変換ＲＯＭ１３６は、カウント値と、このカウント値が３ｄＢ単位の情報又は６ｄＢ単位の情報のいずれかを示す１ビットの情報とがゼロカウンタ１３３から供給されるとともに、前述した抽出ビット情報のうち、常時「１」である最上位ビットを除いた残りの５ビットが下位ビット抽出回路１３５から供給される。

この結果、変換ＲＯＭ１３６のアドレスは、「００」_１６〜「３Ｆ」_１６の計６４通りとなる。前述したゼロカウンタ１３３及び下位ビット抽出回路１３５では、カウント値及び抽出ビット情報が切り捨て操作により抽出されているため、変換ＲＯＭ１３６のＨＥＸアドレス「１Ｆ」_１６で中心のほぼ０ｄＢとなり、ＨＥＸアドレス「００」_１６で＋３ｄＢ、ＨＥＸアドレス「２０」_１６で最大の６ｄＢの補正量となる。

図１３は、ＨＥＸアドレスに対する二乗和ＰＷＲ信号のＨＥＸ値、ＤＥＣ値及び１０進値の具体的な値のそれぞれの一例及び、これらの逆数値、ゲインｄＢ値及び最終制御ＨＥＸ値の具体的な数値のそれぞれの一例を示している。

図１１に示す乗算器１３７は、ビットセレクタ１３４から供給される１６ビットの情報と、変換ＲＯＭ１３６から供給される１６ビットの情報とを乗算した後、乗算結果を最終的なＴＩＭＧＳＷ９６の出力信号として出力する。

以下、本実施の形態について、前述した図１〜図１３の他、図１４〜図１６をも参照してさらに詳細に説明する。本実施の形態は、親機と、複数の中継機と、各中継機に属する複数の子機を備えた大規模なシステムにおいて、例えば、図２１に示すような複数の時間長の長いインパルス性雑音が存在している環境下において安定した瞬時の引き込みを実現するとともに、安定したゲイン調整を実現して安定したデータ通信を確保することを目的としている。

そこで、本実施の形態では、図１０及び図１６に示すように、時間軸上の全チャネルの多重信号に対してゲイン調整を行うＡ／Ｄ−ＧＳＷによるゲイン調整と、ＦＦＴ後の個々のチャネルの周波数軸上の信号に対してゲイン調整を行うＴＩＭ−ＧＳＷによるゲイン調整と、チャネル間で直交したトレーニング信号ＴＲについて個々のチャネルが干渉しない状態で最終的なキャリアの位相及び振幅の調整を行うトレーニング信号ＴＲに関するゲイン調整とを行うことにより、全体のゲイン調整を行っている。なお、トレーニング信号ＴＲに関するゲイン調整の詳細については、例えば、特開２００７−３２５０７１号公報を参照されたい。

図２１に示す時間長の長いインパルス性雑音は、時間軸上の雑音であるので、時間軸上の多重信号に対してゲイン調整を行うＡ／Ｄ−ＧＳＷによるゲイン調整により調整する必要がある。これに対し、一般に、ＦＦＴ処理が施された後の信号、例えば、５１２点ＦＦＴ処理が施された後の信号の場合、時間軸上のインパルス波形のピーク値が５１２分の１に減衰する。したがって、ＦＦＴ処理が施された後の信号のゲイン調整に関しては、前述した時間軸上の多重信号に対するゲイン調整と比較して、特別な処理は必要とされていない。

本実施の形態では、一定の時間軸上の離隔（ガード時間）を確保した複数の平均レベル検出点を設けることにより、複数のインパルス性雑音が混入した場合でも、安定したレベル検出を実現することができる。ここで、図１４にＡ／Ｄ−ＧＳＷ制御のタイムチャート（マクロ）の一例を示すとともに、図１５にＡ／Ｄ−ＧＳＷ制御のタイムチャート（ミクロ）の一例を示す。図１５において、「Ａｖｒ．１」〜「Ａｖｒ．５」と示しているのは、５箇所の平均レベル検出点であり、各平均レベル検出点の間にガード時間が設けられている。

例えば、理解を容易にするために、仮に２箇所の平均レベル検出点１及び２がガード時間を確保せずに連続している場合を考える。平均レベル検出点１と平均レベル検出点２との境界点にインパルス性雑音が混入した場合、両方の検出結果に雑音が混入してしまう。しかし、平均レベル検出点１と平均レベル検出点２との間に、例えば、１６μｓのガード時間を設けた場合、１６μｓ以下の時間長を有するインパルス性雑音（図２１参照）に対しては、平均レベル検出点１又は平均レベル検出点２のどちらかが影響を受けるが、両方が影響を受けることはない。

そこで、本実施の形態では、前述したように、５箇所の平均レベル検出点を設け、それぞれの間に４個のガード時間を確保することにより、２個のインパルス性雑音が非同期で混入した場合でも、安定したゲイン調整をすることができる。

また、本実施の形態では、前述した５箇所の独立した平均レベル検出点を設けるとともに、５ＭＦ１０５を設けているので、複数のインパルス性雑音に影響されることなく、安定してレベル検出をすることができる。前述したように、５箇所の独立した平均レベル検出点を設けることにより、５個の平均レベル値が得られるが、これらを５ＭＦ１０５に通過させることにより、中央値を選択することができ、２個のインパルス性雑音が混入した場合でも、安定したレベル検出が可能である。

また、本実施の形態では、図４に示すように、受信データのパスではなく、Ａ／Ｄ−ＧＳＷの制御ループ内に、ＤＣ成分平均値算出回路１００、遅延回路１０１及び加算器１０２からなるＤＣ成分除去回路を設けているので、ＤＣ成分除去時の劣化要因がなくなり、Ａ／Ｄ変換器９１で発生しているゲイン切替時のＤＣ過渡応答やＤＣオフセットを効率よく高精度に除去が可能であり、受信データのパスに影響を与えることなく、安定した引き込みを実現することができる。

また、本実施の形態では、Ａ／Ｄ−ＧＳＷによるゲイン調整はフィードバック型としている（図４参照）が、ＴＩＭ−ＧＳＷによるゲイン調整及びトレーニング信号ＴＲに関するゲイン調整はいずれもフィードフォワード型としているので、瞬時引き込みが可能である。

ここで、本実施の形態によるゲイン調整と、無線ＬＡＮによるゲイン調整との相違について説明する。無線ＬＡＮは、スロットタイムという時間間隔で時間軸がいわば量子化されている。この意味で同期は確立しやすいといえる。しかし、同期信号の前にＣＷ（Contention window）という時間的可変要素が入っているため、トレーニング信号がどの時点で到来するかが不定である。このため、受信側では、常時広帯域の窓を設けてトレーニング信号を待ち受け、トレーニング信号が到来した場合には、ゲイン調整などを実施する。このように、常時トレーニング信号を待ち受けて検出するという点では、無線ＬＡＮによるゲイン調整は雑音耐力が弱いといえる。

これに対し、本実施の形態によるゲイン調整では、マスタフレームを用いてすべてのＰＬＣモデムが同期しているので、すべてのＰＬＣモデムで時間軸の共有が可能である。また、ＧＳＷ等におけるトレーニング信号の伝送等は、すべてマスタフレームに同期し、送信点も受信点も時間軸を予め固定したポイントで行っている。このため、特別なトレーニング信号の検出等は不要であり、予め決められた時間軸で待ち受ける処理ができるため、無線ＬＡＮのように、トレーニング信号の到来が不定である場合と異なり、本実施の形態によるゲイン調整は、無線ＬＡＮに比較し、飛躍的に雑音耐力を向上させることが可能である。

また、本実施の形態は、親機と、複数の中継機と、各中継機に属する複数の子機との間で電力線を介してデータ通信を行う大規模なＰＬＣシステムにおいて、ＰＬＣモデムの使用周波数帯域と使用周波数帯域とが一部重なる端末（例えば、ＲＦＩＤリーダ／ライター）と互いに与える影響を回避して共存し、特に、大振幅の雑音や時間変動が大きい雑音が存在している環境下において安定したゲイン調整を行い、安定したデータ通信を確保することを目的としている。

そこで、この目的を実現するために、本実施の形態では、ＰＬＣモデムにおいて、送信側には、例えば、図１９に示す特性（１３．５６ＭＨｚ）を有する特定帯域漏洩低減（ノッチ）機能を搭載する。一方、ＰＬＣモデムにおいて、受信側にもノッチを搭載する。また、例えば、図１７に示す周波数特性を有するＲＦＩＤリーダ／ライターから電力線に混入する雑音を低減するために、図１８に示す特性を有する低サイドローブ復調技術を導入する。なお、これらの技術は、いずれも公知である（例えば、前述した非特許文献１参照）ので、その説明を省略する。

しかし、これらの公知技術を採用するだけでは、前述した動的変動劣化要因の環境下で安定したデータ通信を確保することは困難である。そして、前述した低サイドローブ復調技術の効果を最大限に高めて、図２２及び図２３に示す変動雑音の位相及び振幅（ゲイン）に追従することが前述した目的を実現するために最大のポイントとなる。

図２２及び図２３に示す変動雑音の変動現象は時間軸上ゆっくりとしているため、本実施の形態では、図２に示すマスタフレームの構成のうち、個々の受信信号の先頭において、図１０及び図１６に示すように、ゲイン制御を、Ａ／Ｄ−ＧＳＷによるゲイン調整（第１のゲイン調整手段、時間軸上のゲイン調整手段）と、ＴＩＭ−ＧＳＷによるゲイン調整（第２のゲイン調整手段、周波数軸上のゲイン調整手段）と、トレーニング信号ＴＲに関するゲイン調整とを広範囲かつ瞬時に行っている。

また、本実施の形態では、前述したように、Ａ／Ｄ−ＧＳＷによるゲイン調整はフィードバック型としている（図４参照）が、ＴＩＭ−ＧＳＷによるゲイン調整及びトレーニング信号ＴＲに関するゲイン調整はいずれもフィードフォワード型としているので、広範囲かつ瞬時の引き込みが可能である。
また、本実施の形態では、図１１に示すＴＩＭＧＳＷ９６において、ビットセレクタ１３４からなる第１のゲイン制御手段と、変換ＲＯＭ１３６からなる第２のゲイン制御手段とを設け、これらを対数制御とすることにより、極めて簡単な回路で高速かつ広範囲な制御を実現することができる。
また、本実施の形態では、図１１に示すＴＩＭＧＳＷ９６において、二乗回路１３１からなるＰＷＲ算出手段と、ＰＷＲ積分回路１３２とにより、高精度かつ広範囲の対数レベルでのパワー抽出を実現することができる。

また、本実施の形態では、時間軸上のゲイン調整手段（第１のゲイン調整手段）には、図４に示すＡ／Ｄ−ＧＳＷ（複数のインパルス性雑音調整回避手段）を設けることにより、安定したゲイン調整を行い、ＰＬＣモデムの使用周波数帯域と使用周波数帯域とが一部重なる端末（例えば、ＲＦＩＤリーダ／ライター）との共存を実現することができる。一方、周波数軸上のゲイン調整手段（第２のゲイン調整手段）には、図１１に示すＴＩＭＧＳＷ９６を設けることにより、瞬時に安定した広範囲の高精度のゲイン調整を可能としている。

次に、前述した構成を有する多重分離処理部７３及びその周辺の動作について説明する。図３に示すＣＭＣ６７及びトランス６６とを介して入力されたアナログの受信信号は、図３及び図４に示すフィルタ８２により、不要な低域成分及び高域成分が除去される。このアナログの受信信号は、ＡＧＳＷ８３において、変換ＲＯＭ１０９から供給されるゲイン調整信号により所望のレベルまで増幅されて出力される。このとき、図１５に示すように、ＡＧＳＷ８３のゲイン制御点は、制御の中間点（デシベル中央値）に設定される。

次に、ＡＧＳＷ８３から出力されたアナログの受信信号は、Ａ／Ｄ変換器９１において、例えば、１２ビットのデジタル信号に変換される。Ａ／Ｄ変換器９１から出力された１２ビットのデジタル信号は、ＤＣ成分平均値算出回路１００において、例えば、６４サンプル分が加算され、例えば、１８ビットのＤＣ成分として出力される。

また、Ａ／Ｄ変換器９１から出力された１２ビットのデジタル信号は、遅延回路１０１にも入力され、６４サンプル分が所定時間遅延される。次に、加算器１０２において、遅延回路１０１から出力された１２ビットのディジタル信号の６４サンプル分から、ＤＣ成分平均値算出回路１００から出力された１８ビットのＤＣ成分が減算され、例えば、１９ビットのディジタル信号として出力される。以上説明した処理により、１２ビットのデジタル信号から雑音成分であるＤＣ成分が除去される。

ＤＣ成分が除去された１９ビットのデジタル信号は、絶対値平均値算出回路１０３において、絶対値がとられた後、５１２サンプル分が加算され、平均値が算出され、例えば、図５に示すような２８ビットのリニアなディジタル信号Ｄ_ＬＩＮとして出力される。このリニアなディジタル信号Ｄ_ＬＩＮは、ｄＢ変換回路１０４において、７ビットの対数軸上のディジタル信号Ｄ_ＬＯＧに変換される。この実施の形態では、図１５（５）〜（７）に示すように、５箇所の平均レベル検出点と、各平均レベル検出点の間に４箇所のガード時間（例えば、１６μｓ）とを設けている。

次に、５ＭＦ１０５において、ガード時間により時間軸上で離隔された７ビットの対数的な５個の平均レベル値の中から中央の平均レベル値が抽出される。したがって、２個のインパルス性雑音が混入した場合でも、安定したレベル検出が可能であり、安定したゲイン調整をすることができる。

正規化回路１０６では、５ＭＦ１０５から供給される７ビットの５ＭＦ出力信号から、制御回路１０７から供給される６ビットのゲイン信号が対数軸上で減算されることにより、最終的な８ビットの正規化信号（回線上の受信レベル情報）が復元される。

次に、この正規化信号は、図８に示すｄＢ差分検出回路１０８の加算器１１８において、遅延回路１１７で遅延された１サンプル前の正規化信号のレベルとの差が求められ、加算器１１９において、所定の閾値と減算される。この減算結果が極性判定回路１２０に入力され、極性判定が行われ、何らかの受信信号が到来したことが認識されて、ｄＢ差分検出信号ＤｄＢとして出力される。

一方、図９に示す制御回路１０７の変換回路１２１では、図３に示すコントローラ８５から供給される外部制御信号ＥＸＣの立ち上がりエッジをトリガとして、一定の時間幅のパルスからなるセレクト信号ＳＥＬが生成されるとともに、この外部制御信号ＥＸＣの立ち上がりエッジをトリガとして一定時間経過後、正規化信号を更新保持可能なタイミングで正規化信号保持信号ＮＳＭが生成される。

また、前述した正規化信号は、制御回路１０７に入力され、図９に示す制御回路１０７の保持回路１２２において、変換回路１２１から供給される正規化信号保持信号ＮＳＭに基づいて、更新信号として保持される。これにより、例えば、図１０（１）に示す構成を有するマスタフレームが供給された場合のみに、このマスターフレームのＡ／Ｄ−ＧＳＷ部の時間領域においてのみ、図１０（２）に斜線で示すように、図４に示すＡ／Ｄ−ＧＳＷのゲインが更新され、他の時間領域で当該Ａ／Ｄ−ＧＳＷのゲインが固定される。

次に、図９において、セレクタ１２４には、保持回路１２２に保持された更新信号が供給されるとともに、中間値記憶回路１２３に予め記憶された中間値が供給される。これにより、セレクタ１２４からは、変換回路１２１から供給されるセレクト信号ＳＥＬのパルス幅の時間帯（図１５（８）の”Ｈ”レベルの期間）においてのみ、中間値が選択され、出力される。

次に、制限回路１２５において、セレクタ１２４から供給される更新信号又は中間値に基づいて、ＡＧＳＷ８３及びＤＧＳＷ９４におけるゲイン調整内容を所望の範囲内に制限するとともに、正規化回路１０６（図４及び図７参照）に供給すべき６ビットのゲイン信号と、変換ＲＯＭ１０９（図４参照）の７ビットのアドレス信号を出力する。

前述した７ビットのアドレス信号が供給されると、変換ＲＯＭ１０９は、ＡＧＳＷ８３に供給すべき７ビットのゲイン調整信号と、ＤＧＳＷ９４に供給すべき１６ビットのゲイン調整信号をそれぞれ読み出して出力する。
以上説明した動作により、約２０８μｓという短い時間帯に２つの非同期のインパルス性雑音が混入した場合でも、安定したゲイン調整が可能である。

次に、図４に示すＤＥＭ９２以降の動作について説明する。Ａ／Ｄ変換器９１でディジタル信号に変換された受信信号は、ＤＥＭ９２において、その中心キャリア成分の余弦関数成分及び正弦関数成分が復調され、ベースバンド信号となる。このベースバンド信号は、ＬＰＦ９３において、不要な高調波やＡ／Ｄ変換器９１等で発生しているＤＣ成分が不要帯域成分として除去され、所望のベースバンド信号となる。

次に、ＬＰＦ９３から出力されたベースバンド信号は、ＤＧＳＷ９４において、ゲインが変換ＲＯＭ１０９から供給されたゲイン調整信号により調整される。
次に、ＤＧＳＷ９４から出力された１６ビットの時間軸上の信号は、ＦＦＴ９５において、個々のチャネルの例えば、２２ビットの周波数軸上の信号に変換される。この２２ビットの周波数軸上の信号のリアル成分及びイマジナリ成分は、図１１に示す二乗回路１３１において、二乗加算され、例えば、４５ビットの二乗パワー（ＰＷＲ）信号が生成される。

次に、この４５ビットの二乗ＰＷＲ信号について、ＰＷＲ積分回路１３２において、必要数分（例えば、１０サンプル分）の積分が行われ、そのピークファクター成分及び雑音成分が除去され、１０サンプル分の４９ビットの二乗和ＰＷＲ信号が生成される。
次に、ＰＷＲ積分回路１３２から出力された４９ビットの二乗和ＰＷＲ信号の上位ビットの「０」の数（カウント値）がゼロカウンタ１３３においてカウントされる。

二乗和ＰＷＲ信号は、二乗平均されているため、３ｄＢ信号レベルが低下するごとに上位ビットの「０」の数が増加していくこととなる。信号レベルが３ｄＢ低下することにより「０」の数が１個、信号レベルが３ｄＢ低下することにより「０」の数が２個増加することとなる。したがって、ビットセレクタ１３４（第１のゲイン制御手段）においてビット単位のゲイン制御を行う場合には、６ｄＢ単位での対数リニアの信号レベル検出ができれば良いこととなる。

一方、前述した２２ビットの周波数軸上の信号は、ビットセレクタ１３４において、６ｄＢ単位で対数リニアのレベル検出が行われ、ビット単位であって、かつ、幅で９０ｄＢのゲイン制御が行われる。ビットセレクタ１３４の入力ビット数は全部で２２ビットであるため、ゲイン拡大量が少ない場合には、上位の１６ビットを抽出して出力し、ゲイン拡大量が大きい場合には、上位の極性ビットと下位の１５ビットを組み合わせ、そのうちの１６ビットを選択して抽出している。このように構成することにより、必要なゲイン制御を乗算器を用いることなく実現することができ、回路の小型化が可能となる。

また、前述したＰＷＲ積分回路１３２から出力された４９ビットの二乗和ＰＷＲ信号は、下位ビット抽出回路１３５において、「１」以下の下位ビットのうち、必要ビット数分（例えば、６ビット分）の値（抽出ビット情報）が抽出される。

変換ＲＯＭ１３６には、前述したカウント値と、このカウント値が３ｄＢ単位の情報又は６ｄＢ単位の情報のいずれかを示す１ビットの情報とがゼロカウンタ１３３から供給されるとともに、前述した抽出ビット情報のうち、常時「１」である最上位ビットを除いた残りの５ビットが下位ビット抽出回路１３５から供給される。この結果、変換ＲＯＭ１３６のアドレスは、「００」_１６〜「３Ｆ」_１６の計６４通りとなる。

次に、乗算器１３７では、ビットセレクタ１３４から供給される１６ビットの情報と、変換ＲＯＭ１３６から供給される１６ビットの情報とが乗算された後、乗算結果が最終的なＴＩＭＧＳＷ９６の出力信号として出力される。

このように、本実施の形態によれば、親機と、複数の中継機と、各中継機に属する複数の子機を備えた大規模なシステムにおいて、瞬時引き込みが可能で、かつ、複数の時間長の長いインパルス性雑音に対する耐力が従来に比べて向上させることができるとともに、より安定したデータ通信を確保して実効速度を向上させることができる。

また、本実施の形態によれば、前述した大規模なＰＬＣシステムにおいて、時間軸上でゲイン調整するＡ／Ｄ−ＧＳＷと、周波数軸上でゲイン調整するＴＩＭ−ＧＳＷ９６を設け、これらを瞬時に調整可能としているので、時間軸上で安定したゲイン調整が行えるとともに、周波数軸上で安定した広範囲の高精度のゲイン調整が可能となる。

また、本実施の形態によれば、第１のゲイン制御手段であるビットセレクタ１３４では幅で９０ｄＢのゲイン制御が可能である一方、第２のゲイン制御手段である変換ＲＯＭ１３６では幅で６ｄＢのゲイン制御が可能であり、最終的な出力レベル偏差を±０．５ｄＢに抑制することができる。

ＴＩＭ−ＧＳＷによるゲイン調整における引き込みに要する信号長は、本実施の形態では５個のサブフレーム（約１６μｓの時間長）間の受信信号を用いているため、約８０μｓの時間長（＝１６μｓ×５）で瞬時の引き込みを実現することができる。

なお、図２２及び図２３に示す雑音は、時間変動が秒単位であり、極めてゆっくりとした変動雑音である。一方、ＴＩＭ−ＧＳＷの瞬時引き込みは１個のマスターフレーム（例えば、時間長が１６ｍｓ）の中で、個々の受信信号を受信する前に実施（１個のマスターフレーム内では１０回以上実施）しているため、変動雑音の秒単位の変動要因と比較すれば、極めて高速な処理であるため、十分な変動追従が可能となる。この結果、例えば、多数のＲＦＩＤリーダ／ライターが稼働した環境下でも安定したデータ通信が実現可能となり、ＰＬＣモデムと使用周波数帯域が重なる多数の他の端末と共存することができる。

以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ８４を設ける例を示したが、これに限定されず、ＶＣＸＯ８４に換えて、ディジタル制御水晶発振器（ＤＣＸＯ）を設けても良い。ＶＣＸＯ８４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。

また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４_１及び３４_２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。

本発明の実施の形態に係る多重伝送装置を適用したＰＬＣシステムの概略構成の一例を示すブロック図である。 本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。 子機が有するＰＬＣモデムの構成の一例を示すブロック図である。 図３に示すＰＬＣモデムが有する多重分離処理部の構成の一例を示すブロック図である。 図４に示す多重分離処理部が有する絶対値平均値算出回路から出力される２８ビットのディジタル信号Ｄ_ＬＩＮの構成の一例を示す図である。 図４に示す多重分離処理部が有するｄＢ変換回路の構成の一例を示すブロック図である。 図４に示す多重分離処理部が有する正規化回路の構成の一例を示すブロック図である。 図４に示す多重分離処理部が有するｄＢ差分検出回路の構成の一例を示すブロック図である。 図４に示す多重分離処理部が有する制御回路の構成の一例を示すブロック図である。 マスタフレームの構成の一例及びタイミングチャート（Ａ／Ｄ−ＧＳＷパート）の一例を示す図である。 図４に示す多重分離処理部が有するＴＩＭＧＳＷの構成の一例を示すブロック図である。 図１１に示すＴＩＭＧＳＷが有するビットセレクタの調整内容の一例を示す図である。 図１１に示すＴＩＭＧＳＷが有する変換ＲＯＭの具体的な記憶内容の一例を示す図である。 Ａ／Ｄ−ＧＳＷ制御のタイムチャート（マクロ）の一例を示す図である。 Ａ／Ｄ−ＧＳＷ制御のタイムチャート（ミクロ）の一例を示す図である。 マスタフレームの構成の一例及びタイミングチャート（ＴＩＭ−ＧＳＷパート）の一例を示す図である。 ＲＦＩＤリーダ／ライターから電力線のコンセントに混入する雑音の周波数特性の一例を示す図である。 従来のＰＬＣモデムに導入されている低サイドローブ復調技術の特性の一例を示す図である。 従来のＰＬＣモデムに搭載されている特定帯域漏洩低減（ノッチ）機能の特性の一例を示す図である。 時間長が短いインパルス性雑音の波形の一例を示す図である。 時間長が長いインパルス性雑音の波形の一例を示す図である。 ＲＦＩＤリーダ／ライターから電力線のコンセントに混入する単一トーンの巨大な振幅の雑音（巨大振幅雑音）雑音の周波数特性の一例を示す図である。 ＲＦＩＤリーダ／ライターから電力線のコンセントに混入される雑音が消滅したことの一例を示す図である。

符号の説明

１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９…変圧器、１０，３７_１，３７_２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２２…変圧器、２３…６分岐回路、３１…フロア入口分電盤、３４_１，３４_２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８…Ｄ／Ａ変換器、８１，９３…ローパスフィルタ（ＬＰＦ）、８２…フィルタ、８３…アナログゲインスイッチ（ＡＧＳＷ）、８４…電圧制御型水晶発振器（ＶＣＸＯ）、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、８８…電源出力部、８９…電源フィルタ、９１…Ａ／Ｄ変換器、９２…復調部（ＤＥＭ）、９４…デジタルゲインスイッチ（ＤＧＳＷ）、９５…高速フーリエ変換部（ＦＦＴ）、９６…タイミングゲインスイッチ（ＴＩＭＧＳＷ）、９７…デコーダ（ＤＥＣ）、９８…タイミング抽出部（ＴＩＭ抽出部）、９９…ＰＬＬ回路、１０１…ＤＣ成分平均値算出回路、１０１…遅延回路、１０２，１１６，１１８，１１９…加算器、１０３…絶対値平均値算出回路、１０４…ｄＢ変換回路、１０５…５ＭＦ（メディアンフィルタ）、１０６…正規化回路、１０７…制御回路、１０８…ｄＢ差分検出回路、１０９，１１３，１１４，１３６…変換ＲＯＭ、１１１，１３３…ゼロカウンタ、１１２，１３５…下位ビット抽出回路、１１７…遅延回路、１２０…極性判定回路、１２１…変換回路、１２２…保持回路、１２３…中間値記憶回路、１２４…セレクタ、１２５…制限回路、１３１…二乗回路、１３２…パワー（ＰＷＲ）積分回路、１３４…ビットセレクタ、１３７…乗算器

Claims (2)

1. 親機と、中継機と、前記中継機に属する複数の子機との間で電力線を介してデータ通信を行う電力線通信システムに備えられ、前記データを多重化し、伝送する多重伝送装置であって、
   受信信号から前記データを分離する多重分離処理部を有し、
   前記多重分離処理部は、
   受信された時間軸上の全チャネルの多重信号に対してゲイン調整を行う第１のゲイン調整手段と、
   前記時間軸上の全チャネルの多重信号から変換された個々のチャネルの周波数軸上の信号に対してゲイン調整を行う第２のゲイン調整手段とを有し、
   前記第２のゲイン調整手段は、
   前記周波数軸上の信号のリアル成分及びイマジナリ成分を二乗加算して二乗パワー信号を出力する二乗回路と、
   前記二乗パワー信号を積分して二乗和パワー信号を出力するパワー積分回路と、
   前記二乗和パワー信号の上位ビットの「０」の数をカウントするゼロカウンタと、
   前記二乗和パワー信号の下位ビットから必要ビット数分の値を抽出する下位ビット抽出回路と、
   前記ゼロカウンタのカウント値に基づいて、前記周波数軸上の信号について対数リニアのレベル検出を行ってビット単位でゲイン制御を行う第１のゲイン制御手段と、
   前記ゼロカウンタのカウント値及び前記下位ビット抽出回路の抽出値に基づいて、前記第１のゲイン制御手段から出力される前記個々のチャネルの周波数軸上の信号についてゲインの微調整を行う第２のゲイン制御手段とを有し、
   前記第１のゲイン調整手段は、
   受信信号のレベル検出を行う複数のレベル検出点を時間軸上に設け、複数のレベル検出点による複数のレベル値の中から中央のレベル値を抽出し、当該抽出した中央のレベル値によりゲイン調整を行う、
   ことを特徴とする多重伝送装置。
2. 親機と、中継機と、前記中継機に属する複数の子機との間で電力線を介してデータ通信を行う電力線通信システムにおいて、前記データを多重化し、伝送する多重伝送方法であって、
   受信信号から前記データを分離する多重分離処理過程を有し、
   前記多重分離処理過程は、
   受信された時間軸上の全チャネルの多重信号に対してゲイン調整を行う第１のゲイン調整過程と、
   前記時間軸上の全チャネルの多重信号から変換された個々のチャネルの周波数軸上の信号に対してゲイン調整を行う第２のゲイン調整過程とを有し、
   前記第２のゲイン調整過程は、
   周波数軸上の信号のリアル成分及びイマジナリ成分を二乗加算して二乗パワー信号を出力する二乗過程と、
   前記二乗パワー信号を積分して二乗和パワー信号を出力するパワー積分過程と、
   前記二乗和パワー信号の上位ビットの「０」の数をカウントするゼロカウント過程と、
   前記二乗和パワー信号の下位ビットから必要ビット数分の値を抽出する下位ビット抽出過程と、
   前記ゼロカウント過程のカウント値に基づいて、前記周波数軸上の信号について対数リニアのレベル検出を行ってビット単位でゲイン制御を行う第１のゲイン制御過程と、
   前記ゼロカウント過程のカウント値及び前記下位ビット抽出過程の抽出値に基づいて、前記第１のゲイン制御過程から出力される前記個々のチャネルの周波数軸上の信号についてゲインの微調整を行う第２のゲイン制御過程とを有し、
   前記第１のゲイン調整過程は、
   受信信号のレベル検出を行う複数のレベル検出点を時間軸上に設け、複数のレベル検出点による複数のレベル値の中から中央のレベル値を抽出し、当該抽出した中央のレベル値によりゲイン調整を行う、
   ことを特徴とする多重伝送方法。

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