JP5638743B2 - Ｐｌｌ制御装置及びｐｌｌ制御方法 - Google Patents

Description

本発明は、例えば、データ通信用モデムのような伝送装置などにおけるＰＬＬ（Phase Locked Loop）制御装置及びＰＬＬ制御方法に関し、特に、電力線を介してデータ通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適なＰＬＬ制御装置及びＰＬＬ制御方法に関する。

パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。

遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。

すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。

各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。

また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。

さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。

また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。

さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。

分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。

ところで、複数のユーザ装置とヘッドエンド装置との間で電力線ネットワーク上でデータ通信するには、送信側と受信側とで同期をとる必要がある。そのためには、ＰＬＬ制御装置が必要不可欠であるが、従来、以下に示すものがあった。すなわち、このＰＬＬ制御装置は、Ａ／Ｄ変換器により受信信号をサンプリングした後、復調器により復調し、タイミング成分抽出回路によりタイミング成分を取り出し、第１積分回路及び第２積分回路により積分した後、電圧制御発振器を駆動して得られたサンプリング・クロックを当該Ａ／Ｄ変換器に印加するものである。このＰＬＬ制御装置では、電圧制御発振器の入力側に直流成分検出回路を設けている。まず、第２積分回路のみを使用してタイミング引込みを行い、引き込み後、直流成分検出回路により電圧制御発振器の入力側の直流成分を検出する。次に、検出された直流成分値を用いて第１積分回路を初期化し、以後第１積分回路と該第２積分回路を使用してタイミング引込みを行う（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。

特表２００４−５３１９４４号公報 特許第２０７８７９７号公報

ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数台の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で６４台の子機をそれぞれ設置する必要がある。

前述した電力線を介してデータ通信を行うＰＬＣシステムでは、一般に、受信レベルが高くても雑音レベルが高い場合もあれば、逆に受信レベルが低いがＳ／Ｎが良好な場合もあり、単純には、Ｓ／Ｎが受信レベルに依存しない性質を有している。また、電力線には、接続機器からの雑音や既存無線局等からの飛来雑音など、各種大振幅雑音が重畳される。さらに、大規模システムでは、伝送路ロスの増大、雑音レベルの増大が発生する。このため、大規模なＰＬＣシステム、特に、データ通信用モデム（ＰＬＣモデム）が有するＰＬＬ制御装置では、かなり広範囲の受信ダイナミックレンジと雑音耐力が要求される。

図７は、通信線で送信レベルを意図的に順次低下させ、その時の受信側でのジッタ量を実測したものである。図７からは、受信側での雑音環境は変動雑音挿入のため、実測値に時間軸上の変動が入っているが、単純ロス増大に伴い、対数軸でジッタ量が増大していることが分かる。図７に示す特性は、送信レベルを可変にして実測したものであるが、逆に受信レベルが固定でも受信側の雑音環境が変われば、同様な現象が発生することとなる。

また、ＰＬＬ制御装置には、電圧制御型水晶発振器（ＶＣＸＯ）やディジタル制御水晶発振器（ＤＣＸＯ）など、アナログ素子が用いられているため、これらのアナログ素子の特性のバラツキなどに起因してループゲインのバラツキも発生し、ジッタ量に影響する。したがって、これらのバラツキを吸収した安定した動作が要求される。ところが、前述した第２の従来例では、受信ダイナミックレンジの拡大、雑音耐力の向上及びアナログ素子の特性のバラツキなどに影響されない安定動作という要求に十分に応えることができないという問題があった。

本発明は、前述した事情に鑑みてなされたものであり、前述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができるＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。

前述した課題を解決するために、請求項１記載の発明に係るＰＬＬ制御装置は、基準信号に基づいてアナログの受信信号をディジタル信号に変換するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器からのディジタル信号に変換された受信信号をベースバンド信号に復調する復調部と、前記復調部からのベースバンド信号の時間軸上のデータをフーリエ変換により周波数軸上のデータに変換する高速フーリエ変換部と、前記高速フーリエ変換部からの周波数軸上のデータよりタイミング成分を抽出するタイミング抽出回路と、供給される制御係数に基づいて前記基準信号の位相及び／又は発振周波数を制御する可変発振器と、前記抽出されたタイミング成分に基づいて前記基準信号の前記位相及び／又は前記発振周波数を制御するための前記制御係数を出力する２次ＰＬＬ回路とを備え、前記２次ＰＬＬ回路は、前記抽出されたタイミング成分に基づいて制御係数を発生して出力する制御係数発生回路と、前記制御係数発生回路から出力される制御係数についてレベル調整を行い出力するループゲイン制御回路と、を有し、前記ループゲイン制御回路は、当該制御係数について６ｄＢ単位での対数軸上におけるレベル調整を行い出力する第１のレベル調整回路と、前記第１のレベル調整回路から出力される前記レベル調整が行われた制御係数について±６ｄＢレベルの微調整を行い出力する第２のレベル調整回路と、を有し、前記第２のレベル調整回路が出力する前記微調整が行われた制御係数は、前記可変発振器に供給されることを特徴としている。

また、請求項２に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記可変発振器に供給される前記制御係数の絶対値又は二乗値ＰＷＲを算出するパワー算出回路と、予め設定された基準値信号より前記パワー算出回路の出力信号を減算する減算器と、前記減算器の出力信号の極性を判定し、当該判定結果を第１の制御信号として前記第２のレベル調整回路に供給する極性判定回路とを備え、前記第２のレベル調整回路は、前記極性判定回路から供給される前記第１の制御信号に基づいて、前記第１のレベル調整回路から出力される制御係数について前記微調整を行うことを特徴としている。

また、請求項３記載の発明に係るＰＬＬ制御方法は、基準信号に基づいてアナログの受信信号をディジタル信号に変換し、当該ディジタル信号に変換された受信信号をベースバンド信号に復調し、当該ベースバンド信号の時間軸上のデータをフーリエ変換により周波数軸上のデータに変換し、当該周波数軸上のデータよりタイミング成分を抽出し、当該抽出されたタイミング成分に基づいて第１の制御係数を出力する第１の過程と、前記第１の制御係数に基づいて基準信号の位相及び／又は発振周波数を制御する第２の過程とを有し、前記第１の過程は、前記抽出されたタイミング成分について対数軸上で位相検出を行い、この結果に基づいて第２の制御係数を発生する第３の過程と、前記第３の過程で得られる当該第２の制御係数についてレベル調整を行い前記第１の制御係数として出力する第４の過程と、を有し、前記第４の過程は、前記第３の過程で得られる前記第２の制御係数について６ｄＢ単位での対数軸上におけるレベル調整を行い第３の制御係数として出力する第５の過程と、前記第５の過程で得られる前記第３の制御係数について±６ｄＢレベルの微調整を行い前記第１の制御係数として出力する第６の過程とを有していることを特徴とするＰＬＬ制御方法。

また、請求項４に記載の発明は、請求項３に記載のＰＬＬ制御方法に係り、前記第６の過程は、前記可変発振器に供給される前記第１の制御係数の絶対値又は二乗値ＰＷＲを算出する第７の過程と、予め設定された基準値信号より前記第７の過程の算出結果を減算する第８の過程と、前記第８の過程の減算結果の極性を判定し、当該極性の判定結果に基づいて前記第５の過程で得られる当該第３の制御係数についてレベル調整を行い前記第１の制御係数として出力する第９の過程とを有していることを特徴としている。

本発明によれば、各種大振幅雑音が発生したり、伝送路ロスの増大、雑音レベルの増大が発生したりするような、例えば、電力線を介してデータ通信を行う大規模なＰＬＣシステムに用いた場合でも、ＰＬＬの受信ダイナミックレンジを拡大することができるとともに、雑音耐力を向上させることができる。また、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性を得ることができる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。

各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。

一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。

フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４_１及び３４_２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４_１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。

親機３４_１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４_２から信号線３７_１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４_２もＰＬＣモデム（図示略）を有しており、親機３４_１から信号線３７_１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７_２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４_２は、生成した信号を通信線３７_２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４_２から通信線３７_２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７_２を介して親機３４_２に供給する。

ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。

図２は、本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。マスタフレームは、図２に示すように、同期信号としてのビーコン信号ＢＣ１及びＢＣ２の送受信に用いられる同期信号エリアと、データの送受信に用いられるデータエリア等とから構成されている。ビーコン信号ＢＣ１は、親機３４_１と子機４６との間及び親機３４_２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数台の子機２との間で同期をとるための同期信号である。

図３は、子機２を構成するＰＬＣモデム６１の構成を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。

ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。

多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。

信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。

ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上のデータを、時間軸上のデータに変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上のデータを波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。

多重分離処理部７３は、Ａ／Ｄ変換器７９と、復調部（ＤＥＭ）８０と、高速フーリエ変換部（ＦＦＴ）８１と、タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）８２と、信号点判定部８３と、差分・デスクランブル（ＤＳＣＲ）回路８４とから構成されている。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号に変換された受信信号を復調してベースバンド信号とした後、不要帯域を除去する。

ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。信号点判定部８３は、ＦＦＴ８１からの周波数軸上のデータについて受信信号点を判定する。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。そして、タイミング同期部８２は、電圧制御型水晶発振器（ＶＣＸＯ）９４を制御して、所望の同期を確立する。

差分・ＤＳＣＲ回路８４は、受信信号点が判定された信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、ＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。

アナログ部６３は、第１ローパスフィルタ（ＬＰＦ）９１と、ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）９２と、第２ＬＰＦ９３と、ＶＣＸＯ９４とから構成されている。第１ＬＰＦ９１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。ＨＰＦ＆ＧＳＷ９２は、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分を除去した後、所定レベルまで増幅する。第２ＬＰＦ９３は、ＨＰＦ＆ＧＳＷ９２からの受信信号の高域の不要帯域成分を除去する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０３（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器７９に供給する。

接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。

電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部９５と、スイッチング電源で構成された電源出力部９５のスイッチング雑音の漏洩を抑制する電源フィルタ９６とを有している。送信ドライバ回路６５は、第１ＬＰＦ９１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。

また、図４は、本発明の実施の形態に係るＰＬＬ制御装置の構成を示すブロック図である。図４において、図３の各部に対応する部分には同一の符号を付ける。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を、例えば、１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号を復調してベースバンド信号とした後、不要帯域を除去する。ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。

タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。また、タイミング同期部８２は、ＶＣＸＯ９４を制御して、所望の同期を確立する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０３から供給されるアナログのＰＬＬ制御信号（電圧）に基づいて位相／周波数を制御した基準クロックをＡ／Ｄ変換器７９に供給する。

タイミング同期部８２は、タイミング成分（ＴＩＭ）抽出回路１０１と、２次ＰＬＬ回路１０２と、Ｄ／Ａ変換器１０３とから構成されている。ＴＩＭ抽出回路１０１は、ＦＦＴ８１からの周波数軸上のデータよりタイミング成分であるＴＩＭ位相ベクトル信号（半径が１．０に正規化された信号）を抽出する。ＴＩＭ位相ベクトル信号は、例えば、１６ビットのリアル成分及びイマジナリ成分を有している。

２次ＰＬＬ回路１０２は、抽出されたＴＩＭ位相ベクトル信号の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御するディジタルのＰＬＬ制御信号を出力する。Ｄ／Ａ変換器１０３は、２次ＰＬＬ回路１０２からのディジタルのＰＬＬ制御信号をアナログのＰＬＬ制御信号に変換し、ＶＣＸＯ９４に供給する。

ここで、２次ＰＬＬ回路１０２を用いる理由について説明する。受信ダイナミックレンジを大きく確保するためには、その分受信側に高精度が要求される。この高精度の要求は、データ伝送路に対してだけでなく、同期系に対しても同様である。また、雑音耐力も要求される。この点、１次ＰＬＬ回路は高速で引き込むことが可能であるが、精度が十分ではない。また、１次ＰＬＬ回路は広帯域であるため、雑音に弱いという問題がある。結果として、１次ＰＬＬ回路では受信ダイナミックレンジの確保が困難となり、安定したデータ伝送が実現できないということになる。そこで、本実施の形態では、これらの問題を解決するために、２次ＰＬＬ回路１０２を用いている。なお、ＴＩＭ抽出回路１０１の詳細については、例えば、先に特許文献２として説明した特許第２０７８７９７号公報を参照されたい。

図５は、本発明の特徴である２次ＰＬＬ回路１０２の構成を示すブロック図である。２次ＰＬＬ回路１０２は、制御係数発生回路１１１と、ループゲイン制御回路１１２とから構成されている。本発明は、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上及び安定動作という課題を、制御係数発生回路１１１と、ループゲイン制御回路１１２を構成する第１のレベル調整回路１３１及び第２のレベル調整回路１３２とにより解決する。

受信ダイナミックレンジの拡大は、対数軸上での処理の導入が必須である。そこで、まず、制御係数発生回路１１１により、対数軸上で広範囲な位相検出を行うとともに、対数軸上で制御係数を発生する。次に、この制御係数に基づいて、第１のレベル調整回路１３１において６ｄＢ単位での対数軸上におけるレベル調整を行うとともに、第２のレベル調整回路１３２において±６ｄＢ程度の小規模なレベルの微調整を行うことにより、制御係数を所定のレベルに自動調整する。これにより、広範囲のレベル調整が可能となる。

また、ＶＣＸＯ９４のゲインが大きい場合には、ＰＬＬのループゲインが増大し、雑音帯域が増えるため、ジッタが増大し、制御係数の範囲も大きくなる。これに対し、ＶＣＸＯ９４のゲインが小さい場合には、ＰＬＬのループゲインが減少し、雑音帯域が狭くなり、ジッタが減少し、制御係数の範囲も小さくなる。したがって、安定した動作を行うＰＬＬを実現するためには、これらの制御係数のレベルを一定レベルに自動制御する手段が必要である。

そこで、ＶＣＸＯ９４のゲインに左右されず、受信信号のＳ／Ｎにも柔軟に対応可能とするため、前述した、制御係数発生回路１１１と、ループゲイン制御回路１１２を構成する第１のレベル調整回路及び第２のレベル調整回路とを設け、制御係数の平均レベルがある一定値になるように自動制御することにより、前述した、ＰＬＬの受信ダイナミックレンジの拡大及び雑音耐力向上及び安定動作という課題を解決する。

制御係数発生回路１１１は、対数軸上での広範囲な位相検出を行うとともに、対数軸上におけるビット単位でのＰＬＬ制御を行うための制御係数を発生するものである。この制御係数発生回路１１１は、極性判定回路１２１と、乗算器１２２と、対数軸検出・制御回路１２３とから構成されている。

極性判定回路１２１は、図４に示すＴＩＭ抽出回路１０１から供給されるＴＩＭ位相ベクトル信号のイマジナリ成分の極性を判定して、判定結果である正の極性「＋１．０」又は負の極性「−１．０」のいずれかを出力する。乗算器１２２は、対数軸検出・制御回路１２３を構成する変換ＲＯＭ１２６から供給されるＸＣＮＩ最適制御力に、極性判定回路１２１の判定結果（正の極性「＋１．０」又は負の極性「−１．０」）を乗算し、乗算結果を、正、負に変化する、対数軸で対数判定された対数制御用の制御係数としてループゲイン制御回路１１２に供給する。

対数軸検出・制御回路１２３は、保護回路１２４と、減算器１２５と、変換ＲＯＭ１２６と、カウンタ１２７と、極性判断回路１２８とから構成されている。保護回路１２４は、図４に示すＴＩＭ抽出回路１０１から供給されるＴＩＭ位相ベクトル信号の位相面を保護する。すなわち、保護回路１２４は、ＴＩＭ位相ベクトル信号のリアル成分が負の場合には、位相が±９０度を越えていることとなるため、最大値を示す「１．０」＝［４０００］を出力し、ＴＩＭ位相ベクトル信号のリアル成分が正の場合には、ＴＩＭ位相ベクトル信号のイマジナリ成分の絶対値を出力する。この結果、保護回路１２４の出力信号は、「０」〜「１．０」のプラスの値のみとなる。このように、保護回路１２４の出力信号をプラスの値に制限することにより、後段における位相判定が容易なもの（１回で可能）となる。

この実施の形態では、［ＸＸＸＸ］はＨＥＸ信号（１６進）（２の補数表現）を示すものとし、「ＸＸＸＸ」は通常のＤＥＣ信号、小数点信号を示すものとする。例えば、前述したように、［４０００］は「１．００」を示し、［Ｃ０００］は「−１．００」を示すこととなる。

カウンタ１２７は、外部から供給されるマスタフレームのトリガ信号によりそのカウント値が「０」に初期化され、当該カウント値「０」を出力し、変換ＲＯＭ１２６に供給する。また、カウンタ１２７は、極性判断回路１２８から供給される極性判定結果が「１」（負）である場合には、カウントイネイブルと判断し、カウント値をインクリメントする。一方、極性判断回路１２８から供給される極性判定結果が「０」（正）である場合には、カウンタ１２７は、カウントディスエイブルと判断し、カウントを停止する。

変換ＲＯＭ１２６には、アドレス「０」〜「１５」に対応して、例えば、図６に示す内容が記憶されている。変換ＲＯＭ１２６は、カウンタ１２７から供給されたカウント値に対応したアドレスから終了ＨＥＸ値を読み出して減算器１２５に供給する。また、変換ＲＯＭ１２６は、カウンタ１２７がカウントを停止した場合には、その際のカウント値に対応したアドレス領域に入力位相が存在するとして、このアドレス領域におけるＸＣＮＩ最適制御力（図６参照）を乗算器１２２に供給する。

減算器１２５は、変換ＲＯＭ１２６から供給される、アドレス「０」〜「１５」の上限値である終了ＨＥＸ値（図６参照）から、保護回路１２４の出力信号（「０」〜「１．０」）を減算する。極性判断回路１２８は、減算器１２５の出力信号、すなわち、減算結果が負である場合には、極性判定結果として「１」（負）をカウンタ１２７に供給する。一方、減算器１２５の減算結果が正である場合には、極性判断回路１２８は、極性判定結果として「０」（正）をカウンタ１２７に供給する。

ループゲイン制御回路１１２は、制御係数発生回路１１１から供給される制御係数の時間平均を一定に保持するものである。このループゲイン制御回路１１２を設けることにより、ＶＣＸＯ９４全体のゲインが一定に保持され、極めて安定したＰＬＬ制御装置を実現することが可能となる。

ループゲイン制御回路１１２は、第１のレベル調整回路１３１と、第２のレベル調整回路１３２と、パワー（ＰＷＲ）算出回路１３３と、減算器１３４と、極性判定回路１３５とから構成されている。第１のレベル調整回路１３１は、制御係数発生回路１１１から供給される制御係数について、６ｄＢ単位での対数軸上におけるレベル調整を行う（ビットセレクタで行う）。第２のレベル調整回路１３２は、第１のレベル調整回路１３１の出力信号について、±６ｄＢ程度の小規模なレベルの微調整を行った後、最終的な制御係数、すなわち、ＰＬＬ制御信号として図４に示すＤ／Ａ変換器１０３に供給する。

パワー（ＰＷＲ）算出回路１３３は、Ｄ／Ａ変換器１０３に供給される制御係数のレベルを一定レベルに保持するために、Ｄ／Ａ変換器１０３に供給される制御係数の絶対値又は二乗値ＰＷＲを算出する。減算器１３４は、予め設定された基準値信号ＲＥＦよりパワー（ＰＷＲ）算出回路１３３の出力信号を減算する。極性判定回路１３５は、減算器１３４の出力信号の極性を判定して、判定結果である正の極性「＋ＬＳＢ」又は負の極性「−ＬＳＢ」のいずれかを制御信号として出力する。極性判定回路１３５の判定結果は、正の極性「＋ＬＳＢ」又は負の極性「−ＬＳＢ」に限定されることなく、この値を変更することにより、第２のレベル調整回路１３２の追従速度等を変更することができる。

第１のレベル調整回路１３１は、乗算器１３６と、対数軸制御回路（第２の積分回路）１３７とから構成されている。乗算器１３６は、制御係数発生回路１１１から供給される制御係数と、対数軸制御回路（第２の積分回路）１３７から供給される制御信号とを乗算する。なお、乗算器１３６に換えて、ビットセレクタを設けても良い。

対数軸制御回路（第２の積分回路）１３７は、遅延回路１４１と、判断回路１４２と、加算器１４３とから構成されている。遅延回路１４１は、判断回路１４２から供給される制御信号を１サンプル時間分（１マスタフレーム分）遅延して出力する。判断回路１４２は、加算器１４３から供給される、乗算器１３６に供給すべき最終的な制御信号に上限又は下限の制限を加えるとともに、最終的な制御信号がオーバーフローの上限状態又は下限状態となった場合には、リニア軸制御回路（第１の積分回路）１３９を構成する判断回路１４５へフィードバックし、ハンチング（上下動の繰り返し）の発生を防止する。加算器１４３は、リニア軸制御回路（第１の積分回路）１３９から供給される桁上げ又は桁下げの制御信号「＋ＬＳＢ」又は「−ＬＳＢ」と、遅延回路１４１の出力信号を加算して判断回路１４２に供給する。

第２のレベル調整回路１３２は、乗算器１３８と、リニア軸制御回路（第１の積分回路）１３９とから構成されている。乗算器１３８は、第１のレベル調整回路１３１を構成する乗算器１３６から供給される信号と、リニア軸制御回路（第１の積分回路）１３９から供給される制御信号とを乗算する。

リニア軸制御回路（第１の積分回路）１３９は、遅延回路１４４と、判断回路１４５と、加算器１４６とから構成されている。遅延回路１４４は、判断回路１４５から供給される制御信号（積分値）を１サンプル時間分（１マスタフレーム分）遅延して出力する。判断回路１４５は、加算器１４６から供給される加算結果が、＋６ｄＢ又は−６ｄＢのいずれかを超えた場合には、桁上げ又は桁下げのいずれかが必要であると判断し、桁上げ又は桁下げの制御信号「＋ＬＳＢ」又は「−ＬＳＢ」を対数軸制御回路（第２の積分回路）１３７に供給するとともに、１サンプル時間分（１マスタフレーム分）前の自己の積分値より桁上げ６ｄＢ分又は桁下げ６ｄＢ分を加算又は減算し補正する。また、判断回路１４５は、対数軸制御回路（第２の積分回路）１３７からの制御信号が正負の上限値又は下限値でオーバーフローした場合には、ハンチングが発生しないように、リニア軸制御回路（第１の積分回路）１３９からの制御信号の上限値又は下限値でオーバーフローするように保護回路が設けられている。

以下、前述した２次ＰＬＬ回路１０２の動作についてさらに詳細に説明する。
まず、図４に示すＴＩＭ抽出回路１０１から供給されたＴＩＭ位相ベクトル信号（半径が１．０に正規化された信号）は、図５に示す保護回路１２４において、位相面が保護される。すなわち、ＴＩＭ位相ベクトル信号のリアル成分が負の場合には、位相が±９０度を越えていることとなるため、最大値を示す「１．０」＝［４０００］が保護回路１２４から出力され、ＴＩＭ位相ベクトル信号のリアル成分が正の場合には、ＴＩＭ位相ベクトル信号のイマジナリ成分の絶対値が保護回路１２４から出力される。保護回路１２４の出力は、減算器１２５に供給される。

一方、外部から供給されるマスタフレームのトリガ信号がカウンタ１２７に入力される。このマスタフレームのトリガ信号によりカウンタ１２７のカウント値が「０」に初期化され、このカウント値「０」を変換ＲＯＭ１２６に供給する。カウント値「０」がアドレスとして供給された変換ＲＯＭ１２６からは、終了ＨＥＸ値［０００１］（図６参照）が読み出され、減算器１２５に供給される。

ここで、仮に、保護回路１２４の出力が［０００８］であるとすると、減算器１２５の出力は、［０００１］−［０００８］＝−［０００７］、すなわち、負となる。これは、ＴＩＭ位相ベクトル信号の位相が、変換ＲＯＭ１２６のアドレス「０」の上限値より上にあることを示している。したがって、極性判断回路１２８からは、極性判定結果として「１」（負）がカウンタ１２７に供給される。

極性判定結果「１」（負）が供給されると、カウンタ１２７がカウントイネイブルとなり、カウント値をインクリメントし、新たなカウント値「１」を変換ＲＯＭ１２６に供給する。カウント値「１」がアドレスとして供給された変換ＲＯＭ１２６からは、終了ＨＥＸ値［０００３］（図６参照）が読み出され、減算器１２５に供給される。保護回路１２４の出力は［０００８］のままであるので、減算器１２５の出力は、［０００３］−［０００８］＝−［０００５］、すなわち、負のままである。したがって、極性判断回路１２８からは、極性判定結果として「１」（負）がカウンタ１２７に再び供給される。

極性判定結果「１」（負）が再び供給されると、カウンタ１２７がいまだカウントイネイブルであると判断し、カウント値をインクリメントし、新たなカウント値「２」を変換ＲＯＭ１２６に供給する。カウント値「２」がアドレスとして供給された変換ＲＯＭ１２６からは、終了ＨＥＸ値［０００５］（図６参照）が読み出され、減算器１２５に供給される。保護回路１２４の出力は［０００８］のままであるので、減算器１２５の出力は、［０００５］−［０００８］＝−［０００３］、すなわち、負のままである。したがって、極性判断回路１２８からは、極性判定結果として「１」（負）がカウンタ１２７に三度供給される。

極性判定結果「１」（負）が三度供給されると、カウンタ１２７がいまだカウントイネイブルであると判断し、カウント値をインクリメントし、新たなカウント値「３」を変換ＲＯＭ１２６に供給する。カウント値「３」がアドレスとして供給された変換ＲＯＭ１２６からは、終了ＨＥＸ値［０００Ｂ］（図６参照）が読み出され、減算器１２５に供給される。保護回路１２４の出力は［０００８］のままであるので、減算器１２５の出力は、［０００Ｂ］−［０００８］＝［０００３］、すなわち、正となる。したがって、極性判断回路１２８からは、極性判定結果として「０」（正）がカウンタ１２７に初めて供給される。

極性判定結果「０」（正）が初めて供給されると、カウンタ１２７がカウントディスエイブルであると判断し、カウント値「３」でカウントを停止する。これにより、対数軸検出・制御回路１２３は、ＴＩＭ位相ベクトル信号の位相が、変換ＲＯＭ１２６のアドレス「３」の領域、すなわち、開始ＨＥＸ値［０００６］〜終了ＨＥＸ値［０００Ｂ］の間に存在すると判断し、この領域に対応したＸＣＮＩ最適制御力［００１８］を変換ＲＯＭ１２６から出力し、乗算器１２２に供給する。

これ以降、時間軸上でマスタフレームごとに異なったＴＩＭ位相ベクトル信号がＴＩＭ抽出回路１０１から供給されるため、前述した処理と同様の処理が行われ、最終的にＴＩＭ位相ベクトル信号の位相に合致したＸＣＮＩ最適制御力が対数軸検出・制御回路１２３から出力されることとなる。ＴＩＭ位相ベクトル信号の位相のずれが最悪な場合でも、変換ＲＯＭ１２６のアドレス「１５」まででカウンタ１２７の判定が完了するため、最悪でも１６サイクルの処理により対数軸上での位相判定が完了し、極めて短時間での判定が可能となる。

なお、前述したＸＣＮＩ最適制御力は常に正の値をとるため、ＴＩＭ位相ベクトル信号のイマジナリ成分が負の場合には、これに対応して、ＸＣＮＩ最適制御力も負の値にする必要がある。そこで、まず、極性判定回路１２１において、ＴＩＭ位相ベクトル信号のイマジナリ成分の極性を判定して、判定結果である正の極性「＋１．０」又は負の極性「−１．０」のいずれかを出力する。次に、乗算器１２２において、ＸＣＮＩ最適制御力に、極性判定回路１２１の判定結果（正の極性「＋１．０」又は負の極性「−１．０」）を乗算し、乗算結果を、正、負に変化する対数制御用の制御係数としてループゲイン制御回路１１２に供給する。

なお、変換ＲＯＭ１２６のアドレス「０」〜「１５」であるが、図６に示すように、細部範囲が対数軸上で拡大されているため、広範囲な位相面を少ない閾値で検出可能となっている。また、具体的な閾値が変換ＲＯＭ１２６の記憶内容だけで決定されるため、非線形な制御係数を発生させることも容易であり、極めて簡単な構成で広範囲なＸＣＮＩ最適制御力を発生させることができる。例えば、ある一定以上の位相領域では強制エリアとして、引き込み速度を速くしたり遅くしたりすることも可能である。

次に、制御係数発生回路１１１から供給される制御係数は、第１のレベル調整回路１３１において６ｄＢ単位での対数軸上におけるレベル調整が行われ、第２のレベル調整回路１３２において±６ｄＢ程度の小規模なレベルの微調整が行われた後、最終的な制御係数、すなわち、ＰＬＬ制御信号として図４に示すＤ／Ａ変換器１０３に供給される。

この制御係数は、Ｄ／Ａ変換器１０３に供給される制御係数のレベルを一定レベルに保持するために、ＰＷＲ算出回路１３３において、Ｄ／Ａ変換器１０３に供給される制御係数の絶対値又は二乗値ＰＷＲが算出される。次に、ＰＷＲ算出回路１３３の出力信号は、減算器１３４において、予め設定された基準値信号ＲＥＦより減算された後、極性判定回路１３５において極性が判定され、判定結果である正の極性「＋ＬＳＢ」又は負の極性「−ＬＳＢ」のいずれかが制御信号として出力され、リニア軸制御回路（第１の積分回路）１３９に供給される。

次に、極性判定回路１３５から出力された制御信号は、加算器１４６において、遅延回路１４４で１サンプル時間分（１マスタフレーム分）遅延された過去の制御信号と加算された後、判断回路１４５を経由して、遅延回路１４４に供給され、再び蓄積される。判断回路１４５では、加算器１４６の加算結果が＋６ｄＢ又は−６ｄＢのいずれかを超えた場合には、桁上げ又は桁下げのいずれかが必要であると判断され、桁上げ又は桁下げの制御信号「＋ＬＳＢ」又は「−ＬＳＢ」が対数軸制御回路（第２の積分回路）１３７に供給される。また、判断回路１４５では、１サンプル時間分（１マスタフレーム分）前の自己の積分値より桁上げ６ｄＢ分又は桁下げ６ｄＢ分が加算又は減算され補正される。さらに、判断回路１４５では、対数軸制御回路（第２の積分回路）１３７からの制御信号が正負の上限値又は下限値でオーバーフローした場合には、ハンチングが発生しないように、リニア軸制御回路（第１の積分回路）１３９からの制御信号の上限値又は下限値でオーバーフローするように保護回路が設けられている。

一方、対数軸制御回路（第２の積分回路）１３７では、リニア軸制御回路（第１の積分回路）１３９から供給された桁上げ又は桁下げの制御信号「＋ＬＳＢ」又は「−ＬＳＢ」が、加算器１４３において、遅延回路１４１で１サンプル時間分（１マスタフレーム分）遅延された過去の制御信号と加算された後、判断回路１４２を経由して、遅延回路１４１に供給される。判断回路１４２では、加算器１４３から供給される、乗算器１３６に供給すべき最終的な制御信号に上限又は下限の制限が加えられるとともに、最終的な制御信号がオーバーフローの上限状態又は下限状態となった場合には、リニア軸制御回路（第１の積分回路）１３９を構成する判断回路１４５へフィードバックされ、ハンチング（上下動の繰り返し）の発生が防止される。

このように、本実施の形態によれば、図５に示す制御係数発生回路１１１及びループゲイン制御回路１１２を設けているので、対数軸上で広範囲な位相検出を行うことができるとともに、対数軸上で制御係数所定のレベルで自動調整することができ、これにより広範囲のレベル調整が可能となる。

また、本実施の形態によれば、制御係数発生回路１１１から出力される制御係数自体の時間平均を一定に保持するための広範囲なループゲイン制御回路１１２を設けているので、広い受信ダイナミックレンジ及び雑音環境下での安定したＰＬＬ制御を実現することができる。
また、本実施の形態によれば、対数軸上で位相検出及び制御係数発生を行う回路と、対数軸上のデータが記憶された変換ＲＯＭを設けているので、極めて簡単な回路で広範囲な位相検出及び制御係数発生を行うことができる。

また、本実施の形態によれば、６ｄＢ単位での対数軸上におけるレベル調整を行う第１のレベル調整回路１３１と、±６ｄＢ程度の小規模なレベルの微調整を行う第２のレベル調整回路１３２とを設けているので、広範囲なループゲイン制御を実現することができるとともに、雑音環境下での安定したＰＬＬ動作を実現することができる。

したがって、本実施の形態によれば、各種大振幅雑音が発生したり、伝送路ロスの増大、雑音レベルの増大が発生したりするような、例えば、電力線を介してデータ通信を行う大規模なＰＬＣシステムに用いた場合でも、ＰＬＬの受信ダイナミックレンジを拡大することができるとともに、雑音耐力を向上させることができる。また、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、図７に示した広範囲な安定したジッタ特性を得ることができる。

以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ９４を設ける例を示したが、これに限定されず、ＶＣＸＯ９４に換えて、ＤＣＸＯを設けても良い。ＶＣＸＯ９４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。

また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４_１及び３４_２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。

また、上述した実施の形態では、乗算器１２２により変換ＲＯＭ１２６からのＸＣＮＩ最適制御力と極性判定回路１２１の判定結果を乗算して、乗算結果を制御係数としてループゲイン制御回路１１２に供給する例を示したが、これに限定されない。例えば、乗算器１２２に換えてセレクタを設けるとともに、変換ＲＯＭ１２６にＸＣＮＩ最適制御力の正の値の他、ＸＣＮＩ最適制御力の負の値をも予め記憶しておき、ＴＩＭ位相ベクトル信号のイマジナリ成分の極性が正又は負に基づいて、セレクタがＸＣＮＩ最適制御力の正の値又は負の値のいずれかを選択するように構成しても良い。

また、上述した実施の形態では、乗算器１３６により乗算器１２２の乗算結果と対数軸制御回路（第２の積分回路）１３７から供給される制御信号とを乗算する例を示したが、これに限定されない。例えば、乗算器１３６に換えてビットセレクタを設けても良い。

また、上述した実施の形態では、本発明をＰＬＣシステムに適用する例を示したが、これに限定されず、本発明は、例えば、ロボット制御など、フィードバック制御装置を必要とする各種の制御に幅広く適用することができる。

本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。 本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。 子機を構成するＰＬＣモデムの構成の一例を示すブロック図である。 本発明の実施の形態に係るＰＬＬ制御装置の構成の一例を示すブロック図である。 図４に示すＰＬＬ制御装置を構成する２次ＰＬＬ回路の構成の一例を示す図である。 図５に示す２次ＰＬＬ回路を構成する変換ＲＯＭの内容の一例を示す図である。 単純ロス時のジッタ特性の一例を示す図である。

符号の説明

１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９，２２…変圧器、１０，３７_１，３７_２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２３…６分岐回路、３１…フロア入口分電盤、３４_１，３４_２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８，１０３…Ｄ／Ａ変換器、７９…Ａ／Ｄ変換器、８０…復調部（ＤＥＭ）、８１…高速フーリエ変換部（ＦＦＴ）、８２…タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）、８３…信号点判定部、８４…差分・デスクランブル（ＤＳＣＲ）回路、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、９１…第１ローパスフィルタ（ＬＰＦ）、９２…ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）、９３…第２ＬＰＦ、９４…電圧制御型水晶発振器（ＶＣＸＯ）、９５…電源出力部、９６…電源フィルタ、１０１…タイミング抽出回路、１０２…２次ＰＬＬ回路、１１１…制御係数発生回路、１１２…ループゲイン制御回路、１２１…極性判定回路、１２２，１３６，１３８…乗算器、１２３…対数軸検出・制御回路、１２４…保護回路、１２５，１３４…加算器、１２６…変換ＲＯＭ、１２７…カウンタ、１２８極性判断回路、１３１…第１のレベル調整回路、１３２…第２のレベル調整回路、１３３…パワー（ＰＷＲ）算出回路、１３５…極性判定回路、１３７…対数軸制御回路、１３９…リニア軸制御回路、１４１，１４４…遅延回路、１４２，１４５…判断回路、１４３，１４６…加算器

Claims (4)

1. 基準信号に基づいてアナログの受信信号をディジタル信号に変換するアナログ／ディジタル変換器と、
   前記アナログ／ディジタル変換器からのディジタル信号に変換された受信信号をベースバンド信号に復調する復調部と、
   前記復調部からのベースバンド信号の時間軸上のデータをフーリエ変換により周波数軸上のデータに変換する高速フーリエ変換部と、
   前記高速フーリエ変換部からの周波数軸上のデータよりタイミング成分を抽出するタイミング抽出回路と、
   供給される制御係数に基づいて前記基準信号の位相及び／又は発振周波数を制御する可変発振器と、
   前記抽出されたタイミング成分に基づいて前記基準信号の前記位相及び／又は前記発振周波数を制御するための前記制御係数を出力する２次ＰＬＬ回路とを備え、
   前記２次ＰＬＬ回路は、
   前記抽出されたタイミング成分に基づいて制御係数を発生して出力する制御係数発生回路と、
   前記制御係数発生回路から出力される制御係数についてレベル調整を行い出力するループゲイン制御回路と、
   を有し、
   前記ループゲイン制御回路は、
   当該制御係数について６ｄＢ単位での対数軸上におけるレベル調整を行い出力する第１のレベル調整回路と、
   前記第１のレベル調整回路から出力される前記レベル調整が行われた制御係数について±６ｄＢレベルの微調整を行い出力する第２のレベル調整回路と、
   を有し、
   前記第２のレベル調整回路が出力する前記微調整が行われた制御係数は、前記可変発振器に供給されることを特徴とするＰＬＬ制御装置。
2. 前記可変発振器に供給される前記制御係数の絶対値又は二乗値ＰＷＲを算出するパワー算出回路と、
   予め設定された基準値信号より前記パワー算出回路の出力信号を減算する減算器と、
   前記減算器の出力信号の極性を判定し、当該判定結果を第１の制御信号として前記第２のレベル調整回路に供給する極性判定回路と
   を備え、前記第２のレベル調整回路は、前記極性判定回路から供給される前記第１の制御信号に基づいて、前記第１のレベル調整回路から出力される制御係数について前記微調整を行うことを特徴とする請求項１に記載のＰＬＬ制御装置。
3. 基準信号に基づいてアナログの受信信号をディジタル信号に変換し、当該ディジタル信号に変換された受信信号をベースバンド信号に復調し、当該ベースバンド信号の時間軸上のデータをフーリエ変換により周波数軸上のデータに変換し、当該周波数軸上のデータよりタイミング成分を抽出し、当該抽出されたタイミング成分に基づいて第１の制御係数を出力する第１の過程と、
   前記第１の制御係数に基づいて基準信号の位相及び／又は発振周波数を制御する第２の過程とを有し、
   前記第１の過程は、
   前記抽出されたタイミング成分について対数軸上で位相検出を行い、この結果に基づいて第２の制御係数を発生する第３の過程と、
   前記第３の過程で得られる当該第２の制御係数についてレベル調整を行い前記第１の制御係数として出力する第４の過程と、
   を有し、
   前記第４の過程は、
   前記第３の過程で得られる前記第２の制御係数について６ｄＢ単位での対数軸上におけるレベル調整を行い第３の制御係数として出力する第５の過程と、
   前記第５の過程で得られる前記第３の制御係数について±６ｄＢレベルの微調整を行い前記第１の制御係数として出力する第６の過程と、
   を有していることを特徴とするＰＬＬ制御方法。
4. 前記第６の過程は、
   前記可変発振器に供給される前記第１の制御係数の絶対値又は二乗値ＰＷＲを算出する第７の過程と、
   予め設定された基準値信号より前記第７の過程の算出結果を減算する第８の過程と、
   前記第８の過程の減算結果の極性を判定し、当該極性の判定結果に基づいて前記第５の過程で得られる当該第３の制御係数についてレベル調整を行い前記第１の制御係数として出力する第９の過程と、
   を有していることを特徴とする請求項３に記載のＰＬＬ制御方法。

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