TW478243B - Method and apparatus for a calibrated frequency modulation phase locked loop - Google Patents
Method and apparatus for a calibrated frequency modulation phase locked loop Download PDFInfo
- Publication number
- TW478243B TW478243B TW089120082A TW89120082A TW478243B TW 478243 B TW478243 B TW 478243B TW 089120082 A TW089120082 A TW 089120082A TW 89120082 A TW89120082 A TW 89120082A TW 478243 B TW478243 B TW 478243B
- Authority
- TW
- Taiwan
- Prior art keywords
- frequency
- locked loop
- phase
- register
- modulation depth
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 31
- 230000008859 change Effects 0.000 claims abstract description 14
- 230000002079 cooperative effect Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 5
- 230000001131 transforming effect Effects 0.000 claims 3
- 238000005259 measurement Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 235000021251 pulses Nutrition 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 206010011469 Crying Diseases 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 102100028704 Acetyl-CoA acetyltransferase, cytosolic Human genes 0.000 description 1
- 101100438168 Arabidopsis thaliana CAD9 gene Proteins 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 244000189548 Chrysanthemum x morifolium Species 0.000 description 1
- 206010010071 Coma Diseases 0.000 description 1
- 101100494469 Dictyostelium discoideum cadA gene Proteins 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 101100536896 Homo sapiens ACAT2 gene Proteins 0.000 description 1
- 244000046052 Phaseolus vulgaris Species 0.000 description 1
- 235000010627 Phaseolus vulgaris Nutrition 0.000 description 1
- 101100178218 Schizosaccharomyces pombe (strain 972 / ATCC 24843) hmt2 gene Proteins 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 101150018983 cad1 gene Proteins 0.000 description 1
- 230000000747 cardiac effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000011022 operating instruction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
478243 A7 B7 五、發明說明（1 ) 參考先前專利申請 ，本專利已在美國提出申請號碼爲09/426,934。 發明範圍 本發明-般係關於鎖相迴路，尤其是關於調頻鎖相迴 路。 發明背景 在電^產品内傳統上已經使用鎖相迴路（PLLs)以產生並 接收凋交仏唬。此外，鎖相迴路使用已經擴大包括高級之 數位科技。例如，微處理器與微控制器共同使用鎖相迴路 以確保適當操作。 可使用鎖相迴路以提供一固定頻率之信號。對現代數位 元件’此等仏號爲系統時脈頻率範圍由1〇、至1〇〇，S兆赫。 熟知使用有高頻時脈之裝置會產生電磁干擾（EMI)。不僅 在固足時脈率處’而且也產生在與固定時脈率相關聯之諧 波處產生ΕΜί。合成之emI會干擾重要通信頻率傳輸波 段’包括無線電，電視，與緊急廣播頻道。因Ε ΜI，接收 之通化信號在接收機出現被訛誤。 欲確保電子裝置之操作未損及通信頻道，聯刊通信委員 會’與其國外相對部門，已命令對電子系統係必須導循之 特定Ε ΜI傳輸強度。 減少Ε Μ I傳輸強度之一熟知方法係在系統應用強度處所 應用之屏敝使用。例如，所週知即使用屏蔽以便限制系統 内之Ε ΜI傳輸諸如桌上型電腦。此外，現已應用磁性屏蔽 裝置於接頭電纜以便濾去發射信號之Ε ΜI效應。但對所有 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------.·％ 經濟部智慧財產局員工消費合作社印製 478243 Α7 ____ Β7 五、發明說明（2) 適用裝置此種系統強度EMI減少技術並不實用。 、減少冋頻電子元件之Ε Μ I效應之另一已知技術係震動輸 入時脈之頻率。藉震動時脈頻率，由在一較大波帶寬度上 擴展巔.値能量即可減少在一特定頻率波帶内巔値ΕΜΙ傳輸 量。當整個Ε ΜI能量保持不變時，其係擴展在一較大波帶 寬度上，因心而減少在任一特定頻率處巔値Ε Μ丨之效應。 先削技藝之時脈震動技術使用一專用p L l以產生可提供 時脈輸出之一複製V C 〇所需之控制電壓。施加至複製 VCO之控制電壓可反映因產生具有一所需平均頻率之一 仏唬所必需（控制電壓。例如，專用鎖相迴路之所需輸出 =能夠產生一33 MHz信號之一控制電壓。可提供此控制電 壓，獲自專用P LL以產生所需平均頻率，至可驅動系統時 脈之複製電壓控制振盪器。除來自專用p L L之控制電壓以 外，亦可提供一週期變化電壓信號，一般係指爲一調變信 虎至用以產生系統時脈之複製V C! 0。因增加接收之控 制電壓與調變信號，複製vc〇會產生一調變，或震動之 時脈輸出。例如，現可震動33 MHz時脈爲範圍仏1 MHz。選擇心袁動量係受所利用電子裝置之動力限制。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 、與專用鎖相迴路關聯之電壓控制振盪器係由前述之電壓 ^制k唬加以相位改正。同樣，與先前技藝輸出驅動器部 饧駟用 < 電壓控制振盪器亦受前述電壓控制信號所控制。 仁Ϊ何在兩電壓控制振盪器間之差間會因而產生在輸出驅 動咨上之一中心頻率誤差。此頻率誤差並非係由鎖相迴路 改正 <。因此，由於與輸出驅動器電壓控制振盪器相關聯 本紙張尺㈣时_家標準（ch)A4規格⑽χ -5- ^/8243 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 之非補償誤差即不可能產生所需之定中頻率。第二，部分 由、於驅動器V C 0之非補僧—吳舁乃士认碰〜、 、、 F彌彳貝决差及由於獲侍碉變信號之方 /所達成之頻率偏差量並非直接與中心頻率成比例。 、因此，希望鑑定能夠克服與先前技藝FMPLLS相關問題 之一種方法與裝置。 附圖簡述 圖1，按方塊圖方式，圖例説明依本發明之一頻率產生 系統； a 圖2，接方塊圖方式，説明圖i頻率產生系統之一部分； 圖3按方塊圖方式，説明一系統視圖包括與圖丨FMpLL 相關之暫存器機組； 圖4，按流程圖方式，説明依照本發明校準一FMpLL2 一種方法；及 圖5，按方塊圖方式，説明FMpLL特定部分之詳視圖。 附圖詳述 按肤本發明，可實行一調頻鎖相迴路（FMPLL)結構。使 用一電流控制振盪器（IC〇)即可執rFMPLL。1(：〇可利用 回杈以維持一固定增益。因此，有關一已知變更其輸入控 制電流（ICTL)，一可預知之變更其輸出頻率因而產生。依 罪此固疋增盈，藉合計一額外增量電流（IM〇D)至輸入控制 電流即可產生一頻率移動。藉週期變更電流im〇d量値， 在1C 0輸出處即產生一調頻時脈。im〇d之量値可控制調 頻時脈之頻率移動量。藉提供一係與產生之系統頻率成比 例之IMOD信號，即產生一與平均，或中心頻率成比例之 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------^-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478243 A7 ----B7 五、發明說明（4) 頻率移動。調頻量不管在FMPLL爲一系統之界定操作範圍 以·内系統時脈頻率之量値爲何係一恆定百分比。 圖1説明一 FMPLL系統1 〇 〇。系統i 〇 〇包括一主要p [[迴 路1 0 1，一基準迴路1 〇 2，與一中心頻率電流產生器 124。按本發明之一特定實例，主要Pll迴路1〇1，與基 準迴路1 0 2可接收一時脈標籤爲「外部基準時脈」具有一 預先界定頻率。此外，主要PLl迴路1〇1與基準迴路 102 ’每一迴路可接收來自頻率電流產生器124標籤125八 及12 5 B之一電泥信號。主要p l l迴路1 〇 1亦可接收來自基 準迴路102標名爲IMOD之一電流調變信號。 在操作時’主要PLL迴路1〇1係程式設計使在標籤爲 「系統時脈」之輸出處提供一固定頻率値。爲欲減少主要 P L L迴路1 0 1之動力需求，可自中心頻率電流產生器丨2 4 提供定中頻率電流125A。在共同待決專利申請標題“鎖相 迴路’有申凊號碼χχ/χχχ，χχχ，與律師審查號碼 SC91206A ’且指定其代理人，發明一種產生定中時脈頻 •率之方法，並因此併入本發明供參考。 主要P L L迴路1 〇 1可接收標稱im〇D之調變信號以調變 「系統時脈」之頻率一預定數量。系統時脈之調變係使由 主P L· L迴路1 0 1所產生之調變系統時脈中心頻率不會因 IMOD而變更·。在保證系統頻率定中時有一優點。藉確保 一固定中心頻率，可改進元件產生與設計可靠性。 圖1進一步説明主PLL迴路101之一特定實例。主pll 迴路1 0 1可接收外部基準時脈。由可程式之分流器丨3 〇可 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------tr--------、線^^ (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（5) =外部基準時脈’分流器130般係可 ;内部㈣脈之一信號。由相位/頻率檢 : 二=「内二基準時脈」，110可提供一根據内部基 =争脈心-控制信號，與藉由一可程式分流器128分開系 舍寺脈所產生第二時脈信號。來自PFD11G :信號可、㈣兩㈣路徑。第一路徑包括可接收自PFD ，《I出丛制t號並可提供一電流輸出之充電增能器 。由通低頻濾波器116之饋電順向補償模組"7可接 自无電增能器112之電流輸出。饋電順向補償模組[Η 可使王PLL迴路101致能以在正常非調頻操作中鎖相。由 饋電順向補償模组117所提供之電係包括爲ICTL之一部 分’此電流係由主ICO 126接收之。 經濟部智慧財產局員工消費合作社印製 ,、PFD 110相關〈第二信號路徑包括亦可提供—電流信 ，給通低頻濾波器116之充電增能器114。由通低頻濾波 备Η 6積分電路n 9可接收此電流信號，此積分電路包括 按AC全增益拓樸學所構型之一差動放大器。在差動放大 器之反向輸入處即可接收由充電增能器114所產生之信 號。連接非反向輸入至一基準源，同時連接一電容器15〇 在放大器之輸出與反向輸入之間。典型上，靠近中供應處 選擇基準源以便接近系統動力範圍之中心。在積分電路 119輸出處所提供之電壓沒有實質之高頻部分，且二:可 提供一穩定零給主PLL迴路101。當與電阻器123聯合 時’積分電路119可使主PLL迴路101致能以鎖住所需頻 率。 8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478243 A7 五、發明說明（6 ) 經濟部智慧財產局員工消費合作社印製 電阻器121及123可分別提供自積分電路ιΐ9之一電流 輪出至主!C0 126及基準IC0 140。增加自電阻器i2i之電 流至其他電流以形成ICTL。-般而言，形成ictl之此等 電泥之合計係藉連接多電流源至—共用節點而發生。應注 意由電阻器121及123所產生之電流係系統時脈之中心頻 率成比例，其中經電阻器123之電流係經電阻器ΐ2ι所產 生電流之複製，如此可使此複製電流係等於或與經電阻器 1 2 1電流成比例。 由％阻器1 2 3所產生之電泥係標稱爲「與時脈成比例 電流」。將與時脈成比例之電流加至信號125B上且提供王 迴路1 02足基準ICO 140。根據接收之電流，基準IC〇 14〇 實質上可匹配主IC0 126之定中系統時脈頻率。但當主 PLL迴路1〇1係調頻時，系統時脈輸出調變之某些剩餘部 分會出現在基準ICO 140輸出處。一般言，可衰減此等部 分之效應至其可疏忽之程度且由基準IC〇 14〇所產生之頻 率實際上係等於定中之時脈頻率。提供標稱爲基準ic〇時 脈之基準ico uo輸出至分流器142。分流器142可提供一 分開之時脈信號至頻率至電流轉換器丨4 4。頻率至電流轉 換器1 4 4，聯合分流器丨4 2，與電流基準產生器丨4 6， 可提供一電流基準信號（IREF)s電流數位至類比轉換 (DAC) 148 〇 使用可接收由電壓基準產生器146所產生一電壓基準 與具有一預定頻率（由分流器丨4 2提供）之一時脈信號之 切換電容器轉換器即能實行頻率至電流轉換器丨4 4。因普 之 至 即 器 値 (請先閲讀背面之注意事項再填寫本頁) C--------訂----------線應 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478243 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7 通此技藝之人員了解，藉適當選擇分流器値142，基 準私壓’與切換電容器之電容器値，即可選擇提供至電流 DAC 148疋電流基準信號（IREF)値。IREF値係根據所需系 統時脈調變調量。 由可提供一電流輸出IMOD至主PLL迴路1 0 1之電流DAC 148可接收IREF信號。電流DAC 148可接收自DAC控制器 1 32心控制信號以調變IMOD。在一特定實施時，DAC控 制為1 3 2包括可分開外部基準時脈之一可程式化分流器 1 3 5且可提供一分流器至移動暫存器1 3 3。自分流器1. 3 5 I分開時脈輸出係標稱爲圖2之「移動時脈」（注意「移動 時脈」係圖1之相等節點丨3 4 )。根據移動暫存器丨3 3之構 型，可控制電流DAC 148。 圖2已説明移動暫存器133與DAC 148之一特定實行。尤 其’私動暫存器1 3 3包括係由信號「移動時脈」（n是一整 數値）所控制之N串聯閂鎖。此外，移動暫存器丨3 3係能夠 藉足彳示稱「重置」之信號予以重置。由變流器2 3 6使閂 鎖2 3 5.之輸出反向，且回饋至閂鎖2 3 〇之輸入。 按電流DAC 148之一特定實例，使用電晶體212至220可 反映基準電流IREF N次。由其中一開關s 〇至s N可控制每 一個別電流反映之輸出，如此當由一開關接收一斷定信號 時，使電流約等於IREF値之數量流過開關。連接每一開關 至移動暫存器133之輸出OUT0至OUTN中之一輸出。共同 連接每一開關輸出以提供調變電流IMOD。 在一重置操作中斷定重置信號，使移動暫存器丨3 3之所 -10 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _____I-----裝--------訂--------··線· (請先閱讀背面之注意事項再填寫本頁) 478243 五、發明說明（8) 有輸出係操效。因此，扳斷每一 DAC 148開關，因而產生 亦零電流値之IMOD。 、重置後，每一移動時脈循環會造成移動暫存器133内閃 、貞貝料之私動。因閂鎖2 3 〇可接收重置後之一斷定信號， 由於第一移動時脈循環即可斷定ουτο。被斷定之0UTO使 DAC 148<開關SO被接通，讓IM〇D被微增一個電流基準 値（IREF)之數量。 旦所有開關SO-SN已被接通時，則程序相反，且每一 閃鎖自閃鎖2 3 〇開始對連續時脈循環係按順序地無效。因 此，可產生一二角形狀之電流調變信號（ZMod)且將其提供 至王PLL 101之ICO 126。爲回應，IC0 126可產生有一穩定 中心頻率與根據IM0D之調頻。當主pLL 1〇1試圖消除調頻 郅分時，低通濾波器丨丨6可防止被消除調變系統時脈之調 頻部分。 當希望調變系統時脈爲一精密百分比時，諸如中心頻率 之4% ’藉選擇ireF適當値與DAC 148之分解即有可能如 願。例如。參閱圖2，代表4〇以指示與DAC 148相關 之40電流反映級，即有可能選擇一设即値，其係由主ic〇 126所接收，控制電流（ICTL)iIE-3(1/1〇〇〇)以獲得一4%調 ’支波動。例如’沒有調變電流由主IC〇 126所接收之控制 値，係1 0 0微安培，可選擇電流變換器丨4 4，分流器 142，與電壓基準產生器146之諸値如此使IREF約爲〇 · i 微安培。按此方式，爲由DAC 148所產生之IMOD値會變動 在〇與4微安培之間（一 4 %變動）。藉以此方式選擇iref 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ，裂---- 訂--------.-線赢 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 478243 A7 _______ B7 五、發明說明（9 ) 値，不論操作系統時脈頻率爲何可精密地控制調變百分 比·。藉提供來自低通濾波器1 1 6之單獨電流源，基準IC〇 140可}疋供一般固定在碉變之系統時脈中心頻率處之一頻 率 〇 圖3説明一更詳細之系統視圖包括與圖1 FMPLL相關之 暫存器組。圖3説明一 c P U處理模組3 1 0，一記憶體 315 ’ 暫存器組 320 及 330，與 FMPLL 140。 操作時，暫存器組3 2 〇及3 3 〇可接收並提供資訊給 FMPLL U〇。按一特定實例，暫存器組32〇包括用户可程 式化之暫存器位址，而暫存器3 3 〇包括由fmpll 140所寫 出之暫存器位址。 包括在暫存器組3 2 0内係一標稱「調變深度」之一調變 深度暫存器，供指示調頻（FM)變動之所需百分比。按一特 ，實例，調變深度暫存器包括支援四狀態之兩位元。四狀 怨包括一除能狀態，一 2 %被調變狀態，一 4 %被調變狀 悲’與一 6 %調變狀態。注意可維持額外及/或不同之狀 態。. 標稱「比率暫存器」之暫存器組320之調變比率暫存 咨，可載明在頻率可調變在一最大與最小頻率値間時之實 際比率。例如，在一 2%系統内，頻率可變動在中心頻 率义+ 2%與中心頻率之—2%間之比率，且後面再次係該比 率。由於係能夠載明調變率，即可控制使用輸出時脈在其 他區塊上之效應。 標稱「反饋分流器」之暫存器組32〇之反饋分流器暫存 -12- 本紙張尺錢中芈（CNS)A4規格⑽X 297公楚) (請先閱讀背面之注意事項再填寫本頁) 訂--------、%
經濟部智慧財產局員工消費合作社印製 4/8Z43 A7 五、發明說明（1〇) =可載明由圖丨可程式化分流器128値之分界線。依照本 六一特定實例，可程式化分流器128，與可程式化分 1 3 0係負貝s又足系統時脈之底線頻率（F〇)。 时標稱爲「預期之偏向」之暫存器組32Q之預期偏向暫存 W，可儲存一與所需調變深度成比例之計算値。按一個實 T :由用尸提供預期之偏向暫存器値。按一替用實例，由 y統自動決定此値，但縣文所述實例由用 訊可提供此値。 枯暫ΐ器330包含一般由電壓基準產生器146所提供之 -。掭％「底線計數」之暫存器組3 3 0之底線計數暫存哭 係供儲存與非調㈣統時脈輸出相關之-計數値c 〇。二 mc=計數器以計算在抽樣週期中—調變或非調變系統時 = = 定抽樣週期爲此後更詳加討 論心基準循環預定數。 ，稱「誤差」之暫存器組33G之誤差値暫存器係供儲存 在I C 0計數器與底線計數器間之差異。 標稱「基準計數」之暫存器組33()之基準計 係Γ存指示自上次計數重2以來所經過之基準循環數之 -值。當在基準計數暫存器内所儲存之値可配合盘 週期相關之基準循環預定數時，即保持IC0計數哭値。… 標稱「計#之差異」之暫存器組3 3 0之計算差 ^之二^存在誤差騎存器與暫存器幻3G之預 使用標稱D/ACTL之數料㈣（D/A)㈣暫存器來舞存 (請先閲讀背面之注意事項再填寫本頁) ，裳--------訂---------線赢 -13- 478243 經濟部智慧財產局員工消費合作社印製 五、發明說明（11) 用以控制可影響手 (DAC)輸出之-値。 調變之—電壓數位對類比變換器 使用標稱爲狀能 > 無士 容卜主v< 暫存器組3 3 0之狀態暫存器以指示眾 功，盘視必要之Α 完成―校準常規，是否校準係成 刀”視乂要〈其他狀況資訊。 圖4按流程圖方戎 菸日日、任、次5兄明利用圖1電壓基準產生器1 4 6按本 万法以校準調變系統之頻率偏向。例如，希望 /周又系、"先時脈與自平均系統時脈頻率+/- 2%變動之 二=率。但凡使用—固定値電壓基準產生器處，實際調 深度=率偏向)會變動一顯著百分比。例如，對二 仏2%冰度可馬—固定基準之+/- 2.8〇/〇。此即代表由所需 變變動40%、。由處理，溫度，與電壓變化即引進此項 化。圖4之方法可校準選擇之頻率偏向百分比達一特 値。 ^ 在步驟4 1 0内，隨除能之頻率調變即可鎖住圖工之 P L L迴路1 〇 1。合成頻率係指爲底線頻率。 在步驟4一11内，使圖1之主PLL迴路10 1除能。按一特定 實例，藉三次闡明圖i充電增能器112及114即可使迴路除 能、。三次闡明充電增能器可讓底線頻率保持固定。使用、 足之名詞以指示鎖相迴路不再試圖補償輸出頻率之變更 、在步驟412内，可提供一預期之偏向値給系統。:預 艾偏向値係指爲CEXP且按前述方式係儲存在暫存器組3 之「預期偏向」暫存器内。 在步驟4 1 3，可提供一所需頻率調變百分比。按一特定 14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 變 需 調 變 定 主 固 期 20 Γ%先閱讀背面之>i意事項再填寫本頁) 0 i n emm§ n n n «1 a n n 1 1 1 am— l, 9 赢 478243 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（12) ㈣：可由用户提供調變百分比，但可由某些外 楗供（以便指定-所需調變百分比。按典型方式，^ I、 一値即可提供調變百分比値給暫存器組32〇之曰= 度」暫·存器。 兩受深 按另一實例，可聯合步驟412及413，如此對— 率調變深度可計算步驟412内所提供之預期偏向信疋:: H Γ所需40 MHz IC0頻率與一10 MHz輸入時脈頻 〃、有正或負2%<偏向，與一 200基準時脈循環之 品週期，預期之偏向値可由下方程式決定： 7 Cexp = ICO 頻率 *基準循環數/每樣品週期 *百分偏向/基準頻率；或 cexp = 40MHz* 200 * 0.02/lOMHz = 16。 、=此方式，可聯合步驟412及413如此預期偏向係自動 計算一特定調變百分比値假定一已知樣品週期。注意可使 用上述方程式以產生含用户可程式化値之列表。 在步驟4 1 4，可決定一底線計數（C())。一般，藉提供包 ^ 基準時脈循環預定數之一抽樣週期即可決定底線計 數。一般，基準時脈循環之實際數係視可提供主迴路反饋 之可程式化分流器1 2 8而定。 在步驟4 1 5 ’界定一電流位元爲用於執行一漸近法常 之暫存器最有效數位（MSB)。按一特定實例，在漸近法 規之開始處可斷定電流位元。因此，在漸近法常规之開 處’當使所有其他位元無效時即斷定M S B。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) ，裝------ 訂----------線通 規 常 經濟部智慧財產局員工消費合作社印製 478243
五、發明說明（13) 在步驟416，可使圖1之基準迴路1〇2致能。調變之合成 量·値係根據暫存器3 3 0之D/A控制暫存器。D/A控制;存 咨値可決定由電壓基準產生器146所產生之電壓。 、在步驟4丨7，可決定一調整之計數（Cad;)。在使圖丨基準 迴路1 0 2致能以後在樣品週期中藉循環數之計數即可決定 CAD1。注意cADI係經過樣品週期底線之計數加頻率調變效 應。事實上，計數代表透過時間頻率値之一整合。 在步驟4 1 8，可決定一偏向計數（c〇ffset)。c〇ffset値係 Cad】値減去底線計數。 在步驟4 1 9 ’根據C0FFSET減去cEXp可決定一誤差計數 Terror)。 因爲C0FFSET代表來自調變系統時脈之平均頻率之最大頻 率或者最小頻率之深度，且cEXp代表離中心之預期偏差。 Cerror代表由實際冰度自預期深度所變動之數量。 在步驟4 3 0，至於是否Cerr〇r係少於零即可完成一決 足。當CERR〇R係少於零時，對步驟4 3 〇先前所斷定之電流 位元，係正確且流程可進行至步驟421。設若Cerr〇r並非 少於零，則流程可進行至步驟4 2 〇。 在步驟4 2 0，在步驟4 1 5曾斷定之電流位元係無效。在 步驟4 2 0電流位元之消除可指示在d / A控制暫存器以内所 儲存之電流値有一値高於所需調變系統時脈頻率之校準。 相反言’當Cerror係少於零時，需儲存在數位對類比控制 暫存器内用以控制電壓基準產生器之該値係大於目前儲存 在暫存器内之一値如此可維持設定位元。自步驟42〇起， -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 478243 A7 _ B7 五、發明說明（14) 流程可進行至步驟4 2 1。 、在步驟4 2 1，設若業已處理與數位對類比控制暫存器相 關之最不有效位元，即可完成漸近法且流程即在指示器 4 2 2處結束。否則，即確定下一最有效位元爲電流位元。 可斷定在步驟4 2 1處之新確定電流位元，且漸近法常規在 步驟4 1 7處繼續。 按此方式，有可能漸次接近與電壓基準產生器丨4 6相關 之數位對類比變換器之一暫存器値，如此可更完全保證所 需離底線頻率之百分比偏差。 在硬體及/或軟體内可實施圖4之方法。例如，圖3之 CPU 3 10可進接儲存在記憶體3 1 5内之預先程式化指令以 便執行圖4方法部分。 精於此技藝人員了解由許多不同之其他處理模組可更換 CPU 310，包括單一處理裝置或諸多處理裝置。諸如其他 處理裝置係喊處理器’彳政電腦’數位信號處理器，狀況機 器’邏輯電路，及/或根據操作指令可操控數位資訊之任 何裝置。記憶體3 1 5係一單一記憶體裝置或眾多記憶體裝 置。此種記憶體裝置可爲唯讀記憶體裝置，隨機存取記憶 月豆裝置’磁帶έ己憶體’鬆軟性磁碟，硬驅動記憶體，外部 磁帶’及/或任何可儲存數位資訊之裝置。注意當一處理 模組經由一狀況機器或邏輯電路執行其一個或多個功能 時，儲存相應指令之記憶體係嵌進在包括一狀況機器及/ 或邏輯電路之電路以内。 圖5説明能夠執行圖4方法之一硬體執行。圖5說明圖i -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 478243 A7 ___-_ B7 五、發明說明（15) FM PLL之邵分包括電流DAC 148，頻率對電流變換器 144，基準電流控制振盪器14〇，與主要電流控制振盪器 1 2 6。電流源5 1 〇 —般係代表微分放大器丨丨9，電阻器 123 ’與可驅動基準IC〇 14〇之電流125b。電流源52〇 一般 係代表微分放大器丨丨9，電阻器丨2 1，電流125a，與電流 DAC 148之輸入，可驅動主要IC〇 126之圖i IM〇D。此 外，圖5説明電壓基準產生器146之特定實例。 説明圖5之電壓基準產生器丨4 6係具有暫存器位置531-534。暫存器位置Μ丨係供儲存誤差値（Ce_r)，暫存器 5 3 2係供儲存主1(：〇計數器値（(：^1^)，暫存器5 3 3係供儲存 底線計數値（Cg)，與暫存器5 3 4係供儲存預期値（CExp)。參 考圖3及圖4先前業已討論在暫存器53丨_534内所儲存之 値。 連接一多工器5 4 1以接收來自誤差値暫存器5 3 1，與 ICO计數态暫存器532之一輸入。多工器η]可接收自底 線計數暫存器5 3 3之一輸入與來自預期値暫存器5 3 4之一 第二輸入。此外，C〇係按圖4步驟414自1(：〇計數暫存器 532載入。連接減除器55〇至多工器541之輸出且連接二 第二輸入至多工器542之輸出。連接減除器55〇之輸出至 一漸近法邏輯區塊5 6 〇並連至誤差値暫存器5 3 1。 漸近法邏輯部分5 60可執行漸近法頂上步驟，諸如保持 電流位元磁軌，視適當時設定或清除電流位元，與使多工 器與暫存器致能以執行圖4之流程。 夕工 漸近法邏輯區塊之輸出可控制在由校準數位對類比變換 -18- 本紙張尺度週用中國國家標準（&〉Α4規格（21q χ挪公楚） (請先閱讀背面之注意事項再填寫本頁)
478243 經濟部智慧財產局員工消費合作社印製 A7 、發明說明（16 ) =8〇:利用之數位對類比控制値暫存器以内所儲存之實 際値。根據在暫存器5 7 0以内所儲存之值，校準DM別可 提供由頻率對電流變換器144所接之一電壓。 =時，在圖4之步驟410-414中，由基準週期區塊59〇 挂制ICO計數器如此使計數器僅當區塊59〇 定信號時才會略增。 供崔 對精於此技術之人員現可顯而易見，即藉增加一調變電 流基準至由主IC0126所接收之信號，由主IC0126可產生 保持定中之一系統時脈頻率。此外，根據此定中頻率藉產 生调變電流基準，即能精密地控制調變之百分比。一普通 精於此技藝人員可體認可執行所討論特定執行中之諸多變 更。例如’使用所述相似之技術即能執行FMPLL之電壓控 制執行法。此外，修改特定元件，諸如聯合DAC 148之 D A C控制器電路1 3 3 ’其中包含不同執行法，控制器1 3 3 係可程式化，或實際上是一計數器，且可使用任何數量之 低通濾、波器。更明顯的是，讓「調變系統時脈」之校準， 本發明可提供對先前技藝有進一步之優點即確保較大準確 度以供給有一所需固定百分比之調變時脈。 -19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公3Π (請先閱讀背面之注意事項再填寫本頁)
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 478243 第89120082號申請專利案 b 1叫寸⑴禾 A8 d 中文申請專利範圍修正本(90年丨2月)|，气_1· 一種用於鎖相迴路之方法，&括以下步驟： 在一有控制輸入之積體電路以内提供一鎖相迴路供在 鎖相迴路輸出處調變一輸出時脈之頻率； 接收代表在第一暫存器内所需調變深度之一值；與 提供一有第一值之輸入信號至控制輸入； 測量為回應第一值之輸出時脈之調變深度； 載入代表在第二暫存器内之測量調變深度之一值；以及 比較第一暫存器内之值與第二暫存器内之值。 2. 種用於鎖相迴路之方法，包括以下步驟： 提供一鎖相迴路其中可提供為回應一輸入信號具一調 變深度之一輸出時脈； 接收一所需調變深度值；與 變換所需調變深度值成一可提供輸出時脈具所需調變 深度之輸入信號之量值。 3·如申請專利範圍第2項之方法，其中變換之步驟包括： 在第一量值處施加輸入信號； 測量調變深度值同具有第一量值之輸入信號； 比較測量之調變深度值與所需調變深度值；與 變更輸入信號之量值直至所測調變深度值係在所需調 變深度值之預定解析以内為止。 4·如申請專利範圍第2或3項之方法，其中變換之步驟進一 步包括輸入代表所需调變深度之一數位值至第一暫存器 内。 5. —種用於鎖相迴路之積體電路，包括： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）--------1--------- (請先閲讀背面之注意事項再填寫本頁) 478243 六、申請專利範圍 一鎖相迴路其中可提供一輸出時脈具〜 應-輸入信號； ’變深度可回 一第一暫存器，被耦合至為接收積^ # 包路外部信號之 一輸入處，其中可儲存代轰一所㊉ 于n衣所需碉變深度之一 值，由輸入處被接收； 一第二暫存器其中可儲存輸出時脈 平則w呀脈 < —所測調變深 度；與 一校準電路’被核合至第-暫存H，第：暫存器， 鎖相迴路，其中可確保在所需調變深度與所測調 深度間之差係少於一預定量。6· —種用於鎖相迴路之積體電路，包括： 一 ·鎖相迴路其中因回應—輸入信號可提供一帶有一 變深度之一輸出時脈； 第噶存器，被耦合至為接收積體電路外部信號 一輸入，它可儲存代表所需調變深度之一值，自 輸入被接收； 第一暫存器’被轉合至可儲存輸出時脈之測量調 深度之鎖相迴路；與 一減除器具有耦合至第一暫存器之第一輸入與耦合至 第二暫存器之第二輸入。 7. 如申m專利範圍第6項之積體電路，更包括一邏輯電路 具有被韓合至減除器-輸出之-輸人與被耦合至鎖相迴 路輸入之一輸出。 8. 如申請專利範圍第7項之積體電路，其中邏輯電路包栝 與 變 調 之 該 線 變 &紙張尺糾財關家鮮 2 478243 A8B8C8D8 六、申請專利範圍 一近似邏輯電路。 9. 一種用於鎖相迴路之積體電路，包栝： 一鎖相迴路其中為回應一輸入信號可提供有一調變深 度之一輸出時脈；與 使鎖相迴路程式化之一程式設計裝置以提供一在可選 擇強度位準之調變深度。 10· —種用於鎖相迴路之積體電路，包括·· 一鎖相迴路其中為回應一輸入信號可提供調變深度之 •一輸出時脈；與 儲存裝置供接收及儲存代表一選擇調變深度之一值； 以及 構型裝置俾在一使鎖相迴路提供輸出時脈具選擇調變 深度處提供一輸入信號。 ---------------------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公笼）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/426,934 US6229400B1 (en) | 1999-10-22 | 1999-10-22 | Method and apparatus for a calibrated frequency modulation phase locked loop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW478243B true TW478243B (en) | 2002-03-01 |
Family
ID=23692798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089120082A TW478243B (en) | 1999-10-22 | 2000-09-28 | Method and apparatus for a calibrated frequency modulation phase locked loop |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6229400B1 (zh) |
| JP (1) | JP4514932B2 (zh) |
| KR (1) | KR100738242B1 (zh) |
| CN (1) | CN1186879C (zh) |
| TW (1) | TW478243B (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20011291A1 (it) * | 2001-06-19 | 2002-12-19 | St Microelectronics Srl | Metodo di calibrazione automatica di un sistema ad aggancio di fase |
| JP4074166B2 (ja) * | 2001-09-25 | 2008-04-09 | 三星電子株式会社 | Ｅｍｉ低減ｐｌｌ |
| DE10207544A1 (de) * | 2002-02-22 | 2003-09-18 | Infineon Technologies Ag | Verfahren zum Abgleichen eines Zwei-Punkt-Modulators und Zwei-Punkt-Modulator mit einer Abgleichvorrichtung |
| AU2003223201A1 (en) * | 2002-02-25 | 2003-09-09 | Sony Electronics Inc. | Oscillator and pll circuit using the same |
| KR100976375B1 (ko) * | 2002-09-06 | 2010-08-18 | 텔레포나크티에볼라게트 엘엠 에릭슨(피유비엘) | 2점 위상변조기의 트리밍 |
| US6700447B1 (en) | 2002-09-06 | 2004-03-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Trimming of a two point phase modulator |
| JP3838180B2 (ja) * | 2002-09-12 | 2006-10-25 | 富士通株式会社 | クロック生成回路及びクロック生成方法 |
| US6806780B2 (en) * | 2003-03-13 | 2004-10-19 | Texas Instruments Incorporated | Efficient modulation compensation of sigma delta fractional phase locked loop |
| KR100532476B1 (ko) * | 2003-10-18 | 2005-12-01 | 삼성전자주식회사 | 광-대역 전압 제어발진기 및 빠른 적응 주파수 보정기법을이용한 주파수 합성기 |
| CN100512265C (zh) * | 2004-04-09 | 2009-07-08 | 华为技术有限公司 | 用于在线校准的增益测量装置及其方法 |
| CN1973439A (zh) * | 2004-07-22 | 2007-05-30 | 罗姆股份有限公司 | 时钟生成电路及通信装置 |
| GB2434829B (en) * | 2005-08-19 | 2008-03-19 | Handy & Harman | Hidden deck fastener system |
| ATE503298T1 (de) * | 2007-11-02 | 2011-04-15 | St Ericsson Sa | Pll-kalibration |
| JP5613894B2 (ja) * | 2008-08-11 | 2014-10-29 | 日本電産サンキョー株式会社 | 非接触ｉｃカードリーダ及びデータ読取方法 |
| JP5728420B2 (ja) * | 2012-03-26 | 2015-06-03 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US9048851B2 (en) * | 2013-03-15 | 2015-06-02 | Intel Corporation | Spread-spectrum apparatus for voltage regulator |
| US10566980B2 (en) | 2018-03-19 | 2020-02-18 | Stmicroelectronics International N.V. | Use of a raw oscillator and frequency locked loop to quicken lock time of frequency locked loop |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507796A (en) * | 1982-10-20 | 1985-03-26 | Printronix, Inc. | Electronic apparatus having low radio frequency interference from system clock signal |
| FR2537805B1 (fr) * | 1982-12-14 | 1986-01-24 | Thomson Csf | Dispositif de linearisation automatique de la caracteristique frequence-signal de commande, d'un oscillateur a frequence variable module en frequence |
| JPH01106507A (ja) * | 1987-10-19 | 1989-04-24 | Kenwood Corp | 周波数変調回路 |
| KR940011436B1 (ko) * | 1989-04-19 | 1994-12-15 | 가부시끼가이샤 히다찌세이사꾸쇼 | 자기디스크 기억장치 |
| JPH06120735A (ja) * | 1992-10-08 | 1994-04-28 | Yokogawa Denshi Kiki Kk | 発振回路 |
| JP3331104B2 (ja) * | 1995-09-19 | 2002-10-07 | 富士通株式会社 | デジタルｐｌｌ回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置 |
| US5736893A (en) * | 1996-01-29 | 1998-04-07 | Hewlett-Packard Company | Digital method and apparatus for reducing EMI emissions in digitally-clocked systems |
| GB9616537D0 (en) * | 1996-08-06 | 1996-09-25 | Digi Media Vision Ltd | Digital synthesiser |
| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| JP3037215B2 (ja) * | 1997-06-24 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH1139806A (ja) * | 1997-07-14 | 1999-02-12 | Oki Electric Ind Co Ltd | クロック逓倍回路 |
| US5983077A (en) * | 1997-07-31 | 1999-11-09 | Ericsson Inc. | Systems and methods for automatic deviation setting and control in radio transmitters |
| JP3094977B2 (ja) * | 1997-11-28 | 2000-10-03 | 日本電気株式会社 | Ｐｌｌ回路 |
-
1999
- 1999-10-22 US US09/426,934 patent/US6229400B1/en not_active Expired - Lifetime
-
2000
- 2000-09-28 TW TW089120082A patent/TW478243B/zh not_active IP Right Cessation
- 2000-10-20 CN CNB001316249A patent/CN1186879C/zh not_active Expired - Fee Related
- 2000-10-20 JP JP2000321122A patent/JP4514932B2/ja not_active Expired - Lifetime
- 2000-10-23 KR KR1020000062313A patent/KR100738242B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010040162A (ko) | 2001-05-15 |
| JP4514932B2 (ja) | 2010-07-28 |
| KR100738242B1 (ko) | 2007-07-12 |
| CN1294453A (zh) | 2001-05-09 |
| CN1186879C (zh) | 2005-01-26 |
| JP2001168644A (ja) | 2001-06-22 |
| US6229400B1 (en) | 2001-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW478243B (en) | Method and apparatus for a calibrated frequency modulation phase locked loop | |
| US7663415B2 (en) | Phase locked loop (PLL) method and architecture | |
| US4577163A (en) | Digital phase locked loop | |
| US7940099B2 (en) | Method of improving noise characteristics of an ADPLL and a relative ADPLL | |
| US7161970B2 (en) | Spread spectrum clock generator | |
| US7800451B2 (en) | Frequency adjustment for clock generator | |
| US7427940B2 (en) | Time-to-digital converter with non-inverting buffers, transmission gates and non-linearity corrector, SOC including such converter and method of phase detection for use in synthesizing a clock signal | |
| JPS60203007A (ja) | 周波数変調回路 | |
| US7482880B2 (en) | Frequency modulated output clock from a digital frequency/phase locked loop | |
| WO2008014129A2 (en) | Test circuit, system, and method for testing one or more circuit components arranged upon a common printed circuit board | |
| CN110022153B (zh) | 半导体装置和操作半导体装置的方法 | |
| US6160861A (en) | Method and apparatus for a frequency modulation phase locked loop | |
| US9698807B1 (en) | Time signal conversion using dual time-based digital-to-analog converters | |
| US11418204B2 (en) | Phase lock loop (PLL) with operating parameter calibration circuit and method | |
| US8477898B2 (en) | Highly flexible fractional N frequency synthesizer | |
| US7187705B1 (en) | Analog spread spectrum signal generation circuit | |
| CN207399177U (zh) | 电子设备 | |
| US9712174B1 (en) | Double calibration loop for random spread spectrum modulator | |
| US10447253B2 (en) | High performance PLL based on PVT independent stable oscillator | |
| US8656203B2 (en) | Fractional frequency division or multiplication by using an oversampled phase rotator for reducing jitter | |
| EP1751866A1 (en) | Apparatus and method for a programmable clock generator | |
| WO2017105349A1 (en) | Frequency synthesizers and methods for synthesizing a frequency | |
| Bazes et al. | An interpolating clock synthesizer | |
| US7737794B2 (en) | Phase locked loop with temperature and process compensation | |
| JP3505263B2 (ja) | Ｐｌｌシンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MK4A | Expiration of patent term of an invention patent |