KR100738242B1 - 캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치 - Google Patents

캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치 Download PDF

Info

Publication number
KR100738242B1
KR100738242B1 KR1020000062313A KR20000062313A KR100738242B1 KR 100738242 B1 KR100738242 B1 KR 100738242B1 KR 1020000062313 A KR1020000062313 A KR 1020000062313A KR 20000062313 A KR20000062313 A KR 20000062313A KR 100738242 B1 KR100738242 B1 KR 100738242B1
Authority
KR
South Korea
Prior art keywords
frequency
current
register
value
modulation depth
Prior art date
Application number
KR1020000062313A
Other languages
English (en)
Other versions
KR20010040162A (ko
Inventor
캘빈 이 맥콜로
제임스존 카세르타
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20010040162A publication Critical patent/KR20010040162A/ko
Application granted granted Critical
Publication of KR100738242B1 publication Critical patent/KR100738242B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명에 따라서, 주파수 변조 위상-고정-루프(FMPLL;100) 구조가 구현된다. FMPLL(100)의 주파수는 전류 제어 발진기(ICO;126)를 사용하여 제어된다. ICO(126)는 고정된 이득을 유지하도록 피드백(feedback)을 통합하는 전류 신호를 수신한다. FMPLL(100)과 연관된 ICO(126)는 입력 제어 전류(ICTL)에서 주어진 변화에 대한 출력 주파수에서의 예측할 수 있는 변화를 설정한다. 이러한 고정된 이득에 따라, 부가 델타 전류(IMOD)를 입력 제어 전류에 합산함으로써 주파수 시프트가 생성될 수 있다. 전류(IMOD)의 크기를 주기적으로 변화시킴으로써, 변조된 주파수 클럭은 ICO(126)의 출력에서 생성된다. IMOD의 크기는 주파수 변조 클럭의 주파수 시프트 양을 제어한다. 발생된 시스템 주파수와 비례하는 IMOD 신호를 제공함으로써, 평균, 중심(center), 주파수와 비례하는 주파수 시프트가 생성된다. 그러므로, 주파수 변조의 백분율(percentage)은 시스템 클럭 주파수의 크기와 상관없이 일정하다. 전압 기준 소스(146)의 출력 기준 소스(146)의 출력 기준을 캘리브레이션함으로써, 원하는 변조 주파수 백분(percent)이 더 충족될 수 있다.
전류 제어 발진기, 주파수 변조 위상-고정-루프, 피드백, 주파수 시프트

Description

캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치{Method and apparatus for a calibrated frequency modulation phase locked loop}
도 1는 블록도 형식으로, 본 발명에 따른 주파수 발생 시스템을 도시하는 도면.
도 2는 블록도 및 회로도 형식으로, 도 1의 상기 주파수 발생 시스템의 부분을 도시하는 도면.
도 3는 블록도 형식으로, 도 1의 FMPLL과 관련된 레지스터 세트들을 포함하는 시스템 뷰(view)를 도시하는 도면.
도 4는 흐름도 형식으로, 본 발명에 따라 FMPLL를 캘리브레이션하는 방법을 도시하는 도면.
도 5는 블록도 형식으로, 상기 FMPLL의 특정 부분의 상세한 관점을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : CPU 140: FMPLL
본 발명은 일반적으로 위상 고정 루프에 관한 것이며, 보다 구체적으로는 주파수 변조 위상-고정-루프에 관한 것이다.
위상-고정-루프들(PLLs)은 일반적으로 변조 신호들을 생성 및 수신하는 원격통신 제품에서 사용되어 왔다. 또한, 위상-고정-루프들의 사용은 진보한 디지털 기술들을 포함하도록 확장되어 왔다. 예를 들어, 마이크로프로세서들(microprocessors) 및 마이크로제어기들(microcontrollers)은 일반적으로 적절한 동작을 보장하는 위상-고정-루프들을 사용한다.
위상 고정 루프들은 고정된 주파수의 신호를 제공하기 위해 사용될 수 있다. 현대 디지털 소자들에 대하여, 이러한 신호들은 10 메가헤르츠 내지 100 메가헤르츠까지의 주파수에서 변화하는 시스템 클럭들일 수 있다. 고주파 클럭들을 갖는 장치들의 사용은 전자기 간섭(EMI)을 발생시키는 것이 잘 알려져 있다. EMI는 상기 고정 클럭 레이트에서 뿐만 아니라, 또한 고정 클럭 레이트와 연관된 고조파에서도 발생된다. EMI의 결과는 라디오, 텔레비전, 및 응급 방송 채널들을 포함하는 중요 통신 주파수 전송 대역을 방해할 수 있다. EMI의 결과로써, 수신된 통신 신호들은 수신기 말단에서 오류를 일으키는 것으로(corrupted) 나타난다.
전자 장치들의 동작이 통신 채널들을 포함하지 않는 것을 보장하도록, 연방 통신 위원회 및 그 외국 위원회(counterpart)는 전자 시스템들이 유연하게 되는 특정 EMI 전송 레벨들을 지정한다.
EMI 전송 레벨을 감소시키는 한가지 알려진 방법은 시스템 응용 레벨에서 적용된 차폐(shielding)의 사용이다. 예를 들어, 데스크 탑(desktop) 컴퓨터들과 같은 시스템에서, 상기 EMI 전송을 제한하도록 차폐를 사용하는 것이 잘 알려져 있다. 또한, 자기 차폐 장치들은 전송된 신호들의 EMI 효과들을 필터링(filter)하도록 커넥터 케이블(connector cables)에 적용되어 왔다. 그러나, 시스템 레벨 EMI를 감소시키는 기술들은 특히 모든 애플리케이션들에 대해 실용적이지 않다.
고주파 전자 성분들의 EMI 효과를 감소시키는 다른 알려진 기술은 입력 클럭의 주파수를 디더링(dither)하는 것이다. 클럭 주파수를 디더링함으로써, 특정 주파수 대역에서의 피크 에너지 EMI 전송 양은 피크 에너지를 더 큰 대역폭으로 확산함으로써 감소된다. 전체 EMI 에너지가 변하지 않는 동안, 더 큰 대역폭으로 확산되고, 이에 의해 임의의 특정 주파수에서 피크 에너지 EMI의 효과를 감소시킨다.
종래의 클럭 디더링 기술은 클럭 출력을 제공하는 복제(replica) VCO에 대한 제어 전압을 발생시키도록 전용 PLL의 사용을 포함한다. 복제 VCO에 적용된 제어 전압은 원하는 평균 주파수를 갖는 신호를 발생시키는데 필요한 제어 전압을 반영한다. 예를 들어, 전용 위상-고정-루프의 원하는 출력은 33㎒ 신호를 발생시킬 수 있는 제어 전압일 수 있다. 원하는 평균 주파수를 발생시키도록 전용 PLL로부터 유도되는 이러한 제어 전압은 복제 전압 제어 발진기로 제공되며, 시스템 클럭을 구동한다. 전용 PLL로부터의 제어 전압에 부가하여, 일반적으로 변조 신호로서 언급되는, 주기적으로 변화하는 전압 신호가 또한 상기 시스템 클럭을 발생시키도록 사용된 복제 VCO에 제공된다. 수신된 제어 전압 및 변조 신호를 부가함으로써, 복제 VCO는 변조 또는 디더링된 클럭 출력을 생성할 것이다. 예를 들어, 33㎒ 클럭은 이제 +/-1㎒ 범위로 디더링될 수 있다. 선택된 디더링의 양은 이용된 전자공학의 동적 한계에 좌우된다.
전용 위상-고정-루프와 연관된 전압 제어 발진기는 전술된 전압 제어 신호에 의해 위상 수정된다. 마찬가지로, 종래의 출력 구동부와 연관된 전압 제어 발진기는 전술된 전압 제어 신호에 의해 또한 제어된다. 그러나, 두 개의 전압 제어 발진기들 사이의 차이는 출력 구동기 상에서 중심 주파수 에러를 발생시킬 것이다. 이러한 주파수 에러는 상기 위상-고정-루프에 의해 수정되지 않는다. 결과적으로, 출력 구동기 전압 제어 발진기의 성분들과 연관된 보상되지 않은 에러에 기인하여, 원하는 중심 주파수를 발생시키는 것이 불가능하다. 다음으로, 구동기 VCO의 보상되지 않은 에러 및 변조 신호를 유도하는 방법에 일부 기인하여, 획득된 주파수 편향의 양은 상기 중심 주파수와 직접적으로 비례하지는 않는다.
그러므로, 종래의 FMPLL들과 연관된 문제들을 극복할 수 있는 방법 및 장치를 확인하는 것이 바람직하다.
본 발명에 따라, 주파수 변조 위상-고정-루프(FMPLL) 구조가 구현된다. FMPLL은 전류 제어 발진기(ICO)를 사용하여 구현된다. ICO는 고정 이득을 유지하도록 피드백(feedback)을 이용한다. 그러므로, 그 입력 제어 전류(ICTL)의 주어진 변화에 대하여, 그 출력 주파수의 예측할 수 있는 변화가 발생한다. 이러한 고정된 이득에 따라, 주파수 시프트는 부가 델타 전류(IMOD)와 입력 제어 전류를 합산함으로써 생성될 수 있다. 전류 IMOD의 크기를 주기적으로 변화시킴으로써, 주파수 변조된 클럭은 ICO의 출력에서 생성된다. IMOD의 크기는 주파수 변조된 클럭의 주파수 시프트의 양을 제어한다. 발생된 시스템 주파수에 비례하는 IMOD 신호를 제공함으로써, 평균 또는 중심 주파수에 비례하는 주파수 시프트가 생성된다. 주파수 변조의 양은 시스템으로서 FMPLL의 한정된 동작 범위 내에서 시스템 클럭 주파수의 크기에 상관없는 일정한 백분율이다.
도 1는 FMPLL 시스템(100)을 도시한다. 상기 시스템(100)은 주 PLL 루프(101), 기준 루프(102) 및 중심 주파수 전류 생성기(124)를 포함한다. 본 발명의 특정한 실시예에서, 주 PLL 루프(101) 및 기준 루프(102)는 미리 정의된 주파수를 갖는 외부 기준 클럭(EXTERNAL REFERENCE CK)으로 표시된 클럭을 수신한다. 또한, 주 PLL 루프(101) 및 기준 루프(102) 각각은 중심 주파수 전류 발생기(124)로부터 (125a) 및 (125B)로 표시된 전류 신호를 수신한다. 주 PLL 루프(101)는 또한 기준 루프(102)로부터 IMOD로 표시된 전류 변조 신호를 수신한다.
동작중, 주 PLL 루프(101)는 시스템 클럭(SYSTEM CK)으로 표시된 출력에서의 고정된 주파수 값을 제공하도록 프로그램된다. 주 PLL 루프(101)의 동적 요구를 감소시키기 위해, 중심 주파수 전류(125A)는 중심 주파수 전류 생성기(124)로부터 제공된다. 중심 클럭 주파수를 생성하는 한가지 방법은 출원번호 제 XX/XXX,XXX호 및 대리인 문서 번호 제SC91206A호를 갖고 양수인에게 양도된 발명의 명칭이 "위상 고정 루프"인 공동 출원에 개시되고, 참고문헌으로 본원에 포함된다.
주 PLL 루프(101)는 미리 결정된 양만큼 시스템 클럭(SYSTEM CK)의 주파수를 변조하도록 IMOD로 표시된 변조 신호를 수신한다. 시스템 클럭(SYSTEM CK)의 변조는, 주 PLL 루프(101)에 의해 생성된 변조된 시스템 클럭(MODULATED SYSTEM CK)의 중심 주파수가 IMOD 때문에 변하지 않도록 한다. 시스템 주파수를 중심에 두는 것을 보장하는 이점이 있다. 고정된 중심 주파수를 보장함으로써, 소자 항복(component yield) 및 디자인 신뢰성이 개선된다.
도 1는 또한 주 PLL 루프(101)에 대한 특정한 실시예를 도시한다. 주 PLL 루프(101)는 외부 기준 클럭(EXTERNAL REFERENCE CK)을 수신한다. 외부 기준 클럭(EXTERNAL REFERENCE CK)은 일반적으로 프로그램 가능하고 내부 기준 클럭(INTERNAL REFERENCE CK)으로 표시된 신호를 발생시키는 프로그램 가능 분주기(130)에 의해 수신된다. 내부 기준 클럭(INTERNAL REFERENCE CK)은 위상/주파수 검출기(PFD;110)에 의해 수신된다. PFD(110)는 내부 기준 클럭(INTERNAL REFERENCE CLOCK)에 기초하여 제어 신호를 제공하고, 또한 프로그램 가능 분주기(128)에 의해 시스템 클럭을 분주하여 발생된 제 2 클럭 신호를 제공한다. PFD(110)로부터의 출력 제어 신호는 두 개의 신호 경로들을 지원한다. 제 1 경로는 PFD(110)로부터 출력 제어 신호를 수신하고 전류 출력을 제공하는 전하 펌프(112)를 포함한다. 전하 펌프(112)로부터의 전류 출력은 저역 통과 필터(116)의 피드 포워드 보상 모듈(Feed Forward Compensation Module;117)에 의해 수신된다. 피드 포워드 보상 모듈(117)은 정규 비변조 주파수 동작(normal unmodulated frequency operation) 동안, 주 PLL 루프(101)가 위상 고정을 가능케 한다. 피드 포워드 보상 모듈(117)에 의해 제공된 전류는 ICTL의 부분으로서 포함되며, 주 ICO(126)에 의해 수신된다.
PFD(110)의 출력과 연관된 제 2 신호 경로는 전하 펌프(114)를 포함하고, 이것은 또한 전류 신호를 저역 통과 필터(116)로 제공한다. 이러한 전류 신호는 저역 통과 필터(116) 적분기(119)에 의해 수신되며, 이것은 AC 단일 이득 형태(unity gain topology)로 구성된 차동 증폭기(differential amplifier)를 포함한다. 전하 펌프(114)에 의해 발생된 신호는 차동 증폭기의 반전 입력에서 수신된다. 커패시터(150)가 증폭기의 출력과 반전 입력 사이에 접속될 때, 비반전 입력은 기준 소스(reference source)에 접속된다. 전형적으로, 기준 소스는 시스템의 동적 범위의 중심에 가까이 있도록 중간-전원(mid-supply) 가까이 선택된다. 적분기(119)의 출력에 제공된 전압은 실질적인 고주파 성분들을 갖지 않고, 이에 의해 주 PLL 루프(101)에 0으로 고정하는 값을 제공한다. 저항(123)과 결합될 때, 적분기(119)는 주 PLL 루프(101)가 원하는 주파수로 고정할 수 있게 한다.
저항들(121,123)은 적분기(119)로부터 주 ICO(126) 및 기준 ICO(140)까지의 출력 전류를 각각 제공한다. 저항(121)으로부터의 전류는 ICTL을 형성하도록 다른 전류들에 부가된다. 일반적으로, ICTL을 형성하기 위한 이러한 전류들의 합은 다수의 전류원들을 공통 노드에 접속함으로써 발생한다. 저항들(121,123)에 의해 발생된 전류들은 시스템 클럭(SYSTEM CLOCK)의 중심 주파수에 비례하고, 저항(123)을 통한 전류가 저항(121)을 통해 발생된 전류의 복제이고, 상기 복제된 전류는 저항(121)을 통한 전류와 같거나 비례하는 것이 주목된다.
저항(123)에 의해 발생된 전류는 클럭 비례 전류(CURRENT PORORTIONAL TO CK)로 표시된다. 클럭 비례 전류(CURRENT PROPORTIONAL TO CK)는 신호(125B)에 부가되고, 루프(102)의 기준 ICO(140)에 제공된다. 수신된 전류에 기초하여, 기준 ICO(140)은 실질적으로 주 ICO(126)의 중심 시스템 클럭 주파수와 일치할 것이다. 그러나, 주 PLL 루프(101)가 주파수 변조될 때, 시스템 클럭 출력 변조의 몇몇 잔여 성분들은 기준 ICO(140)의 출력에서 나타날 것이다. 일반적으로, 이러한 성분들의 효과들은 기준에 미치지 못하기 때문에 무시해도 좋으며, 기준 ICO(140)에 의해 발생된 주파수는 실질적으로 중심 클럭 주파수와 같다. 기준 ICO 클럭(REFERENCE ICO CK)으로 표시된 기준 ICO(140) 출력은 분주기(142)에 제공된다. 분주기(142)는 분할된 클럭 신호를 주파수 대 전류 변환기(144)에 제공한다. 분주기(142)와 결합하여, 주파수 대 전류 변환기(144) 및 전압 기준 생성기(146)는 전류 기준 신호(IREF)를 전류 디지털 아날로그 변환기(DAC;148)에 공급한다.
주파수 대 전류 변환기(144)는 전압 기준 생성기(146)에 의해 발생된 전압 기준 값 및 미리 결정된 주파수를 갖는 클럭 신호(분주기(142)에 의해 제공됨)를 수신하는 스위치된 커패시터 변환기를 사용하여 구현될 수 있다. 당업자에 의해 이해되는 바와 같이, 분주기 값(142), 기준 전압, 및 스위치 커패시터의 커패시터 값을 적절하게 선택함으로써, 전류 DAC(148)로 제공된 전류 기준 신호(IREF)의 값이 선택될 수 있다. IREF의 값은 원하는 시스템 클럭(SYSTEM CK) 변조의 양에 기초한다.
IREF 신호는 전류 출력 IMOD를 주 PLL 루프(101)에 제공하는 전류 DAC(148)에 의해 수신된다. 전류 DAC(148)는 IMOD를 변조하기 위해 DAC 제어기(132)로부터의 제어 신호들을 수신한다. 특정한 구현에서, DAC 제어기(312)는 외부 기준 클럭(EXTERNAL REFERENCE CK)을 분할하는 프로그램 가능 분주기(135)를 포함하며, 시프트 레지스터(133)로 분주기를 제공한다. 분주기(135)로부터 분할된 클럭 출력은 도 2에서 시프트 클럭(SHIFT CK)으로 표시된다(시프트 클럭(SHIFT CK)이 도 1의 등가 노드(134)인 것을 주목하라). 시프트 레지스터(133)의 구성에 기초하여, 전류 DAC(148)가 제어된다.
도 2는 시프트 레지스터(133) 및 DAC(148)의 특정한 구현을 도시한다. 특히, 시프트 레지스터(133)는 신호 시프트 클럭(SHIFT CK)에 의해 제어되는 N개의 직렬로 접속된 래치들을 포함한다(N은 정수 값). 또한, 시프트 레지스터(133)는 리셋(RESET)으로 표시된 신호를 어서트(asserting)함으로써 리셋(reset)될 수 있다. 래치(235)의 출력은 인버터(inverter)에 의해 반전되고, 또한 래치(230)의 출력으로 피드백된다.
전류 DAC(148)의 특정한 실시예에서, 기준 전류 IREF는 트랜지스터들(212 내지 220)을 사용하여 N번 반영된다. 각각의 개별 전류 반사(mirror) 출력은 스위치(S0 내지 SN) 중 하나에 의해 제어되어, 어서트된 신호가 스위치에 의해 수신될 때, IREF의 값과 대략 같은 양의 전류가 스위치를 통해 흐를 것이다. 각각의 스위치는 시프트 레지스터(133)의 출력들(OUT0 내지 OUTN) 중 하나에 접속된다. 각각의 스위치 출력은 일반적으로 변조 전류 IMOD를 제공하기 위해 접속된다.
리셋 동작 동안, RESET 신호가 어서트되어, 시프트 레지스터(133)의 모든 출력들이 취소된다. 결과적으로, 각각의 DAC(148) 스위치들이 개방되고, IMOD는 0의 전류값을 갖는다.
리셋 후에, 각각의 SHIFT CK 사이클은 시프트 레지스터(133)에서 래치된 데이터의 시프팅을 유발할 것이다. 래치(230)가 리셋후의 어서트된 신호를 수신하기 때문에, OUT0는 제 1 시프트 클럭(SHIFT CK) 사이클의 결과로서 어서트된다. 어서트되는 OUT0는 DAC(148)의 스위치 S0가 닫히게 하고, IMOD가 하나의 전류 기준 값(IREF)의 양에 의해 증가되게 한다.
일단 모든 스위치들 S0-SN이 닫히면, 공정은 보류될 것이고, 각각의 래치는 래치(230)에서 시작하는 연속하는 클럭 사이클들에서 순차적으로 취소될 것이다. 결과적으로, 삼각형 모양의 전류 변조 신호(IMOD)가 발생되고, PLL(101)의 주 ICO(126)로 제공된다. 응답에 있어서, ICO(126)은 IMOD에 기초하여 안정된 중심 주파수 및 주파수 변조를 갖는 변조 시스템 클럭(MODULATED SYSTEM CK)을 발생시킨다. 주 PLL(101)이 주파수 변조 성분을 제거할 동안, 저역 통과 필터(116)는 변조 시스템 클럭(MODULATED SYSTEM CK)의 주파수 변조 성분이 제거되는 것을 막는다.
중심 주파수의 4%와 같이 정확한 백분율에 의해 시스템의 클럭을 바람직하게 변조할 때, IREF의 적절한 값 및 DAC(148)의 분해능(resolution)을 선택함으로써 그렇게 실행하는 것이 가능하다. 예를 들어, 도 2를 참조하여, N은 DAC(148)과 연관된 전류 반사 스테이지들(stages)로 40을 지시하도록 나타낸다면, 4% 변조 진폭(swing)을 획득하도록 주 ICO(126)에 의해 수신된 제어 전류(ICTL)의 1E-3(1/1000)인 IREF 값을 선택하는 것이 가능하다. 예를 들어, 변조 전류 없이, 주 ICO(126)에 의해 수신된 제어 값은 100 마이크로암페어이고, 주파수 대 전류 변환기(144), 분주기(142) 및 전압 기준 생성기(146)의 값들은 IREF가 대략 0.1 마이크로암페어가 되도록 선택될 것이다. 이러한 방법으로, DAC(148)에 의해 발생된 것처럼, IMOD의 값은 0내지 4 마이크로 암페어(4% 변화)까지 변할 것이다. 이러한 방법으로 IREF의 값을 선택함으로써, 변조의 백분율은 동작 시스템 클럭 주파수와 관계없이 정확하게 제어될 수 있다. 저역 통과 필터(116)로부터 개별적인 전류 소스들을 제공함으로써, 기준 ICO(140)은 변조된 시스템 클럭(MODULATED SYSTEM CLOCK)의 중심 주파수에서 일반적으로 고정된 주파수를 제공한다.
도 3는 도 1의 FMPLL과 관련된 레지스터 세트를 포함하는 좀더 자세한 시스템 뷰(view)를 도시한다. 도 3는 CPU 처리 모듈(310), 메모리(315), 레지스터 세트(320,330) 및 FMPLL(140)을 도시한다.
동작중, 레지스터 세트(320,330)는 FMPLL(140)으로 정보를 수신 및 제공한다. 특정한 실시예에서, 레지스터 세트(320)는 사용자 프로그램 가능 레지스터 위치들을 포함하고, 반면에, 레지스터 세트(330)는 FMPLL(140)에 의해 기록된 레지스터 위치들을 포함한다.
주파수 변조(FM) 변화의 원하는 백분율을 나타내기 위해, 변조 깊이(MODULATION DEPTH)라고 표시된 변조 깊이 레지스터(modulation depth register)가 레지스터 세트(320)내에 포함된다. 특정 실시예에서, 변조 깊이 레지스터는 4개의 상태들을 지원하는 2비트를 포함한다. 4개의 상태들은 디스에이블된 상태(disabled state), 2% 변조된 상태, 4% 변조된 상태, 및 6% 변조 상태를 포함한다. 부가 및/또는 다른 상태들이 지원될 수 있다는 것에 유의하라.
비율 레지스터(RATE REGISTER)로 표시된 레지스터 세트(320)의 변조율(modulation rate) 레지스터는, 주파수가 최대 주파수 값과 최소 주파수 값 사이에서 변조하는 실제 비율을 지정한다. 예를 들어, +/-2% 시스템에서, 주파수가 중심 주파수의 +2%와 -2% 중심 주파수 사이에서 변화하며, 상기 비율은 다시 돌아온다(back again). 변조율을 지정할 수 있음으로써, 출력 클럭을 사용하여 다른 블록들상의 효과가 제어될 수 있다.
피드백 분주기(FEEDBACK DIVIDER)로 표시된 레지스터 세트(320)의 피드백 분주기 레지스터는 도 1의 프로그램 가능 분주기(128)의 값에 의한 분할을 지정한다. 본 발명의 특정한 실시예에서, 프로그램 가능 분주기(128) 및 프로그램 가능 분주기(130)는 시스템 클럭의 기준선 주파수(F0) 설정할 것이다.
기대 오프셋(EXPECTED OFFSET)으로 표시된 레지스터 세트(320)의 기대 오프셋 레지스터(expected offset register)는 원하는 변조 깊이에 비례하는 카운트(count) 값을 저장한다. 일 실시예에 따라, 기대 오프셋 레지스터 값은 사용자에 의해 제공된다. 대안적 실시예에서, 상기 값은 자동적으로 시스템에 의해 결정될 수 있으나, 본 실시예에서, 상기 값은 표시된 정보에 기초하여 사용자에 의해 제공된다.
레지스터(330)는 일반적으로 전압 기준 발생기(146)에 의해 제공된 값들을 포함한다. 기준선 카운트(BASE LINE COUNT)로 표시된 레지스터 세트(330)의 기준선 카운트 레지스터는 복조 시스템 클럭 출력과 연관된 카운트 값 C0를 저장하는 것이다. ICO 카운터는 샘플링 주기 동안, 변조 또는 복조 시스템 클럭 출력의 사이클들을 카운트하도록 이용된다. 샘플링 주기는 여기에서 더 자세히 논의되는 것처럼 미리 결정된 수의 기준 사이클들이도록 시스템에 의해 정의된다.
에러(ERROR)로 표시된 레지스터 세트(330)의 에러값 레지스터는 ICO 카운터와 기준선 카운터 사이의 차이를 저장하는 것이다.
기준 카운트(REFERENCE COUNT)로 표시된 레지스터 세트(330)의 기준 카운트 레지스터는 마지막 카운터가 리셋된 이후로 경과된 기준 사이클들의 수를 지시하는 값을 저장하는 것이다. 기준 카운트 레지스터에 저장된 값은 샘플 주기와 연관된 미리 결정된 기준 사이클의 수와 일치(match)할 때, ICO 카운터(ICO COUNTER) 값이 유지된다.
계산 차(CALCULATED DIFT)로 표시된 레지스터 세트(330)의 계산된 차이는 에러값 레지스터와 레지스터 세트(330)의 기대 오프셋 사이의 카운트들에서의 차이를 저장하는 것이다.
D/A CTL로 표시된 디지털 아날로그(D/A) 제어 레지스터는 시스템 클럭의 변조에 영향을 끼치는 전압 디지털 아날로그 변환기(DAC)의 출력을 제어하도록 사용되는 값을 저장하도록 사용된다.
상태(STATUS)로 표시된 저항 세트(330)의 상태 레지스터는 캘리브레이션 루틴이 완료될 때, 캘리브레이션이 성공적인지를 포함하는 복수의 상태들 중 하나를 나타내는데 사용되며, 필요한 대로 다른 상태 정보를 지시하는데 사용된다.
도 4는 흐름도 형식으로, 변조된 시스템 클럭의 주파수 오프셋을 캘리브레이션하는 도 1의 전압 기준 발생기(146)를 이용하는 본 발명에 따른 방법을 도시한다. 예를 들어서, 평균 시스템 클럭 주파수의 +/-2% 다른 주파수를 갖는 변조된 시스템 클럭을 갖는 것이 바람직할 수도 있다. 그러나, 고정 값 전압 기준 발생기가 사용되는 곳에서, 실제 변조 깊이(주파수 오프셋)는 현저한 백분율로 변할수 있다. 예를 들어서, +/-2%의 원하는 변조 깊이에 대해, 실제 변조 깊이는 고정된 기준에 대해 +/-2.8%가 될 수 있다. 이것은 원하는 변조로부터 40%의 변화를 나타낸다. 이러한 변화는 공정, 온도 또한 전압 변화들에 의해 시작된다. 도 4의 방법은 지정된 값으로 선택된 주파수 오프셋 백분율을 계산한다.
단계 410에서, 도 1의 주 PLL 루프(101)는 디스에이블된 주파수 변조와 함께 고정된다. 이러한 결과 주파수(resulting frequency)는 기준선 주파수로서 참조된다.
단계 411에서, 도 1의 주 PLL 루프(101)는 디스에이블된다. 특정 실시예에서, 상기 루프는 도 1의 3상(tri-stating) 전하 펌프 112 및 114에 의해 디스에이블된다. 3상 전하 펌프는 기준선 주파수가 고정을 유지하도록 허용한다. '고정된'이라는 용어는 위상 고정 루프가 출력 주파수에서 변화에 대한 보상을 더 이상 시도하지 않을 것을 나타내는데 사용된다.
단계 412에서, 기대 오프셋 값은 시스템에 제공된다. 이러한 기대 오프셋 값은 CEXP로서 참조되고, 또한 상술된 방법으로 레지스터 세트(320)의 기대 오프셋(EXPECTED OFFSET) 레지스터에 저장된다.
단계 413에서, 원하는 주파수 변조 백분율이 제공된다. 특정 실시예에서, 변조 백분율은 사용자에 의해 제공되나, 그것은 원하는 변조 백분율을 지정하기 위해 몇몇 외부 제어 소스에 의해 제공될 수 있다. 전형적인 방법으로, 변조 백분율 값은 레지스터 세트(320)의 변조 깊이(MODULATION DEPTH) 레지스터로 값을 기록함으로써 제공된다.
또다른 실시예에서, 상기 단계 412 및 413이 결합되고, 지정된 주파수 변조 깊이 백분율에 대한, 단계 412에서 제공되는 기대 오프셋 값이 계산된다. 예를 들어, + 또는 - 2%의 오프셋을 갖는, 10㎒의 입력 클럭 주파수를 갖는 40㎒의 원하는 ICO 주파수에 대하여, 기대 오프셋 값은 상기 방정식에 의해 결정될 것이다.
CEXP = ICO 주파수
* 기준 사이클의 수/샘플 주기당
* 퍼센트 오프셋/기준 주파수; 또는
CEXP = 40㎒*200*0.02/10㎒=16.
이러한 방법으로, 상기 단계 412 및 단계 413이 결합되고, 기대 오프셋이 알려진 샘플 주기로 주어진 지정된 변조 백분율 값에 대해 자동적으로 계산된다. 상기 방정식들은 사용자 프로그램 가능 값들을 포함하는 테이블들을 계발하는데 사용될 수 있다는 것을 주목하라.
단계 414에서, 기준선 카운트(C0)가 결정된다. 일반적으로, 기준선 카운트는 소정의 기준 클럭 사이클을 구성하는 샘플링 주기를 제공함으로써 결정될 것이다. 일반적으로, 실제 기준 클럭 사이클의 수는 주 루프에 대한 피드백(feedback)을 제공하는 프로그램 가능 분주기(128)에 좌우될 것이다.
단계 415에서, 현재 비트는 연속적인 근사 루틴(approximation routine)을 실행하는데 사용되는 레지스터의 최상위 비트로 정의된다. 특정 실시예에서, 현재 비트는 연속적인 근사 루틴의 시작에서 어서트된다. 그러므로, 연속적인 근사 루틴의 시작에서, 모든 다른 비트가 취소될 동안, MSB는 어서트될 것이다.
단계 416에서, 도 1의 기준 루프(102)가 인에이블된다. 변조의 결과 크기는 레지스터(330)의 D/A 제어(D/A CONTROL) 레지스터에 기초한다. D/A 제어(D/A CONTROL) 레지스터 값은 전압 기준 생성기(Voltage Reference Generator)(146)에 의해 생성된 전압을 결정한다.
단계 417에서, 조절된 카운트(CADJ)가 결정된다. CADJ는 도 1의 기준 루프(102) 후의 샘플 주기 동안 사이클의 수를 카운트함으로써 결정된다. CADJ는 샘플 주기를 넘어 주파수 변조의 효과를 더한 기준선의 카운트라는 것을 주목하라. 사실상, 카운트는 시간을 넘어 주파수 값의 적분을 나타낸다.
단계 418에서, 오프셋 카운트(COFFSET)가 결정된다. COFFSET 값은 CADJ 값 빼기 기준선 카운트이다.
단계 419에서, 에러 카운트(CERROR)는 COFFSET 빼기 CEXP에 기초하여 결정된다.
COFFSET는 변조된 시스템 클럭의 평균 주파수로부터의 최대 주파수 또는 최소 주파수 중 하나의 변조 깊이를 나타내고, CEXP는 중심으로부터의 기대 편차(deviation)를 나타내기 때문에, CERROR는 실제 변조 깊이가 기대 변조 깊이로부터 변하는 것에 의한 양을 나타낸다.
단계 430에서, 결정은 CERROR가 0보다 적은지의 여부에 관한 것이다. CERROR이 0보다 적을 때, 단계 430 이전의 어서트된 현재 비트는 정확하고, 또한 상기 흐름이 단계 421로 진행된다. CERROR가 0보다 적지 않으면, 단계 420으로 진행한다.
단계 420에서, 단계 415에서 어서트된 현재 비트가 취소(nagated)된다. 단계 420에서 현재 비트의 취소는 D/A 제어 레지스터내에 저장된 현재 값이 원하는 변조된 시스템 클럭 주파수의 캘리브레이션(calibration)보다 더 높은 값을 가진다. 반대로, CERROR가 0보다 작을 때, 전압 기준 생성기를 제어하도록 사용된 디지털 아날로그 제어 레지스터에 저장될 필요가 있는 값은 레지스터내에 현재 저장된 것보다 더 큰 값이고, 설정된 비트가 유지된다. 단계 420으로부터, 상기 흐름은 단계 421로 진행한다.
단계 421에서, 디지털 아날로그 제어 레지스터와 연관된 최하위 비트가 처리되는 경우, 연속적인 근사(approximation)가 종료되고, 상기 흐름이 지시계(422)에서 종료할 것이다. 그렇지 않다면, 다음의 최상위 비트는 현재 비트로써 식별된다. 단계 421에서 다시 식별된 현재 비트는 어서트되고, 또한 연속적인 근사 루틴이 단계 417에서 계속된다.
이러한 방법으로, 전압 기준 생성기(146)와 관련된 디지털 아날로그 변환기에 대한 레지스터를 연속적으로 근접하는 것이 가능하고, 기준선 주파수로부터 원하는 백분율 편차가 더 작게 보장될 수 있다.
도 4의 방법은 하드웨어 및/또는 소프트웨어에서 실행될 수 있다. 예를 들어, 도 3의 CPU(310)는 도 4의 방법의 부분들을 실행하기 위해 메모리(315)내에 저장된 미리 프로그램된(pre-programmed) 명령을 액세스(access)할 수 있다.
CPU(310)는 하나의 처리 장치 또는 다수의 처리 장치들을 포함하여, 다양한 다른 처리 모듈에 의해 대체될 수 있는 것은 당업자에 의해 이해될 것이다. 다른 처리 장치들은 마이크로프로세서(microprocessor), 마이크로컨트롤러(microcontroller), 마이크로컴퓨터(microcomputer), 디지털 신호 프로세서, 스테이트 기계(state machine), 논리 회로, 및/또는 동작 명령에 기초한 디지털 정보를 처리하는 임의의 장치일 수 있다. 메모리(315)는 하나의 메모리 장치 또는 다수의 메모리 장치들일 수 있다. 그러한 메모리 장치는 판독 전용 기억장치, 임의 액세스 기억장치, 자기 테입 메모리, 플로피 디스크 메모리, 하드 드라이브 메모리, 외부 테입, 및/또는 디지털 정보를 저장하는 장치일 수 있다. 처리 모듈이 스테이트 기계(state machine) 또는 논리 회로를 거쳐서 하나 이상의 기능을 실시할 때, 대응하는 명령을 저장하는 메모리는 스테이트 기계(state machine) 및/또는 논리 회로가 포함된 회로내에 구비(embedded)된다.
도 5는 도 4의 방법을 실시 가능한 하드웨어 실행을 도시한다. 도 5는 전류 DAC(148), 주파수 전류 변환기(144), 기준 전류 제어 발진기(140), 및 주 전류 제어 발진기(126)를 포함하는 도 1의 FMPLL의 부분들을 도시한다. 전류원(510)은 일반적으로 차동 증폭기(119), 저항(123), 및 기준 ICO(140)를 구동하는 전류(125B)를 나타낸다. 전류원(520)은 일반적으로 차동 증폭기(119), 저항(121), 전류(125A), 및 전류 DAC(148)의 출력, 주 ICO(126)을 구동하는 도 1의 IMOD를 나타낸다. 또한, 도 5는 전압 기준 생성기(146)의 특정한 실시예를 도시한다.
도 5의 전압 기준 생성기(146)가 레지스터 장소(531-534)를 가지는 것을 도시한다. 레지스터 장소(531)는 에러 값(CERROR)을 저장하는 것에 대한 것이며, 레지스터 장소(532)는 주 ICO 카운터 값(CADJ)을 저장하는 것에 대한 것이고, 레지스터(533)는 기준선 카운트 값(C0)를 저장하는 것에 대한 것이고, 또한 레지스터(534)는 기대값(CEXP)을 저장하는 것에 대한 것이다. 레지스터들(531-534)내에 저장된 값들은 도 3 및 도 4를 참조하여 이전에 논의되었다.
멀티플렉서(541)는 에러 값 레지스터(531) 및 ICO 카운터 레지스터(532)로부터의 입력을 수신하기 위해 접속된다. 멀티플렉서(542)는 기준선 카운트 레지스터(533)으로부터의 입력 및 기대 값 레지스터(534)로부터의 제 2 입력을 수신한다. 또한, C0는 도 4의 단계(414)에서 ICO 카운트 레지스터(532)로부터 로드(load)된다. 감산기(550)는 멀티플렉서(541)의 출력으로 접속되고, 제 2 입력은 멀티플렉서(542)의 출력으로 접속된다. 감산기(550)의 출력은 연속적인 근사 논리 블록(560) 및 에러 값 레지스터(531)로 접속된다.
연속적인 근사 논리부(560)는 연속적인 근사 오버헤드(overhead) 단계들을 실행하고, 현재 비트의 트랙을 유지하고, 적절한 현재 비트를 설정 또는 클리어하고, 멀티플렉서들 및 레지스터들을 도 4의 흐름을 실시할 수 있게 한다.
연속적인 근사 논리 블록의 출력은 캘리브레이션(calibration) 디지털 아날로그 변환기(580)에 의해 이용되는 디지털 아날로그 제어 값 레지스터내에 저장된 실제 값을 제어한다. 레지스터(570)내에 저장된 값에 기초하여, 캘리브레이션(calibration) D/A(580)는 주파수 전류 변환기(144)에 의해 수신된 전압을 제공한다.
동작에 있어서, 도 4의 단계 410-414 동안, ICO 카운터는 기준 주기 블록(590)에 의해 제어되며, 상기 블록(590)이 어서트된 신호를 제공할 때만, 카운터가 증가할 것이다.
주 ICO(126)에 의해 수신된 신호를 변조 전류 기준(modulating current reference)에 부가함으로써, 중심을 유지하는 시스템 클럭 주파수가 주 ICO(126)에 의해 발생되는 시스템 클럭 주파수임이 당업자라면 명확하다. 또한, 중심 주파수에 기초하여 변조 전류 기준을 발생시킴으로써, 변조 백분율이 정확하게 제어될 수 있다. 당업자라면 많은 다양한 특정 실시가 실행될 수 있는 것을 인식할 것이다. 예를 들어, FMPLL의 전압 제어 실행은 상술된 것과 유사한 기술들을 사용하여 실행될 수 있고, 또한 특정 성분들이 수정될 수 있고, DAC(148)와 함께 DAC 제어기 회로(133)와 같이, 다양한 실행을 포함할 수 있고, 제어기(133)는 프로그램 가능하고, 또는 실제로 카운터가 될 수도 있고, 저역 통과 필터들의 임의의 수가 사용될 수 있다. 또한, 변조 시스템 클럭의 캘리브레이션에 대해 허용함으로써, 본 발명은 원하는 고정된 백분율을 갖는 변조된 클럭을 제공함에 있어서 더 큰 정확성을 보증함으로써 종래의 기술보다 더 많은 장점을 제공한다는 것은 명확하다.
중심 주파수에 기초하여 전류 기준 변조를 발생시킴으로서, 변조 백분율이 정확하게 제어될 수 있고, 변조 시스템 클럭의 보정을 허용함으로써, 원하는 고정된 백분율을 갖는 변조된 클럭을 제공함으로써 더 큰 정확성을 보장하는 효과가 있다.

Claims (5)

  1. 위상 고정 루프의 출력에서 출력 클럭의 주파수를 변조하기 위해 제어 입력을 갖는 집적 회로 내에 상기 위상 고정 루프를 제공하는 단계;
    원하는 변조 깊이(modulation depth)를 나타내는 값을 제 1 레지스터로 수신하는 단계;
    제 1 값을 갖는 입력 신호를 상기 제어 입력에 제공하는 단계;
    상기 제 1 값에 응답하여 상기 출력 클럭의 변조 깊이를 측정하는 단계;
    측정된 변조 깊이를 나타내는 값을 제 2 레지스터로 로딩하는 단계; 및
    제 1 레지스터의 값과 제 2 레지스터의 값을 비교하는 단계를 포함하는 방법.
  2. 입력 신호에 응답하는 변조 깊이를 출력 클럭에 제공하는 위상 고정 루프를 제공하는 단계;
    원하는 변조 깊이 값을 수신하는 단계; 및
    상기 원하는 변조 깊이 값을 상기 원하는 변조 깊이를 상기 출력 클럭에 제공하는 상기 입력 신호의 크기로 변환하는 단계를 포함하는 방법.
  3. 집적 회로에 있어서,
    입력 신호에 응답하는 변조 깊이를 출력 클럭에 제공하는 위상 고정 루프;
    상기 집적 회로 외부의 신호들을 수신하기 위한 입력에 결합되어, 상기 입력으로부터 수신되는 원하는 변조 깊이를 나타내는 값을 저장하는 제 1 레지스터;
    상기 출력 클럭의 측정된 변조 깊이를 저장하는 제 2 레지스터; 및
    상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 위상 고정 루프에 결합되어, 상기 원하는 변조 깊이와 상기 측정된 변조 깊이 사이의 차이가 미리 결정된 양보다 적은 것을 보장하는 캘리브레이션 회로를 포함하는, 집적 회로.
  4. 집적 회로에 있어서,
    입력 신호에 응답하는 변조 깊이를 출력 클럭에 제공하는 위상 고정 루프; 및
    선택할 수 있는 레벨에서의 변조 깊이를 제공하기 위해 상기 위상 고정 루프를 프로그래밍하는 프로그래밍 수단을 포함하는, 집적 회로.
  5. 집적 회로에 있어서,
    입력 신호에 응답하는 변조 깊이를 출력 클럭에 제공하는 위상 고정 루프;
    선택된 변조 깊이를 나타내는 값을 수신 및 저장하는 저장 수단; 및
    상기 위상 고정 루프가 상기 선택된 변조 깊이를 상기 출력 클럭에 제공하게 하는 크기에서 상기 입력 신호를 제공하는 구성 수단을 포함하는, 집적 회로.
KR1020000062313A 1999-10-22 2000-10-23 캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치 KR100738242B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/426,934 1999-10-22
US09/426,934 US6229400B1 (en) 1999-10-22 1999-10-22 Method and apparatus for a calibrated frequency modulation phase locked loop

Publications (2)

Publication Number Publication Date
KR20010040162A KR20010040162A (ko) 2001-05-15
KR100738242B1 true KR100738242B1 (ko) 2007-07-12

Family

ID=23692798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000062313A KR100738242B1 (ko) 1999-10-22 2000-10-23 캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치

Country Status (5)

Country Link
US (1) US6229400B1 (ko)
JP (1) JP4514932B2 (ko)
KR (1) KR100738242B1 (ko)
CN (1) CN1186879C (ko)
TW (1) TW478243B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20011291A1 (it) * 2001-06-19 2002-12-19 St Microelectronics Srl Metodo di calibrazione automatica di un sistema ad aggancio di fase
JP4074166B2 (ja) * 2001-09-25 2008-04-09 三星電子株式会社 Ｅｍｉ低減ｐｌｌ
DE10207544A1 (de) * 2002-02-22 2003-09-18 Infineon Technologies Ag Verfahren zum Abgleichen eines Zwei-Punkt-Modulators und Zwei-Punkt-Modulator mit einer Abgleichvorrichtung
EP1485989B8 (en) * 2002-02-25 2007-10-10 Sony Electronics Inc. Oscillator and pll circuit using the same
JP4369422B2 (ja) * 2002-09-06 2009-11-18 テレフオンアクチーボラゲット エル エム エリクソン（パブル） ２点位相変調器のトリミング
US6700447B1 (en) 2002-09-06 2004-03-02 Telefonaktiebolaget Lm Ericsson (Publ) Trimming of a two point phase modulator
JP3838180B2 (ja) * 2002-09-12 2006-10-25 富士通株式会社 クロック生成回路及びクロック生成方法
US6806780B2 (en) * 2003-03-13 2004-10-19 Texas Instruments Incorporated Efficient modulation compensation of sigma delta fractional phase locked loop
KR100532476B1 (ko) * 2003-10-18 2005-12-01 삼성전자주식회사 광-대역 전압 제어발진기 및 빠른 적응 주파수 보정기법을이용한 주파수 합성기
CN100512265C (zh) * 2004-04-09 2009-07-08 华为技术有限公司 用于在线校准的增益测量装置及其方法
WO2006009159A1 (ja) * 2004-07-22 2006-01-26 Rohm Co., Ltd クロック生成回路および通信装置
CA2556378A1 (en) * 2005-08-19 2007-02-19 Handy & Harman Hidden deck fastener system
EP2220761B1 (en) * 2007-11-02 2011-03-23 ST-Ericsson SA Pll calibration
JP5613894B2 (ja) * 2008-08-11 2014-10-29 日本電産サンキョー株式会社 非接触ｉｃカードリーダ及びデータ読取方法
JP5728420B2 (ja) * 2012-03-26 2015-06-03 ルネサスエレクトロニクス株式会社 半導体集積回路
US9048851B2 (en) * 2013-03-15 2015-06-02 Intel Corporation Spread-spectrum apparatus for voltage regulator
US10566980B2 (en) 2018-03-19 2020-02-18 Stmicroelectronics International N.V. Use of a raw oscillator and frequency locked loop to quicken lock time of frequency locked loop

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008968A (ko) * 1989-10-30 1991-05-31 미다 가쓰시게 자기디스크 기억장치
JPH1117533A (ja) * 1997-06-24 1999-01-22 Nec Ic Microcomput Syst Ltd 半導体集積回路
KR19990013769A (ko) * 1997-07-14 1999-02-25 사와무라시코우 2개의 귀환루프를 갖는 클럭 승산기
KR19990045686A (ko) * 1997-11-28 1999-06-25 가네꼬 히사시 위상 동기 루프 회로
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
KR100220758B1 (ko) * 1995-09-19 1999-09-15 아끼구사 나오유끼 디지탈 주파수 제어회로, 위상제어회로, 위상동기 루프회로 및 이중 하나를 갖는 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4507796A (en) * 1982-10-20 1985-03-26 Printronix, Inc. Electronic apparatus having low radio frequency interference from system clock signal
FR2537805B1 (fr) * 1982-12-14 1986-01-24 Thomson Csf Dispositif de linearisation automatique de la caracteristique frequence-signal de commande, d'un oscillateur a frequence variable module en frequence
JPH01106507A (ja) * 1987-10-19 1989-04-24 Kenwood Corp 周波数変調回路
JPH06120735A (ja) * 1992-10-08 1994-04-28 Yokogawa Denshi Kiki Kk 発振回路
US5736893A (en) * 1996-01-29 1998-04-07 Hewlett-Packard Company Digital method and apparatus for reducing EMI emissions in digitally-clocked systems
GB9616537D0 (en) * 1996-08-06 1996-09-25 Digi Media Vision Ltd Digital synthesiser
US5983077A (en) * 1997-07-31 1999-11-09 Ericsson Inc. Systems and methods for automatic deviation setting and control in radio transmitters

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008968A (ko) * 1989-10-30 1991-05-31 미다 가쓰시게 자기디스크 기억장치
KR100220758B1 (ko) * 1995-09-19 1999-09-15 아끼구사 나오유끼 디지탈 주파수 제어회로, 위상제어회로, 위상동기 루프회로 및 이중 하나를 갖는 반도체 장치
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
JPH1117533A (ja) * 1997-06-24 1999-01-22 Nec Ic Microcomput Syst Ltd 半導体集積回路
KR19990013769A (ko) * 1997-07-14 1999-02-25 사와무라시코우 2개의 귀환루프를 갖는 클럭 승산기
KR19990045686A (ko) * 1997-11-28 1999-06-25 가네꼬 히사시 위상 동기 루프 회로

Also Published As

Publication number Publication date
CN1186879C (zh) 2005-01-26
TW478243B (en) 2002-03-01
JP4514932B2 (ja) 2010-07-28
US6229400B1 (en) 2001-05-08
KR20010040162A (ko) 2001-05-15
CN1294453A (zh) 2001-05-09
JP2001168644A (ja) 2001-06-22

Similar Documents

Publication Publication Date Title
KR100738242B1 (ko) 캘리브레이션된 주파수 변조 위상 고정 루프 방법 및 장치
US4577163A (en) Digital phase locked loop
KR100292965B1 (ko) 온도 보상 및 주파수 승산 기능을 갖는 주파수합성기 및 이를제공하는 방법
US7800451B2 (en) Frequency adjustment for clock generator
JP2650492B2 (ja) 変調スプリアス補償を有する分数ｎシンセサイザ
US5258724A (en) Frequency synthesizer
US5774023A (en) Adaptive phase locked loop system with charge pump having dual current output
JP3482711B2 (ja) 温度補償機能を有するｎ分周周波数シンセサイザ
US7482880B2 (en) Frequency modulated output clock from a digital frequency/phase locked loop
US5808493A (en) Rational frequency division device and frequency synthesizer using the same
JPS60203007A (ja) 周波数変調回路
US7394885B2 (en) Spread-spectrum clock signal generator
US6160861A (en) Method and apparatus for a frequency modulation phase locked loop
US7420426B2 (en) Frequency modulated output clock from a digital phase locked loop
CN110022153B (zh) 半导体装置和操作半导体装置的方法
US6943598B2 (en) Reduced-size integrated phase-locked loop
US7558358B1 (en) Method and apparatus for generating a clock signal according to an ideal frequency ratio
EP1371167B1 (en) Fractional-n frequency synthesizer with fractional compensation method
US20200076437A1 (en) Locked loop circuit with reference signal provided by un-trimmed oscillator
US20220200607A1 (en) Phase lock loop (pll) with operating parameter calibration circuit and method
US20110310942A1 (en) Highly flexible fractional n frequency synthesizer
US9712174B1 (en) Double calibration loop for random spread spectrum modulator
WO2010043932A1 (en) Temperature compensation in a phase-locked loop
GB2317512A (en) Modulation in PLL frequency synthesizers
JPH098551A (ja) 高安定発振回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140624

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee