JP3482711B2 - 温度補償機能を有するｎ分周周波数シンセサイザ - Google Patents

温度補償機能を有するｎ分周周波数シンセサイザ

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｎ分周周波数シンセサ
イザの位相同期ループシステムにおける改良に関する。
特に、本発明は、Ｎ分周位相同期ループおよびそのため
の温度補償回路網を有する回路に関する。
【０００２】
【従来の技術】本発明は、電気通信への応用として用い
られる周波数シンセサイザの改良に関する。このような
周波数シンセサイザは、とりわけ、誤ったスペクトルの
混入を低減し、周波数あるいは位相の高速設定を行い、
さらに側波帯の位相ノイズを低減しなければならない。
【０００３】多くのシンセサイザは、所望の出力周波数
を出力する整数分周法を用いた位相同期ループを有して
いる。これらの位相同期ループは、高分周比を有しなけ
ればならない。そのため、上述した性能を満足すること
が難しい。Ｎ分周タイプの位相同期ループ（ＰＬＬとい
う）は、所定の分周値を用いた分周にて、同じ周波数帯
を維持している間、分周比を低下させる。
【０００４】これは、以下のようにして行われる。分周
計数機構は、少なくとも２つの異なる分周比を用いる。
その２つの分周比は、それぞれの基準サイクルでスイッ
チされる。例えば、１３３．１２５で分周するために
は、１３３による分周が７つのサイクルの間行われ、１
３４による分周が８つ目のサイクルで行われる。従っ
て、８つのサイクルによる平均の分周比は１３３．１２
５になる。しかしながら、１３３によって分周している
間、瞬間的な位相エラーが位相検出器により検出され、
それがそれぞれのサイクルにて蓄積される。そして、１
３４による分周が行われている間、そのようなエラーは
急速に低下し、８つ目のサイクルが終わった時０にな
る。そして、繰り返しサイクルによって、上記蓄積が再
び開始される。その結果、鋸歯状波が、シンセサイザの
出力周波数をＦＭ変調する。これは、出力されるスペク
トラムに、望ましくないスパー（ｓｐｕｒ）を生じさせ
る。従って、この分周計数機構は、分周計数機構によっ
て生じるスパーが加えられるという犠牲を払ってループ
分周比を低下させる。
【０００５】上記分周スパーは、それぞれの対象サイク
ルにおいて、同一のエネルギーで、位相検出器の鋸歯状
波出力と位相が反転したものを加えることによって補正
され得る。これは、交流成分を取り除くもので、その結
果、望ましくないスパーを生じる分周変調の効果をキャ
ンセルする。
【０００６】
【発明が解決しようとする課題】上記の従来のものに対
し、本願発明者は、上記キャンセルは、温度依存性が非
常に高いということを見いだした。適度な温度範囲であ
っても、キャンセル量は著しく変化する。従って、本発
明は、その温度依存による変化を補償することを目的と
する。
【０００７】このような位相同期ループおよび他の周波
数分周機構における温度補償は、公知である。例えば、
米国特許第４，３９７，５３７号明細書には、異なる出
力を有する位相検出器が、オペアンプのコモンモード除
去比によりコモンモードの変動に対して温度補償され得
ることが開示されている。また、ループの電圧発振制御
器（ＶＣＯ）の温度補償も示唆している。
【０００８】米国特許第４，９２９，９１８号明細書に
は、周波数探索ループ（ＦＬＬ）が、ＰＬＬと関連し
て、温度変動と同様に、構成物の許容変化に対してＶＣ
Ｏを動的に補償することが開示されている。米国特許第
４，４８４，３５５号明細書、第５，１２６，６９９号
明細書、第５，２０４，９７５号明細書および第５，２
１６，３８９号明細書には、ＰＬＬの入力として、水晶
発振器の温度補償が用いられていることが開示されてい
る。米国特許第５，１３６，２６０号明細書、第５，０
６１，９０７号明細書および第４，５１９，０８６号明
細書には、ＶＣＯの補償が、ＰＬＬにおいて用いられて
いることが開示されている。
【０００９】しかしながら、これらの米国特許のいずれ
も、Ｎ分周計数タイプの位相同期ループにおけるスパー
のキャンセルのために温度補償を行うことについては何
ら開示されていない。即ち、これらの従来技術のいずれ
も、位相同期ループのそれぞれの要素は分離して補償さ
れるものであり、その場合それぞれ独立した補償ネット
ワークを用いている。
【００１０】本発明においては、ループの１つの部分に
おける１つの温度補償が、ループの他の部分における温
度補償に用いられ得る。
【００１１】
【課題を解決するための手段】本願発明者は、位相同期
ループの位相検出器のゲインの温度補償を行うことによ
って、スパーキャンセルもまた温度補償され得るという
ことを見いだした。これは、分数スパーキャンセルより
位相検出器ゲインの方が温度依存性が非常に高いことに
よるものである。ここで、本発明は、位相同期ループの
１つの部分の温度補償が位相同期ループの他の部分の温
度補償に用いるシステムに適用される。これに対し、先
行技術は、位相同期ループのそれぞれの部分の温度補償
に分離されたものである。
【００１２】本願発明においては、外部の位相検出器ゲ
インを設定する回路網と、外部のスパーキャンセルゲイ
ンを設定する回路網を備えるＮ分周計数位相同期ループ
のための温度補償回路網を有する。本願発明の好ましい
実施例によれば位相検出器ゲイン回路網に対してのみ温
度補償を行い、これによりスパーキャンセルの温度補償
も行う。位相検出器ゲインの温度ドリフトがスパーキャ
ンセルゲインのものよりも大きい場合に可能である。
【００１３】それゆえ、本発明の目的は、位相検出器ゲ
インの温度補償をスパーキャンセルの補償のために用い
ることである。また、他の特徴としては、位相同期ルー
プは、ループのパラメータを設定する２つの外部回路網
の関連にある。１つの回路網は位相検出器ゲインを決定
し、他方の回路網は分数スパーキャンセルの値を決定す
る。特に、本発明においては、位相検出器ゲインとスパ
ーキャンセル両方を補償する温度補償回路により、位相
検出器ゲインを決定する回路網に温度補償を加える。
【００１４】
【実施例】以下、本発明を図に示す実施例について説明
する。図１は、フィリップス製ＵＭＡ１００５として入
手できるＮ分周タイプの位相同期ループ（ＦＮＰＬＬ）
ＩＣのブロック図である。図２は、ＦＮＰＬＬの機能ブ
ロック部である。この２つの図を用いて以下説明される
が、図２が全体回路を含む具体的なブロック図であり、
図１は集積回路の特定された具体例を示す。
【００１５】回路は、典型的な水晶制御発振器として構
成される基準周波数発生器２００に基づき周波数ｆｖｃ
ｏを出力する。基準周波数発振器２００の出力は、非常
に安定したクロックである。そのクロック周波数は、入
力ＩＮＲ２０２としてループに入力され、そして基準分
周器（ｄｉｖｉｄｅｒ）１００に取り込まれる。この基
準分周器１００は、Ｒでクロック比を分周し、周波数検
出器比較周波数ｆｃｏｍｐを形成する。基準分周器１０
０は、好ましくは、分周比をプログラムするディジタル
ワード入力に基づき整数値で基準周波数を分周する。基
準分周器１００の比較周波数出力ｆｃｏｍｐは、位相検
出器１１０の第１の入力１１２となる。
【００１６】メイン分周器１２０は、フィードバック周
波数ｆｆｂを形成する。このフィードバック周波数ｆｆ
ｂは、位相検出器１１０の第２の入力１１４となる。位
相検出器１１０は、フィードバック信号ｆｆｂと基準信
号ｆｃｏｍｐの位相及び周波数を比較する。ループがロ
ック状態にあるとき、ｆｆｂとｆｃｏｍｐは、同じ周波
数で、それらの位相差は一定となる。なお、メイン分周
器１２０も、ディジタル制御ワードによりプログラマブ
ルなものとする。
【００１７】Ｎ分周位相同期ループの重要な部分の１つ
は、分周計数に対する能力である。分周計数は、分周ア
キュムレータ１３０、プリスケーラー（ｐｒｅｓｃａｌ
ｅｒ）フィードバック回路網１４０および複数係数（Ｍ
ｕｌｔｉ―ｍｏｄｕｌｕｓ）プリスケーラー２１０を用
いて行われる。ディジタルワードＮＦ１３２は、全体計
数の分周部分をプログラムする。プリスケーラーフィー
ドバック１４０は、１４２および１４４で示されるＦＢ
１およびＦＢ２の１つあるいは２つを出力する。これら
は、複数係数プリスケーラー２１０の分周比を所定のｆ
ｐｒｅサイクルに制御するために用いられる。
【００１８】位相検出器１１０は、比較信号１１２の位
相／周波数を、フィードバック信号１１４の位相／周波
数と比較する。位相検出器１１０の出力はエラー信号Ｐ
ＨＰ２２０である。この信号の振幅（ａｍｐｌｉｔｕｄ
ｅ）は、比較信号１１２とフィードバック信号１１４の
間の位相差を意味する。位相検出器１１０のゲインは、
ポートＲＮ２２２に接続された回路網２４０によって調
整される。また、この特定のＩＣデバイスのために、位
相検出器１１０のゲインはディジタル制御ワードＣＮに
より独立して調整され得る。ＣＮを変えることにより図
５に示される変化を持たらす。しかしながら、通常の作
動においては、温度に対して変化しないＣＮ値が使用さ
れる。それゆえ、本実施例においては、ＣＮは固定値と
考えることができる。
【００１９】位相検出器回路網２４０は、好ましくは、
図１１に示す、抵抗−温度（Ｒ−Ｔ）特性を有してい
る。分周スパーキャンセルゲインは、スパーゲイン調整
ポートＲＦ２２４に接続された回路網２５０によって調
整される。図２に示される位相検出器ブロック１１０
は、信号を処理する複数の要素としてモデル化される。
比較周波数とフィードバック周波数の間の実際の位相差
は、位相検出器要素２８０によって検出される。この位
相検出器要素２８０は、２つの一定の振幅信号の位相を
効果的に減算し、その結果、振幅が位相差を表すエラー
信号となる。位相検出器要素２８０の出力は、検出器増
幅器２８２によって増幅される。検出器増幅器のゲイン
は、可変であり、ディジタル制御ワードＣＮの値および
位相検出器回路網２４０の直流抵抗に基づいて定められ
る。これら２つの入力による倍率器２８４の出力にて、
位相検出器ゲインが決定される。位相検出器ゲインは、
位相差のラジアン当たりのアンペア単位で表される。他
のデバイスは、ラジアン当たりのボルト単位で表され
る。
【００２０】検出器増幅器２８２の出力は、スパーキャ
ンセル増幅器２２５にて得られたスパーキャンセル信号
で加算される。スパーキャンセル増幅器２２５は、分周
アキュムレータ１３０からのエラー補償信号を受け、そ
れを外部回路網２５０の直流抵抗に基づく値によって増
幅する。スパーキャンセル増幅器２２５の出力は、加算
器２８６により、検出器増幅器２８２とで加算される。
その結果、位相検出器１１０の出力Ｉｓｔｅｅｒをポー
トＰＨＰに出力する。図２に示される増幅器加算器２８
６は、キャンセル信号を−入力に入力する。これによ
り、位相の異なる２つの信号を加算してスパーキャンセ
ルを行うことができる。
【００２１】本実施例によって行われる分周計数は、望
ましくない周期的な位相エラーを生じる。キャンセルを
行わない場合、その信号は、ループフィルターを通り、
ＶＣＯ２７０をＦＭ的に変調（ｍｏｄｕｌａｔｉｏｎ）
する。これは、分周スパーとして言及される望ましくな
いスペクトル線を生じさせる。分周スパーキャンセルゲ
インは、回路網２５０によって決定される。回路網２５
０は、位相検出器ゲインのために、キャンセル量を所望
値に調整する。位相検出器ゲインが増加すると、キャン
セルゲインが比例的に増加する。この回路網２５０は、
回路網２４０と同様の構成を有する。
【００２２】位相検出器出力Ｉsteer ２２０は、電圧制
御型発振器ＶＣＯ２７０を、位相検出器１１０のエラー
出力を減少させる方向に制御する。その制御電流は、Ｉ
stee r ＝Δp ×Ｋp として表される。ここで、Δp は比
較信号１１２とフィードバック信号１１４の間の位相差
（ラジアン）であり、Ｋp は位相検出器ゲイン（例え
ば、ラジアン当たりのアンペア）である。ループがロッ
クされている時、フィードバック信号ｆfb１１４の平均
周波数は、基準比較信号ｆcompの周波数と等しい。さら
に、それらの位相差は一定である。
【００２３】位相検出器出力２２０は、ループフィルタ
２６０に入力される。ループフィルタ２６０は、位相検
出器出力２２０を積分および低域ろ波し、ＶＣＯ制御信
号を形成する。フィルタの極(pole)とゼロ位置は、ルー
プの周波数（あるいは位相）決定時間、ノイズ性能、ロ
ック範囲、およびスパー性能を決定する上で重要であ
る。特に、シンセサイザの設計において、上記性能パラ
メータの間のトレードオフは、ループフィルタが分周ス
パーを許容レベルまで減少させるのを阻止する。ループ
フィルタは、好ましくは、単に受動ローパスフィルタと
される。その伝達関数Ｖtune／Ｉsteer はｆz ＞０Ｈｚ
で単一のゼロを、ｆ＝０Ｈｚで単一の極を、さらにｆp
＞ｆz で複合極ペアーを含むものである。積分チャージ
ポンプを有するディジタル位相／周波数検出器において
は、位相検出器出力２２０は通常パルス電流であり、位
相比較器２８０の出力の極性により、増加、減少する。
【００２４】ループフィルタ２６０は、このパルス電流
を低域ろ波および積分することにより電流を電圧に変換
する。電圧制御型発振器２７０は、ｆVCO ＝Ｖtune×Ｋ
V で表される出力周波数ｆVC O を出力する公知のＶＣＯ
である。なお、ＫV はＨｚ／Ｖで表されるＶＣＯゲイン
である。
【００２５】複数係数プリスケーラー２１０は、アキュ
ムレータ１３０およびメイン分周器１２０と共働する高
速可変周波数分周器であり、位相同期ループ全体の分周
比Ｎ（＝ｆｖｃｏ／ｆｆｂ）を与える。分周計数は、分
周アキュムレータ１３０によって制御される。複数係数
プリスケーラー２１０は、モトローラ、プレッセー、フ
ィリップ、富士通、ＮＥＣ等のＩＣを用いることができ
る。本実施例では、モトローラ社製ＭＣ１２０２８を用
いている。このデバイスは、３２又は３３あるいは６４
又は６５の分周が可能である。他のデバイスにより、異
なる分周比とすることができる。このプリスケーラー２
１０はＮ分周ＩＣに一体的に形成するようにしてもよ
い。
【００２６】複数係数プリスケーラー２１０は、２つの
分周比のいずれか一方（例えば、３２、３３）により分
周する複式係数モード、あるいは４つの分周比（例え
ば、３２、３３、６４、６５）のいずれかにより分周し
得る複数係数モードとして作動させることができる。１
４２、１４４として示される１ビットのディジタル制御
信号ＦＢ１、ＦＢ２により、所定のｆｐｒｅサイクルを
得るためにどの分周比を用いるかが決定される。複式係
数モードにおいて使用されるプリスケーラー２１０のた
めに、２つの分周比が、分周比Ｐおよび分周比Ｐ＋１と
して示される。この場合には、１つのディジタル制御信
号、例えばＦＢ１が用いられる。３つの係数あるいは４
つの係数を用いるプリスケーラー２１０の場合には、Ｆ
Ｂ１およびＦＢ２の両方が、複数の分周比の中から１つ
の分周比を決定するために使用される。
【００２７】上記システムの作動を添付図面とともに説
明する。最初に、用語の定義について説明する。Ｎは、
位相同期ループにおける全体の分周比をいい、これはル
ープがロック状態にある時に、電圧制御型発振器の出力
周波数ｆｖｃｏを平均フィードバック周波数ｆｆｂによ
って分周した値に等しい。但し、ループがロックされて
いる時、ｆｆｂ＝ｆｃｏｍｐである。位相検出器比較
は、ディジタル位相／周波数検出器におけるそれぞれの
ｆｃｏｍｐサイクルにおいて１回なされる。それぞれの
ｆｆｂサイクルにおいて、複数の小分周サイクルがあ
る。それぞれの小サイクルは、ｆｐｒｅサイクルと呼ば
れる。ｆｆｂサイクルにつきＭ個のｆｐｒｅサイクルが
ある。Ｍはメイン分周器１２０の整数分周比である。こ
れらＭ個のｆｐｒｅサイクルから、プリスケーラー２１
０は、それらのサイクルのＣの間、Ｐによって分周する
よう制御される。０≦Ｃ≦Ｍの時、プリスケーラー２１
０は、ｆｐｒｅの残りのＭ−Ｃサイクルのために、Ｐ＋
１で分周する。ＣとＭは、ユーザーによってプログラム
され得る。分周アキュムレータ１３０は、それぞれのｆ
ｆｂサイクルにおいて１回インクリメントされる。イン
クリメント値はＮＦ、すなわちユーザーによってプログ
ラムされたディジタルワードである。Ｑは、分周アキュ
ムレータ１３０がとる固有の状態での最大値である。そ
れゆえ、アキュムレータ１３０はインクリメントＮＦで
ＭＯＤＵＬＯＱをカウントする。
【００２８】分周アキュムレータ１３０がオーバーフロ
ーする時、プリスケーラー２１０は、ｆｆｂサイクル内
の１つのｆｐｒｅサイクルに対しその分周比をＰからＰ
＋１に変化するよう指令される。これは、瞬間的な分周
比を数１のようにする。
【００２９】
【数１】
【００３０】そして、ｆｆｂサイクルを１だけインクリ
ントする。それゆえ、もしアキュムレータ１３０のオー
バーフローがｆｆｂのそれぞれのＱサイクルで１回生じ
るとすると、Ｑサイクルにおける平均の分周比Ｎは、Ｎ
ｎ＋ＮＦ／Ｑとなる。ここで、Ｎｎは、アキュムレータ
１３０のオーバーフローがない状態でのｆｆｂサイクル
間の瞬間的分周比である。これは、Ｎｎ＝Ｐ×Ｃ＋（Ｐ
＋１）×（Ｍ−Ｃ）で表されることができる。ここで、
ＰとＰ＋１は複数係数プリスケーラー２１０の分周比で
あり、ＣはＰ分周の時のｆｐｒｅサイクルの数、Ｍはメ
イン分周器の分周比である。それゆえ、アキュムレータ
１３０がＱサイクルにおいてＮＦ回オーバーフローする
場合には、全体の平均分周比は、Ｎ＝Ｎｎ＋ＮＦ／Ｑと
なる。ここで、Ｎｎ＝Ｐ×Ｃ＋（Ｐ＋１）×（Ｍ−
Ｃ），（Ｃ＞０），Ｍ≧Ｃ，Ｑ＞ＮＦ≧０である。但
し、Ｎｎ，Ｐ，Ｃ，Ｍ，ＮＦは整数である。
【００３１】先に述べたように、分周計数の使用は、位
相検出器出力にエラー信号を生じさせる。それは、ＶＣ
ＯをＦＭ変調させ、出力スペクトルに望ましくないスパ
ーを生じさせる。この流れを簡単に説明する。ＮＦ＝０
（すなわち、分周分割がない）場合には、それぞれのｆ
ｆｂサイクルでの瞬間的な分周比は同じである。ここ
で、平均的な全体の分周比が、それぞれのｆｆｂサイク
ルにおいて見られる瞬間的な分周比に等しい。
【００３２】しかしながら、分周分割が行われる、すな
わちＮＦ＞０の時はそうはならない。すなわち、それぞ
れのｆｆｂサイクルの瞬間的な分周比は全体の平均分周
比（Ｑｆｂサイクルに渡って）に等しくならない。さら
に、アキュムレータ１３０がオーバーフローしないｆｂ
サイクルの間、位相エラーがｆｆｂとｆｃｏｍｐの間で
存在し、オーバーフローが生じないそれぞれの連続した
ｆｆｂサイクルと折り合う。そのようなエラー信号が、
Ｑ＝８、ＮＦ＝１の単純なケースにおいて図３に示され
る。
【００３３】アキュムレータ１３０のオーバーフローの
生じない最初の７回のｆｆｂサイクルのそれぞれの間、
分周比は、上記式から分かるようにＮｎである。この
間、位相エラーは、アキュムレータ１３０の状態がそれ
ぞれのｆｆｂサイクルでＮＦ（１）だけインクリメント
される時折り合う。８回目のｆｆｂサイクルで、分周ア
キュムレータ１３０はオーバーフローし、プリスケーラ
ー２１０にその分周比をＰからＰ＋１に変更するよう指
示する。上述したように、ｆｆｂサイクルに対し、Ｍ個
のｆｐｒｅサイクルがある。それ以上の計数は、調合し
ている位相エラーを、８回目のｆｆｂサイクルの終わり
で、ゼロにする。以上の全体動作が繰り返し行われる。
【００３４】図３に示される例において、Ｎ＝１３３．
１２５の分周カウントが行われる。ＮＦは１にプログラ
ムされており、Ｑ（８）サイクルにて１回オーバーフロ
ーする。それゆえ、もし７回のサイクルの間１３３で分
周が行われ、８回目のサイクルで１３４で分周が行われ
たならば、全体の平均的な分周比は、Ｎ＝１３３．１２
５になる。
【００３５】ループフィルタ２６０は、図３に示される
エラーを数学的に積分しフィルターする。その結果、潜
在的スパーを減少させる。しかしながら、ループフィル
タ自信は全体のエラーを除去しない。多くのシンセサイ
ザにおいて、位相検出器エラーによって生じたスパー
は、キャンセルメカニズムによって減少される必要があ
る。
【００３６】上述した実施例に戻り、Ｎ＝１３３．１２
５，Ｎｎ＝１３３，Ｃ＝１０，ＮＦ＝１，Ｑ＝８，Ｐ＝
１０，Ｍ＝１３である。オーバーフローが生じていない
ｆｆｂサイクルのそれぞれにおいて、プリスケーラー２
１０が１０で分周するＣ（１０）ｆｐｒｅサイクルと、
プリスケーラー２１０が１１で分周するＭ−Ｃ（３）ｆ
ｐｒｅサイクルがある（ｆｆｂサイクルにつき全体で１
３３ｆＶＣＯサイクル）。分周アキュムレータ１３０が
ｆｆｂサイクルの間でオーバーフローする時、ｆｆｂサ
イクルは、プリスケーラー２１０が１０で分周する９つ
のｆｐｒｅサイクルと、プリスケーラー２１０が１１で
分周する４つのｆｐｒｅサイクルがある（全体で１３
４）。この例では、アキュムレータ１３０は８回のｆｆ
ｂサイクル毎に１回オーバーフローするのみであるの
で、全体のＰＬＬ分周比はＮ＝（７×１３３＋１×１３
４）／８＝１３３．１２５となる。この分周比を用い、
ＰＬＬが位相同期される時、ｆＶＣＯ＝ｆｃｏｍｐ×１
３３．１２５，ｆｆｂ（平均）＝ｆｃｏｍｐとなり、さ
らに一定の位相差がｆｆｂ（平均）とｆｃｏｍｐの間に
存在する。この時の位相差は０ラジアンである。Ｑｆｆ
ｂサイクルに渡って、位相検出器１１０での平均の位相
エラーはゼロである。
【００３７】しかしながら、カウントは１３３あるいは
１３４であるため、瞬間的なエラーがそれぞれ個々のｆ
fbサイクルの間に存在する。それゆえ、正確には１３
３．１２５にはならないが、ゼロエラーでＱサイクルに
おける平均カウントとしてみた場合１３３．１２５にな
る。もし、スパーキャンセルがなされなければ、位相検
出器出力は図３に示されるようになる。
【００３８】カウントが１３３である７回のｆfbサイク
ルの間、ｆfbの位相はｆcompの位相に向かい、その時の
エラー傾斜は図に示されるようになる。カウントが１３
４になった時のみ、平均のエラーはゼロに戻る。この鋸
歯状波のエラーは、ＶＣＯ２７０を変調し、ＶＣＯ出力
に望ましくないスペクトル線、すなわちスパーを生じさ
せる。この例では、鋸歯状波エラーの基本的な期間は８
つのｆfbサイクルである。分周スパーは、キャリアー
（ｆVCO ）から＋／−（ｆfb／８）Ｈｚの整数倍オフセ
ットしたところで生じる。一般的に、最も顕著なスパー
は、キャリアーから＋／−〔ＭＩＮ（ＮＦ，Ｑ−ＮＦ）
×ｆfb／Ｑ〕Ｈｚの整数倍オフセットしたところで生じ
る。ここで、ＭＩＮ（ｘ，ｙ）はｘとｙの最小値であ
り、ループが位相同期している時、ｆfb＝ｆcompであ
る。
【００３９】スパーキャンセルは、図３の示すものと等
しい波形を位相検出器出力から引くことによって行わ
れ、これにより分周スパー振幅を減少させる。分周変調
の振幅(amplitude) および反変調(anti-modulation) の
振幅が等しい時、理想的なキャンセルが行われる。振幅
という用語は、チャージ、すなわちクーロン(coulomb)
の単位で電流(amps)×時間を意味する。しかしながら、
２つの波形の蓄積されたチャージが所定のｆfbサイクル
において等しいならば、十分な近似を得ることができ
る。理論的には、変調されない波形は、サイクルに対す
る全体的な蓄積されたチャージが分周変調波のチャージ
に等しいならば、任意の包絡線を有することができる。
【００４０】分周アキュムレータ１３０の状態は、反変
調の波形を生じるに必要な情報を与える。図２の分周ア
キュムレータブロック１３０は、ポート１３１にその波
形を生じさせるために、ディジタル／アナログ変換回路
を有している。位相検出器１１０は、キャンセルゲイン
増幅器２２５を有している。このキャンセルゲイン増幅
器２２５は、スパーキャンセル信号を受け、それを所定
値で反転増幅する。ゲイン値は、スパーゲイン調整ポー
トＲＦ２２４に接続されたスパーキャンセルネットワー
ク２５０に依存している。
【００４１】回路網２５０は、位相検出器エラーとキャ
ンセル信号振幅（チャージ）が等しくなり、キャンセル
する時の値にゲインを設定することで、ＰＬＬ作動状態
におけるキャンセル量を決定する。しかしながら、位相
検出器ゲインとキャンセルゲインの両方が温度変化およ
び他の要因により変化するということを発明者は見いだ
した。この温度変化は、信号の振幅を不一致にし、ＰＬ
Ｌの疑似性能（ｓｐｕｒｉｏｕｓｐｅｒｆｏｒｍａｎｃ
ｅ）を低下させる。発明者は、Ｎ分周ＩＣのデータを取
り、ＰＬＬの疑似性能の低下に関する最も重要な要因
は、温度に対する位相検出器ゲインのチャージ量であ
り、それはスパーキャンセルゲインに追従しない。それ
ゆえ、温度による位相検出器ゲインのそれぞれのチャー
ジにスパーキャンセル回路網（Ｒｆ）を調整するのが好
ましい。これは、スパーレベルを効果的に減少させる。
【００４２】本願発明者は、スパーレベルを減少させる
のみならず、温度に対して位相検出器ゲイン（Ｋｐ）を
一定に維持するという方法により、温度補償が実現でき
るということを見いだした。これは、ＲｆでなくＲｎを
温度補償された要素（好ましくはサーミスタ回路）に置
き換えることによりなされる。上述したように、位相検
出器ゲインＫｐは、入力されたディジタルワードＣＮと
回路網２４０（Ｒｎ）の値の組み合わせにより決定され
る。位相検出器１１０のゲインは、サーミスタ温度補償
機構を用いることにより、所定のＣＮ値に対する温度関
数として、一定のＫｐを維持するようにして、補正され
る。
【００４３】サーミスタは、温度により電気抵抗値が変
化する温度検出素子である。所定のサーミスタ回路網が
所望のＲ−Ｔ曲線を得るために用いることができる。本
願発明者は、Ｒｎにおける特定の変化が、所定のＣＮ値
に対し、温度に対しＫｐを一定に保つことを見いだし
た。これは、位相同期ループを設定する上で非常に重要
であり、位相同期ゲインはＫｐ／Ｎ比を一定に保つため
に、周波数に対して変化される。
【００４４】本願発明者は、Ｋｐにおける温度変化がキ
ャンセルゲインの温度変化より非常に大きいことを見い
だした。それゆえ、位相検出器１１０のゲインＫｐを温
度補償することにより、スパーキャンセルの温度補償を
行うことができる。従って、固定の温度補償されない抵
抗により回路網２５０（Ｒｆ）が構成され得る。
【００４５】このことは以下の理論に基づく。図４は、
フィリップス社製ＵＭＡ１００５を用いて具体化したＮ
分周タイプの計数位相同期ループ回路である。ループフ
ィルタとＶＣＯは、Ｋp を直接測定するために除かれて
いる。図５は、ＣＮ（ディジタルワード）の異なる値に
おける、この回路の位相検出器ゲインを示している。こ
のテストは、外気温ＴA ＝＋２５°Ｃ、Ｒn を１０ｋΩ
一定、Ｖｃｃ＝直流５ボルト、ｆcomp＝２００．０００
１ｋＨｚ、ｆfb＝２００．００００ｋＨｚ、ＰＨＰピン
の負荷を１０ｋΩ、そしてＲf ＝２８．７ｋΩの条件下
で行った。ｆco mpとｆfbの間の０．１Ｈｚは、それぞれ
のプログラムされたＣＮ値に対し一連の鋸歯状波を発生
する。鋸歯状波の１つのサイクルのみが図に示される。
それぞれの線の傾斜は、所定のＣＮ値に対する位相検出
定数(constant)に等しい。
【００４６】図６は、１つの特定のＣＮ（１２８）値
（図７はその場合の回路を示す）における、温度に対す
る位相検出器ゲインＫp の変化を示す。図６は、−２０
°Ｃから＋７０°Ｃの外気温に対しプロットした、複数
の線を示している。Ｋp が分周スパーキャンセルの効果
を有するということを図示するために、位相同期ループ
は、ｆVCO ＝７２８．１７５ＭＨｚ、ステップサイズが
２５ＫＨｚ、Ｑ＝８として構成した。それゆえ、ｆcomp
は２５ＫＨｚ×８＝２００ＫＨｚで、Ｎ＝３６４０．８
７５である。
【００４７】図８は、キャリアに対する分周スパーレベ
ルの測定結果を示す。キャリアの両サイドにおけるスパ
ーは、レベル的に同じであるので、一方のサイドのみプ
ロットしてある。この図における可変値は、Ｒf であ
る。データは、−２０、＋２５および７０°Ｃの３つの
温度のそれぞれに対して示されている。なお、図８は、
温度補償しない場合の値を示している。
【００４８】スパーレベルとしては最低限のものにする
必要がある。図８は、異なるＲf の値に対して、３つの
異なる温度値に対する最適スパーを示している。−２０
°Ｃでは、２２ｋΩで最適Ｒf となっている。＋２５°
Ｃでは３０ｋΩで、＋７０°Ｃでは３５ｋΩで最適とな
っている。Ｒf ＝３０ｋΩの固定値においては、−６５
ｄＢｃより低いスパーレベルとなっている。
【００４９】図６および図８は、Ｋｐと最適なＲｆ値の
関係を示している。Ｋｐが増加するにつれて、最適なＲ
ｆが減少する。本願発明者は、最適なスパーキャンセル
回路網（Ｒｆ）においてシフトが生じる主な原因は、Ｋ
ｐのドリフトにあるということをデータに基づいて判断
した。この理論を基にテストを行い、図９に示す結果を
得た。発明者は、テスト用のＰＬＬにおける位相検出器
ゲイン抵抗（Ｒｎ）を、Ｋｐが温度に対して一定となる
特性を有する温度抵抗回路網に置き換えた。その結果、
図９に示すように、スパーレベルに対する一連のＲｆカ
ーブを得た。これらのカーブは、発明者の想像した通
り、ほとんど温度に対して独立したものであった。ここ
で、２８ｋに固定されたＲｆの場合、−７３ｄＢｃより
低いスパーレベルとなっており、８ｄＢ改善されてい
る。
【００５０】従って、本願発明者は、温度に対する理想
的な位相検出器ゲイン回路網（Ｒｎ）をモデル化し、こ
れを、温度補償されていない回路網（Ｒｆ）を用いて、
位相検出器ゲインＫｐのみならずスパーキャンセルの補
償に用いた。位相検出器ゲイン回路網Ｒｎは、好ましく
は次のようにして構成されるサーミスタである。温度カ
ーブに対する理想的なＲｎは、位相検出器ゲインを一定
にするために、それぞれの温度に対するＲｎを変えるこ
とにより決定される。図１１に、１つの温度補償回路に
対する、理想的なＲ−Ｔカーブ、計算されたＲ−Ｔカー
ブ、測定されたＲ−Ｔカーブのそれぞれが示される。
【００５１】理想カーブは、図１０に示される３つの要
素からなるサーミスタ回路により決定される。この特定
の回路網は、１つのサーミスタＲ（ｔ）と２つの固定抵
抗Ｒ１、Ｒ２からなる。標準のサーミスタにおけるＲ−
Ｔカーブは、回路網特性抵抗値を理想カーブに適合させ
るために用いられる。なお、図１０のサーミスタ回路に
おける計算されたＲ−Ｔカーブは次のようにして得るこ
とができる。すなわち、温度Ｔｉを−２０〜７０（°
Ｃ）の間で可変値とし、数２で表されるＹに対し、数３
によりＲ（Ｔｉ）を求め、これを数４に代入することに
より、サーミスタ回路の全抵抗値Ｒｔｏｔｉが求められ
る。
【００５２】
【数２】 Ｙ＝Ａ＋Ｂ（Ｔi ＋２７３．１５）＋Ｃ（Ｔi ＋２７３．１５）2 ここで、Ａ＝２１８３．０３，Ｂ＝６．６１９０，Ｃ＝
−０．００８０４８である。
【００５３】
【数３】
【００５４】なお、温度２５°Ｃにおけるサーミスタの
初期値ＴＲo が１０4 の値として設定されている。
【００５５】
【数４】
【００５６】ここで、Ｒ１＝６．１９×１０３，Ｒ２＝
６１９０である。上記数２〜数４を用いることにより、
図１１に示す計算されたカーブを得ることができる。従
って、上記した技術を用いれば、スパーキャンセルの温
度補償が、位相検出器ゲインを補正するためのサーミス
タ回路網に用いられ得る。
【００５７】上記した実施例に限らず、本発明は種々の
変形例に適用することができる。例えば、Ｎ分周計数タ
イプに限らず他の種類の位相同期ループに適用するよう
にしてもよい。仮にＮ分周計数タイプに限るとしても、
ＩＣ回路タイプのループに限らず、ディスクリートな電
子回路あるいは１つのＬＳＩデバイスにて構成するよう
にしてもよい。これらの変形例も特許請求の範囲に記載
された技術的範囲に属するものである。
【図面の簡単な説明】
【図１】位相同期ループの集積回路のブロックダイアグ
ラムである。
【図２】図１に示すものの機能ブロック図である。
【図３】分周計数による位相検出器出力のエラー蓄積を
示す図である。
【図４】Ｎ分周集積回路により位相検出器ゲインを測定
する回路を示す図である。
【図５】ディジタルプログラミングの４つの値に対する
位相検出器ゲインを示す図である。
【図６】位相検出器ゲインと温度との関係を示す図であ
る。
【図７】図６の測定を行う場合の回路を示す図である。
【図８】３つの異なる温度に対し、所定の周波数での分
周スパーレベルを示す図である。
【図９】位相検出器ゲイン補正を用いた場合の温度に対
する分周スパーレベルを示す図である。
【図１０】サーミスタ回路の構成を示す図である。
【図１１】１つの温度補償回路に対する、理想的なＲ−
Ｔカーブ、計算されたカーブ、測定されたカーブを示す
図である。
【符号の説明】
１００……基準分割器、１１０……位相検出器、１２０
……メイン分割器、１３０……分周アキュムレータ、１
４０……プリスケーラーフィードバックネットワーク、
２００……基準周波数発振器、２１０……プリスケーラ
ー、２４０……位相検出器ネットワーク、２５０……外
部ネットワーク、２６０……ループフィルタ、２７０…
…電圧制御型発振器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 1/00 - 7/26

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】基準周波数の位相をフィードバック周波数
    の位相と比較し、その位相差を示す発振器制御信号を出
    力する位相検出器と、 前記発振器制御信号に基づいた周波数を出力する電圧制
    御型発振器と、 前記電圧制御型発振器からの周波数を入力し、分周制御
    信号に基づいて少なくとも２つの分周比から選択された
    分周比によって前記周波数を分周し、前記フィードバッ
    ク信号を形成するために用いられる信号を出力するプロ
    グラマブル分周器と、 このプログラマブル分周器を制御するアキュムレータと
    を備え、 このアキュムレータの状態が現行の分周比と所望の分周
    比の間の差によって生じるエラーを意味するものであっ
    て、 前記位相検出器は、ゲイン調整ポートおよびそれに接続
    されたゲイン調整回路網と、スパーキャンセル調整ポー
    トおよびそれに接続されたスパーキャンセル回路網と、
    位相差を検出する位相差検出器要素と、前記位相差検出
    器要素の出力を前記ゲイン調整回路網における構成物の
    値に依存する値によって増幅する第１の増幅器とを含
    み、さらに前記エラーを意味する信号を、前記スパーキ
    ャンセル回路網の特性による値によって増幅し前記エラ
    ーによって生じたスパー成分を補償するために、前記エ
    ラーを示す信号を入力し前記スパーキャンセル回路網に
    よって決定される量により前記エラーを意味する信号を
    反転増幅するスパーキャンセル増幅器と、前記第１の増
    幅器の出力に前記スパーキャンセル増幅器の出力を加算
    し前記発振器制御信号を出力する加算器とを有するもの
    であり、 さらに、前記スパーキャンセル回路網は、温度補償され
    ない要素となっており、前記ゲイン調整回路網は、前記
    位相検出器のゲインが温度変化に対して一定となる特性
    を有し前記位相検出器と前記スパーキャンセル両方のゲ
    インを温度補償する温度補償要素を含むことを特徴とす
    る温度補償機能を有するＮ分周周波数シンセサイザ。
  2. 【請求項２】前記基準周波数を発生する基準周波数発生
    器を有することを特徴とする請求項１に記載の温度補償
    機能を有するＮ分周周波数シンセサイザ。
  3. 【請求項３】前記位相検出器と前記電圧制御型発振器の
    間に設けられたループフィルタを有することを特徴とす
    る請求項１または２に記載の温度補償機能を有するＮ分
    周周波数シンセサイザ。
  4. 【請求項４】前記プログラマブル分周器は、前記分周制
    御信号に基づいて選択される少なくとも２つの値の１つ
    によって分周する第１の分周器と、他方の値によって分
    周する第２の分周器とを有することを特徴とする請求項
    １ないし３のいずれか１つに記載の温度補償機能を有す
    るＮ分周周波数シンセサイザ。
  5. 【請求項５】前記スパーキャンセル回路網は、固定抵抗
    のみからなることを特徴とする請求項１ないし４のいず
    れか１つに記載の温度補償機能を有するＮ分周周波数シ
    ンセサイザ。
  6. 【請求項６】前記ゲイン調整回路網は、固定抵抗と少な
    くとも１つのサーミスタを有することを特徴とする請求
    項５に記載の温度補償機能を有するＮ分周周波数シンセ
    サイザ。
  7. 【請求項７】検出入力端にて基準周波数を入力するとと
    ともに他の検出端にてフィードバック周波数を入力し、
    それらの差を示す発振器制御信号を出力する位相検出器
    と、 前記発振器制御信号に応答して、それに対応した周波数
    を出力する電圧制御型発振器と、前記電圧制御型発振器からの周波数を入力し、分周制御
    信号に基づいて選択される少なくとも２つの分周比の内
    の１つによって分周し、前記フィードバック周波数を形
    成するために用いられる信号をその出力端に出力するプ
    ログラマブル分周器と、 前記プログラマブル分周器を制御するアキュムレータと
    を備え、 このアキュムレータの状態が現行の分周比と所望の分周
    比の間の差によって生じるエラーを意味するものであっ
    て、 前記位相検出器は、ゲイン調整ポートおよびそれに接続
    されたゲイン調整回路網と、スパーキャンセル調整ポー
    トおよびそれに接続されたスパーキャンセル回路網と、
    位相差を 検出する位相差検出器要素と、前記位相差検出
    器要素の出力を前記ゲイン調整回路網における構成物の
    値に依存する値によって増幅する第１の増幅器とを含
    み、さらに前記エラーを意味する信号を、前記スパーキ
    ャンセル回路網の特性による値によって増幅し前記エラ
    ーによって生じたスパー成分を補償するために、前記エ
    ラーを示す信号を入力し前記スパーキャンセル回路網に
    よって決定される量により前記エラーを意味する信号を
    反転増幅するスパーキャンセル増幅器と、前記第１の増
    幅器の出力に前記スパーキャンセル増幅器の出力を加算
    し前記発振器制御信号を出力する加算器とを有するもの
    であり、 さらに、前記スパーキャンセル回路網は、温度補償され
    ない要素となっており、前記ゲイン調整回路網は、前記
    位相検出器のゲインが温度変化に対して一定となる特性
    を有し前記位相検出器と前記スパーキャンセル両方のゲ
    インを温度補償する温度補償要素を含む ことを特徴とす
    る位相同期ループ。
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