JP2011114494A - シリアル通信装置 - Google Patents

Abstract

【課題】受信回路と送信回路とで必要となるハードウェア信号を削減することを目的とする。
【解決手段】受信回路と送信回路とを有するシリアル通信装置であって、受信回路から前記送信回路へ送信されている位相合わせ用の基準クロックが停止したことを検知することでハードウェアフロー制御を行うことによって課題を解決する。
【選択図】図１

Description

本発明は、シリアル通信装置に関する。

大規模のＡＴＭ交換機等、回路が複数の部分に分割されているシステムにおいて、各分割回路は複数のボードに分散配置されている。このようなシステムにおいて、データ処理を行うために、各ボードに通信装置を設け、ボード間で相互に通信を行う必要がある。複数のボード間で相互に通信を行うには、基準となるクロック信号が必要になる。この基準クロック信号は、通常、１つのクロック信号源から各ボードに設けられた通信装置に分配される。
また、この通信方式においては、データ伝送方式として、シリアル伝送方式が用いられる。従来のシリアル伝送方式では、低速クロック信号を発生するクロック信号源と、このクロック信号源から出力される低速クロック信号を逓倍して高速クロック信号を生成する逓倍回路と、を設けていた。これらの低速及び高速のクロックを各ボードの通信装置に分配する構成になっていた。
このようなシリアル伝送方式では、大容量のデータを転送するために、クロック信号周波数を高くする必要がある。一方、クロック周波数を高くすると、高速クロック信号の波形劣化やスキュー調整、クロストークの影響等の実装面の問題が発生する。
この問題を解決するために、基準クロックを逓倍して送信用のクロック信号を生成する逓倍回路と送信回路と受信回路とを一体的に集積回路化したものを、送信側と受信側とに備える構成が提案されている（特許文献１）。

特開平９−７４４１５号公報

上述したように、シリアルデータ伝送の大容量化に伴い、シリアルデータ伝送クロックが高速化している。通信用のクロックを伝送する方式では、クロックの波形劣化やスキュー調整、クロストークの影響等の実装面の問題が発生するという課題がある。また、シリアルデータの伝送を行う為に必要となるデータフロー制御用の信号が多いと、コストアップを招くという課題がある。

本発明はこのような問題点に鑑みなされたもので、受信回路と送信回路とで必要となるハードウェア信号を削減することを目的とする。

そこで、本発明は、受信回路と送信回路とを有するシリアル通信装置であって、前記受信回路から前記送信回路へ送信されている位相合わせ用の基準クロックが停止したことを検知することでハードウェアフロー制御を行う。
また、本発明は、受信回路と送信回路とを有するシリアル通信装置であって、前記受信回路から前記送信回路へ送信されている位相合わせ用の基準クロックの周波数が所定の値に変更されたかを検知することでハードウェアフロー制御を行う。

本発明によれば、受信回路と送信回路とで必要となるハードウェア信号を削減することができる。

実施形態１のシリアル通信装置の一例を示す図である。 実施形態１のデータを停止する場合の動作を説明するためのタイミングチャートである。 実施形態２のシリアル通信装置の一例を示す図である。 実施形態２のデータを停止する場合の動作を説明するためのタイミングチャートである。

以下、本発明の実施形態について図面に基づいて説明する。

＜実施形態１＞
図１は、実施形態１のシリアル通信装置の一例を示す図である。１は、シリアルデータ送信回路を示している。２は、シリアルデータ受信回路を示している。３は、シリアル送信回路にて伝送するデータをパラレル形式で利用しているロジック回路である。４は、ロジック回路３で使用する基準クロックを発生する基準クロック発生回路である。５は、ロジック回路３にて利用しているパラレルデータを通信用のシリアルデータに変換するシリアライザである。シリアライザ５は、シリアルデータ伝送用のタイミングを生成するクロックを発生するクロック逓倍回路（ＰＬＬ）６を備えている。７は、クロック受信回路８で受信した基準クロックを所望のクロック周波数に逓倍してシリアライザ５内のクロック逓倍回路６にクロックを出力するクロック逓倍回路（ＰＬＬ）である。クロック逓倍回路７は、シリアルデータ受信回路２から送信された基準クロックの周波数とシリアライザ５にてシリアルデータ伝送のタイミングを生成するクロック周波数との間の周波数調整を行う役割がある。１０は、シリアライザ５から伝送されたシリアルデータを受信し、パラレルデータに変換するためのクロック停止検知回路（デシリアライザ）であり、シリアルデータ受信のタイミングを生成するクロックを発生するクロック逓倍回路（ＰＬＬ）１１を備えている。１４は、クロック停止検知回路１０で生成したパラレルデータを処理するためのロジック回路である。１６は、ロジック回路１４の基準クロックを生成する基準クロック生成回路である。基準クロック生成回路１６で生成された基準クロックは、クロック送信回路１３に送られる。また、クロック送信回路１３のクロックは、クロック逓倍回路（ＰＬＬ）１２に送られる。１２は、クロック送信回路１３より入力される基準クロックを所望のクロック周波数に逓倍してクロック停止検知回路１０内のクロック逓倍回路にクロックを出力するクロック逓倍回路である。クロック逓倍回路１２は、シリアルデータ受信回路２の基準クロックの周波数とクロック停止検知回路１０にてシリアルデータ受信のタイミングを生成するクロックの周波数との間の周波数調整を行う役割がある。１５は、クロック送信回路１３から送信されるクロックを制御するクロック停止制御回路である。９は、クロック受信回路８で受信した位相合わせ用クロックが停止したかを検知するクロック停止検知回路である。
シリアルデータ伝送用のタイミングに必要となるクロックは、基準クロック発生回路４から出力されたクロックを逓倍したものを使用する。但し、シリアルデータ伝送用のタイミングに必要となるクロックは、シリアルデータ受信回路２内のクロックと位相・周波数を合わせる必要がある。シリアルデータ伝送用のタイミングに必要となるクロックは、シリアルデータ受信回路２内のクロックと、位相・周波数が合ったクロックと、を用いる。

次に図１と図２とを用いて、シリアルデータ受信回路２がデータを受信できない状態になった場合に、シリアルデータ送信回路１からシリアルデータ受信回路２へ送信しているデータを停止する動作について説明する。図２は、実施形態１のデータを停止する場合の動作を説明するためのタイミングチャートである。
シリアルデータ受信回路２がデータを受信できない状態になると、クロック周波数制御回路１７は、クロック送信回路１３からクロック受信回路８へ送信しているクロックを停止させる。シリアルデータ送信回路１は、クロックが停止したことをクロック停止検知回路１０で検知すると、シリアルデータの送信を停止する。クロック停止検知回路１０が、クロック送信回路１３から送信されるクロックの送信が再開されたことを確認すると、シリアルデータ送信回路１は、シリアルデータの送信を再開する。
但し、シリアルデータ送信回路１からシリアルデータ受信回路２へ伝送している途中で、クロック送信回路１３からのクロックが停止しても、１パケット分のデータは送信を続け、１パケット分のデータを送信し終わると送信を停止する。このとき、シリアルデータ伝送に使われるクロックの周波数と位相とは、クロック送信回路１３からのクロックが停止する前の状態のクロックを使用する。そのため、シリアルデータ送信回路１内に図示しないタイミング保持回路を有する。

以下、図２のタイミングチャートに沿って、シリアルデータ送信回路１の動作について説明する。図２中のデータはシリアルデータ送信回路１からシリアルデータ受信回路２へ送信しているパケットデータであり、Ｐ０、Ｐ１、Ｐ２は、それぞれ１パケット分のデータを表している。データの転送はパケット単位で行われる。位相合わせ用クロックは、クロック送信回路１３からクロック受信回路８へ送信している位相合わせ用のクロックである。クロック停止検知信号は、位相合わせ用クロックが停止したかどうかを検知しているクロック停止検知回路１０の信号で、位相合わせ用クロックが停止したことを検知するとＨｉｇｈになり、停止を検知していないときはＬｏｗになる。図２では、送信回路がパケットデータＰ０を送信し、次にＰ１を送信している途中で、受信回路が次のパケットデータＰ２を受信できないと判断している。
まず、パケットデータＰ０の送信を行う。パケットデータＰ０の送信を終了すると、次のパケットデータＰ１が送信できるかを、クロック停止検知信号で確認する。クロック停止検知信号がＬｏｗで、次のパケットデータＰ１を送信できると判断すると、シリアルデータ送信回路１は、Ｐ１を送信する。次のパケットデータＰ２を送信できるかを、クロック停止検知信号で確認すると、Ｌｏｗになっているので、Ｐ２は送信しない。次にクロック停止検知信号がＨｉｇｈになるのを待ち、シリアルデータ受信回路２がデータ受信可能になるのを確認すると、シリアルデータ送信回路１は次のパケットデータＰ２を送信する。
以上、実施形態１によれば、シリアルデータ受信回路２から送信される位相合わせ用のクロックが停止したかを検知することで、ハードウェアフロー制御を行う。このことにより、シリアルデータ受信回路２からシリアルデータ送信回路１へ送信するハードウェアフロー制御用の信号の必要がなくなる。

＜実施形態２＞
次に図３及び図４を用いて、実施形態２の説明をする。実施形態２では、シリアルデータ受信回路２が受信できなくなった場合に送信する信号と、信号の検知方法と、が異なる。図３は、実施形態２のシリアル通信装置の一例を示す図である。図４は、実施形態２のデータを停止する場合の動作を説明するためのタイミングチャートである。実施形態１と同じ動作をする箇所には同じ番号を付してあり、詳細な説明は省略する。１７は、クロック送信回路１３から送信される周波数を制御するクロック周波数制御回路である。１８は、クロック受信回路８で受信したクロックの周波数を検知するクロック周波数検知回路である。
シリアルデータ受信回路２がデータを受信できない状態になると、クロック周波数制御回路１７は、クロック送信回路１３からクロック受信回路８へ送信している位相合わせ用クロックの周波数を所定の値に変化させる。シリアルデータ送信回路１は、位相合わせ用クロックの周波数が所定の値に変化したことをクロック周波数検知回路１８で検知すると、シリアルデータの送信を停止する。クロック周波数検知回路１８が、位相合わせ用クロックが所定の値から変更されたことを確認すると、シリアルデータ送信回路１は、シリアルデータの送信を再開する。クロック周波数を変更する所定の値は、シリアルデータ送信回路１とシリアルデータ受信回路２とで予め設定しておく。また、その値は、シリアルデータ伝送用のタイミングで使用する周波数でない値を設定する。図４では例として、シリアルデータ伝送用のタイミングの位相合わせ用クロックが８０ＭＨｚで、位相合わせ用クロックが１６０ＭＨｚに変化した際に、シリアルデータ受信回路２がシリアルデータを受信できないとする。また、逆に位相合わせ用クロックが４０ＭＨｚに変化した場合でも通信を止める事ができる。

以下、図４のタイミングチャートに沿って、シリアルデータ送信回路１の動作について説明する。図４中のデータはシリアルデータ送信回路１からシリアルデータ受信回路２へ送信しているパケットデータであり、Ｐ０、Ｐ１、Ｐ２は、それぞれ１パケット分のデータを表している。データの転送はパケット単位で行われる。位相合わせ用クロックは、クロック送信回路１３からクロック受信回路８へ送信している位相合わせ用のクロックである。クロック周波数検知信号は、位相合わせ用クロックが所定の周波数に変化したかどうかを検知しているクロック周波数検知回路１８の信号で、位相合わせ用クロックが所定の周波数の値に変化したことを検知するとＨｉｇｈになる。変化を検知していないときはＬｏｗになる。本実施形態では、送信回路がパケットデータＰ０を送信し、次にＰ１を送信している途中で、受信回路が次のパケットデータＰ２を受信できないと判断している。
まず、パケットデータＰ０の送信を行う。パケットデータＰ０の送信を終了すると、次のパケットデータＰ１が送信できるかを、クロック周波数検知信号で確認する。クロック周波数検知信号がＬｏｗで、次のパケットデータＰ１を送信できると判断すると、シリアルデータ送信回路１は、Ｐ１を送信する。次のパケットデータＰ２を送信できるかを、クロック周波数検知信号で確認すると、Ｌｏｗになっているので、Ｐ２は送信しない。次にクロック周波数検知信号がＨｉｇｈになるのを待ち、シリアルデータ受信回路２がデータ受信可能になるのを確認すると、シリアルデータ送信回路１は次のパケットデータＰ２を送信する。
以上、実施形態２によれば、シリアルデータ受信回路２から送信される位相合わせ用のクロックの周波数が所定の値に変更されたかを検知することで、ハードウェアフロー制御を行う。このことにより、シリアルデータ受信回路２からシリアルデータ送信回路１へ送信するハードウェアフロー制御用の信号の必要がなくなる。

以上、上述した各実施形態によれば、受信回路と送信回路とで必要となるハードウェア信号を削減することができる。

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１ シリアルデータ送信回路、２ シリアルデータ受信回路、３ ロジック回路、４ 基準クロック発生回路、５ パラレル／シリアル変換回路、６ クロック逓倍回路、７ クロック逓倍回路、８ クロック受信回路、９ クロック停止検知回路、１０ シリアル／パラレル変換回路、１１ クロック逓倍回路、１２ クロック逓倍回路、１３ クロック送信回路、１４ ロジック回路、１５ クロック停止制御回路、１６ 基準クロック発生回路、１７ クロック周波数制御回路、１８ クロック周波数検知回路

Claims (2)

1. 受信回路と送信回路とを有するシリアル通信装置であって、
   前記受信回路から前記送信回路へ送信されている位相合わせ用の基準クロックが停止したことを検知することでハードウェアフロー制御を行うシリアル通信装置。
2. 受信回路と送信回路とを有するシリアル通信装置であって、
   前記受信回路から前記送信回路へ送信されている位相合わせ用の基準クロックの周波数が所定の値に変更されたかを検知することでハードウェアフロー制御を行うシリアル通信装置。

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