JP2013183271A

JP2013183271A - クロックデータリカバリ回路

Info

Publication number: JP2013183271A
Application number: JP2012045515A
Authority: JP
Inventors: Hiroyuki Nakano; 博之中野; Hideo Nagano; 英生長野; Keisuke Aoyanagi; 圭祐青柳
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-03-01
Filing date: 2012-03-01
Publication date: 2013-09-12

Abstract

【課題】ロックが外れた場合に、短時間でリカバリすることができるクロックデータリカバリ回路を提供する。
【解決手段】調整回路５８は、第１のモードにおいて、所定の基準クロック信号を用いてクロック信号を所望の周波数にロックさせ、第１のモードの後の第２のモードにおいてクロック信号をデータ信号に位相同期させる。ロック外れ検出制御部１は、第２のモードの実行中において、クロック信号の周波数ロック外れを検出したときに、調整回路５８にデータ信号とクロック信号との位相比較を行なわせる。
【選択図】図３

Description

本発明は、クロックデータリカバリ回路に関する。

近年、製品のインタフェース速度が高速化しており、高速シリアル通信を使ったデータ伝送システムの開発が進んでいる。このようなシステムの場合、伝送信号はデータのみであり、受信側でデータに同期したクロックを再生し、データを抽出する必要がある。入力データと内部クロックとの位相は同期していないことから、データを抽出するためにクロックデータリカバリ（Clock Data Recovery：ＣＤＲ）回路が一般的に用いられている（たとえば特許文献１参照）。

クロックデータリカバリ回路は、シリアル伝送される入力データに対して位相および周波数の合った再生クロックを抽出し、該再生クロックにより入力データのリタイミングを行なう。

特開２００３−６０６２８号公報

ところで、突発的なノイズなどによって、ロックが外れた場合には、リカバリさせる必要がある。

特許文献１では、このようなリカバリのために、スキュー補正装置といった複雑な構成を追加しなければならず、スキュー補正用データパターンを送信側に送信させる必要があり、処理が複雑となる。

それゆえに、本発明の目的は、ロックが外れた場合に、短時間でリカバリすることができるクロックデータリカバリ回路を提供することである。

本発明の一実施形態のクロックデータリカバリ回路は、リンクトレーニング期間である第１のモードに続く第２のモードの実行中において、クロック信号の周波数ロック外れを検出したときに、調整回路にデータ信号とクロック信号との位相比較を行なわせる制御回路を備える。

本発明の一実施形態によれば、ＶＣＯの周波数ロック外れが検出された場合に、もう一度第１のモードからやり直す必要がないので、クロックデータリカバリ回路のスループットが落ちるのを防止できる。

本実施の形態のデータ伝送システムの構成例を示すブロック図である。送信側インタフェースと受信側インタフェースとを説明するための図である。第１の実施形態におけるＣＤＲ回路５０の構成を表わす図である。図３のＣＤＲ回路５０の動作例を示したタイミングチャートである。第２の実施形態の受信側インタフェースの構成を表わす図である。第３の実施形態の受信側インタフェースの構成を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本実施の形態のデータ伝送システムの構成例を示すブロック図である。

図１を参照して、データ伝送システムは、画像処理装置１０と、タイミングコントローラチップ３０と、フラットパネルディスプレイ４０とから構成される。

画像処理装置１０は、図示しない入力端子から与えられるビデオデータを受信して出力するためのレシーバ部として、受信したアナログビデオデータをデジタル信号に変換するＡＤＣ（Analog Digital Converter）１０２と、ＨＤＭＩ（High Definition Multimedia
Interface）１０４と、ＤＶＩ（Digital Visual Interface）１０６とを含む。

画像処理装置１０は、さらに、ＤＴＶ（Digital Television）エンジン１０８と、送信側インタフェース１１０とを備える。

ＤＴＶエンジン１０８は、レシーバ部から出力されたビデオデータを表示のための信号に変換して出力する。

送信側インタフェース１１０は、ＤＴＶエンジン１０８から入力されるビデオデータのパラレル信号をシリアル信号に変換し、シリアル信号を出力する。

対応するＬＶＤＳ送信部から差動振幅信号として出力される電流を電圧として受信するＬＶＤＳ受信器と、ＬＶＤＳ受信器から出力されるビデオデータのシリアル信号をパラレル信号に変換するシリアル・パラレル変換回路とを含む。

タイミングコントローラチップ３０は、受信側インタフェース３００と、タイミングコントローラ（ＴＣＯＮ）３０８と、ＬＶＤＳ送信部３１０とをさらに含む。

受信側インタフェース３００は、送信側インタフェース１１０から送信されたシリアル信号を受信する。受信側インタフェース３００は、ＣＤＲ回路５０を含む。

ＣＤＲ回路５０は、受信したシリアル信号から再生クロックを抽出してタイミングコントローラ３０８へ出力する。

タイミングコントローラ３０８は、受信側インタフェース３００から出力されるビデオデータを、ＣＤＲ回路５０で生成された再生クロックのタイミングに基づいて、ＬＶＤＳ送信部３１０を介してフラットパネルディスプレイ４０へ出力する。

フラットパネルディスプレイ４０は、ＬＶＤＳ受信部４００を介してタイミングコントローラ３０８によりタイミング制御されたビデオデータを受けて液晶パネル４０２に画像を表示させる。

図２を参照して、送信側インタフェース１１０は、装置間を送信する信号の基準クロック信号ＣＬＫｒおよびデータ信号ＤＡＴＡを多重化する。

受信側インタフェース３００は、送信側インタフェース１１０から出力される信号を受信する。この受信側インタフェース３００は、ＣＤＲ回路５０を含む。ＣＤＲ回路５０は、シリアル信号を受信して、データ信号ＤＡＴＡに同期したクロック信号ＣＬＫを生成する。ＣＤＲ回路５０は、生成したクロック信号ＣＬＫをデータ信号ＤＡＴＡとともに出力する。

図３は、第１の実施形態におけるＣＤＲ回路５０の構成を表わす図である。
図３に示すように、ＣＤＲ回路５０は、エッジ検出回路（ＥＤ）９０と、周波数位相比較器（ＦＰＤ）６０と、チャージポンプ回路（ＣＰ）９２と、ループフィルタ（ＬＰＦ）９４と、ＶＣＯ７０と、ロック外れ検出制御部１と、ロック検出回路（ＬＤ１）６６と、とを備える。

ロック外れ検出制御部１は、自走発振ＶＣＯ５と、分周器２と、入力信号周波数カウンタ３および入力信号周波数ラッチ４からなる検出保持部１５０と、分周器６と、ＶＣＯ周波数カウンタ７と、位相比較制御回路８とを備える。

周波数位相比較器６０、チャージポンプ回路９２、ループフィルタ９４、ＶＣＯ７０は、基準クロック信号ＣＬＫｒとＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数の比較を行ない、該比較結果に応じてＶＣＯ７０からの出力クロック信号ＣＬＫの周波数を調整する調整回路５８を構成する。

ＣＤＲ回路５０は、通常動作モードとＬＴモードの２つのモードで動作する。
以下に、ＬＴモードおよび通常動作モードにおけるＣＤＲ回路の動作を説明する。

（ＬＴモード）
ＬＴモードの実行時には、送信側インタフェース１１０が所定の基準クロック信号ＣＬＫｒを生成して受信側インタフェース３００へ送信する。ここで、所定の基準クロック信号ＣＬＫｒは、ハイレベルとロウレベルとが交互に繰返されるクロックパターン（Ｄ１０．２パターン）である。

受信側インタフェース３００のＣＤＲ回路５０は、周波数ループ５８を用いて動作する。周波数ループ５８では、基準クロック信号ＣＬＫｒを使ってＶＣＯ７０を通常動作周波数にロックさせる。

具体的には、周波数位相比較器６０は、送信側インタフェース１１０からの基準クロック信号ＣＬＫｒとＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数を比較し、これらの信号の周波数および位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。

チャージポンプ回路（ＣＰ）９２は、誤差パルス信号に応じてループフィルタ９４に出力する電圧を上昇または下降させる。ループフィルタ９４は、チャージポンプ回路９２により変更されるＤＣ電圧に重畳された高域成分を除去し、シングルエンドのＶＣＯ制御電圧として、ＶＣＯ７０に入力する。

ＶＣＯ７０は、ループフィルタ９４からのＶＣＯ制御電圧に対応する発振周波数を発生させる。ＶＣＯ７０は、発生させた発振周波数のクロック信号ＣＬＫを、シングルエンドにより、外部に出力するとともに、周波数位相比較器６０に出力する。

また、上記動作と並行して、ロックはずれを検出するために、基準クロック信号ＣＬＫｒの周波数を記憶する処理が行われる。すなわち、分周器２は、基準クロック信号ＣＬＫｒを分周比Ｎで分周する。入力周波数カウンタ１３は、自走発振ＶＣＯから出力される内部基準クロックＩＣＬＫを使用して、Ｎ分周された基準クロック信号ＣＬＫｒの周波数をカウントして入力信号周波数ラッチ４へ出力する。入力信号周波数ラッチ４は、ＬＴモード時には、入力された周波数で記憶しているデータを更新する。

ＶＣＯ７０が所望の周波数でロックしたときに、ロック検出回路６６は、ロック信号ＦＬＯＣＫをＬレベルからＨレベルに立上げる。ロック検出回路６６は、このロック信号ＦＬＯＣＫをＬＴモード終了フラグとして、送信側インタフェース１１０に出力する。送信側インタフェース１１０は、ＬＴモード終了フラグを受けると、データ伝送システムを通常動作モードに切替える。

（通常動作モード）
通常動作モードの実行時、送信側インタフェース１１０は、基準クロック信号ＣＬＫｒに代えて、実際のビデオデータをエンコードして生成されたデータ信号ＤＡＴＡを受信側インタフェース３００に送信する。

ここで、データ信号ＤＡＴＡは、基準クロック信号ＣＬＫｒのようにロウレベルとハイレベルとが交互に繰返されるクロックパターンではなく、連続したロウベル、または連続したハイレベルを含み得る。そのため、上述した周波数ループ５８では、ＶＣＯ７０のロックが外れてしまう可能性がある。

エッジ検出回路（ＥＤ）９０は、入力されるデータ信号ＤＡＴＡの信号レベルが変化する変化点、たとえばデータ信号ＤＡＴＡがＬレベルからＨレベルへの立上りエッジを検出する。エッジ検出回路９０は、データ信号ＤＡＴＡの立上りエッジを検出すると、周波数位相比較器６０をイネーブルとするための第１のイネーブル信号ＥＮ１を生成して、周波数位相比較器６０へ出力する。このように立上りエッジを検出するようにした理由は、実際のビデオデータでは、位相の遷移が常時あるわけではなく、「Ｈ」レベルが連続したり、「Ｌ」レベルが連続したりする場合がある。このような場合にも、位相を調整したのでは、ＶＣＯ７０の周波数ロックが外れてしまうことがあるからである。

周波数位相比較器６０は、第１のイネーブル信号ＥＮ１を受けると、ＶＣＯ７０の出力クロック信号ＣＬＫとの位相および周波数を比較し、これらの信号の周波数および位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。

また、上記動作と並行して、ＶＣＯ７０の周波数ロックの外れを検出する処理が実行される。通常動作モードでは、データ信号ＤＡＴＡはランダムなデータのため、ＨレベルもしくはＬレベルが連続するパターンもあり、位相の遷移がＤ１０．２パターンのように常時あるわけではない。このようなランダムパターンが入力されて、エッジが検出されたときのみ位相比較が行われるとすると、仮にＶＣＯ７０の出力クロックがノイズなどの影響でちょうど１／２の周波数になったときにも位相さえあっていれば、周波数ロックの外れを検出することができないからである。１／３、１／４の周波数のときにも同様である。このよう周波数ロックの外れに陥った場合に対応するために以下の処理が行われる。

分周器６は、ＶＣＯ７０から出力されるクロック信号ＣＬＫを分周比Ｎで分周する。
ＶＣＯ周波数カウンタ７は、自走発振ＶＣＯから出力される内部基準クロックＩＣＬＫを使用して、ＶＣＯ７０の出力クロックＣＬＫをＮ分周したクロックの周波数をカウントする。

位相比較制御回路８は、入力信号周波数ラッチ４に保持されたＮ分周された基準クロック信号ＣＬＫｒの周波数（ｆ１）と、ＶＣＯ周波数カウンタ７に保持されたＶＣＯ７０の出力クロックＣＬＫをＮ分周したクロックの周波数（ｆ２）とを比較する。

位相比較制御回路８は、周波数ｆ１と周波数ｆ２とが相違する場合には、周波数位相比較器６０をイネーブルとするための第２のイネーブル信号ＥＮ２を生成して、周波数位相比較器６０へ出力する。

また、上記動作と並行して、分周器２は、基準クロック信号ＣＬＫｒを分周比Ｎで分周する。入力周波数カウンタ１３は、自走発振ＶＣＯから出力される内部基準クロックＩＣＬＫを使用して、Ｎ分周された基準クロック信号ＣＬＫｒの周波数をカウントして入力信号周波数ラッチ４へ出力する。入力信号周波数ラッチ４は、通常動作モード時には、入力された周波数で記憶されたデータを更新しない。ここで、入力周波数カウンタ１３は、Ｎ分周された基準クロック信号ＣＬＫｒの周波数が「０」のときには、周波数位相比較器６０の動作を停止する。

（タイミングチャート）
図４は、図３のＣＤＲ回路５０の動作例を示したタイミングチャートである。

図４を参照して、ＬＴモードでは、ロウレベルとハイレベルとが交互に繰返される基準クロック信号ＣＬＫｒと、ＶＣＯ７０から出力されるクロック信号ＣＬＫとの周波数が比較され、該周波数差に応じてＶＣＯ７０が制御されることにより、ＶＣＯ７０の出力クロック信号ＣＬＫを通常動作周波数にロックさせることができる。

一方、通常動作モードでは、図４に示すようなランダムなデータ信号ＤＡＴＡが周波数位相比較器６０に入力される。エッジ検出回路９０は、データ信号ＤＡＴＡの立上り（図中のタイミングｔ１１，ｔ１２）を検出すると、Ｈレベルに活性化されたエッジ検出信号を周波数位相比較器６０に出力する。

周波数位相比較器６０は、エッジ検出信号がＨレベルとなったときにイネーブルとなり、データ信号ＤＡＴＡと、分周器７２で分周されたクロック信号ＣＬＫとの位相を比較し、これらの信号の位相差に応じたデューティの誤差パルス信号（ＵＰ信号、ＤＯＷＮ信号）を出力する。

インタフェースに８Ｂ１０Ｂエンコードシステムを採用しているため、６データに１回は必ずデータの遷移が保証されている。そのため、位相ロックが外れ続けるということはなく、定期的に位相ロックがかかる。よって、入力データ信号ＤＡＴＡとクロック信号ＣＬＫとの位相関係を保つことができる。また、データ信号ＤＡＴＡの立上りをトリガとして周波数位相比較器６０が動作するため、データ信号ＤＡＴＡがハイレベルまたはロウレベルが連続する信号であっても、位相ロックが外れるのを防止することができる。しかしながら、上述のように周波数ロックが外れた場合に、それを検出して、強制的に周波数位相比較器６０が動作するようにロック外れ検出制御部１が設けられている。

以上のように、本実施の形態では、ＬＴモード時に取得した基準クロックＣＬＫｒの周波数を記憶しておき、これを参照することによって、通常動作モードでのＶＣＯの周波数ロック外れを検出する。さらにＶＣＯの周波数ロック外れを検出した場合に、周波数位相比較器６０に周波数および位相の比較をさせる。これによって、ＶＣＯの周波数ロック外れを簡易に検出できるとともに、周波数ロック外れが検出された場合に、従来のように、もう一度ＬＴモードからやり直す必要がないので、ＣＤＲ回路のスループットが落ちるのを防止できる。

［第２の実施形態］
図５は、第２の実施形態の受信側インタフェースの構成を表わす図である。

この受信側インタフェース３１０は、ＣＤＲ回路２１と、分周器２２と、ＰＬＬ（Phase Locked Loop）回路２３と、分周器２４と、最適値テーブル記憶部２６と、分周比設定部２５とを備える。

ＣＤＲ回路２１から出力されるクロックＣＤＲＣＬＫのレートは固定されるのに対して、タイミングコントローラ３０８へ供給するクロックは伝送する映像信号に応じて変化する。映像信号に応じたクロックを再生するためにＰＬＬ回路２３が用いられている。

ＣＤＲ回路２１として、たとえば第１の実施形態で説明したＣＤＲ回路５０を用いることができる。

分周器２２は、ＣＤＲ回路２１から出力されるクロックＣＤＲＣＬＫを分周比設定部２５で設定された分周比で分周する。

ＰＬＬ回路２３は、位相比較器、チャージポンプ、フィルタ、ＶＣＯを含み、分周器２２から出力される信号の周波数のＭ倍（分周器２４の分周比）の周波数のクロックＰｉｘｅｌ＿Ｃｌｏｃｋを生成する。

分周器２４は、ＰＬＬ回路２３から出力されるクロックＰｉｘｅｌ＿Ｃｌｏｃｋを分周比設定部２５で設定された分周比で分周して、ＰＬＬ回路２３へフィードバックする。

最適値テーブル記憶部２６は、ＭｖｉｄおよびＮｖｉｄの組み合わせに対して、分周器２２および分周器２４の分周比を定めたテーブルを記憶する。

分周比設定部２５は、最適値テーブルを参照して、ＣＤＲ回路２１から出力されるＮｖｉｄに対応する分周器２２の分周比Ｎ、ＣＤＲ回路２１から出力されるＭｖｉｄに対応する分周器２４の分周比Ｍを設定する。

たとえば、ＣＤＲ回路２１に入力される信号の周波数が３２４Ｍｈｚで、ＰＬＬ回路２３の出力先のタイミングコントローラ３０８（図１）で要求されるクロックＰｉｘｅｌ＿Ｃｌｏｃｋが７４．２５ＭＨｚの場合には、ＣＤＲ２１からは、Ｎｖｉｄとして１３６０、Ｍｖｉｄとして２９７が与えられ。このような場合に、分周器２２にＮｖｉｄの値である「１３６０」を分周比として与えて、「１３６０」分周させ、分周器２３にＭｖｉｄの値である「２９７」を分周比として与えて、「２９７」分周させると、ＰＬＬ回路２３かた出力されクロックＰｉｘｅｌ＿Ｃｌｏｃｋを７４．２５ＭＨｚにすることができる。しかし、このように分周器２２および分周器２４の分周比を大きな値に設定すると、クロックｉｘｅｌ＿Ｃｌｏｃｋのジッタが大きくなるという問題がある。

本実施の形態では、分周器２２および分周器２４の分周比をこのような大きな値に設定しないようにする。すなわち、タイミングコントローラ３０８（図１）で要求されるクロックＰｉｘｅｌ＿Ｃｌｏｃｋが７４．２５ＭＨｚである場合に、多少ずれたクロックＰｉｘｅｌ＿Ｃｌｏｃｋ（たとえば８１ＭＨｚ）を供給しても、ＬＣＤパネル４０２での表示上問題とならないことが多い。そこで、最適値テーブルを用いて、クロックＰｉｘｅｌ＿Ｃｌｏｃｋの周波数のずれが問題とならない範囲で、分周器２２および分周器２４の分周比を操作する。この場合、最適値テーブルには、ＭｖｉｄおよびＮｖｉｄが「２９７」、「１３６０」である組み合わせに対して、分周比Ｎ＝４、分周比Ｍ＝１が定められているものとする。分周比設定部２５は、分周器２２の分周比Ｎを「４」に設定し、分周器２３の分周比Ｍを「１」に設定する。これにより、ＰＬＬ回路２３から出力されるクロックＰｉｘｅｌ＿Ｃｌｏｃｋを８１ＭＨｚにする。これにより、クロックＰｉｘｅｌ＿Ｃｌｏｃｋの周囲数を問題とならない程度にずらした上で、分周器２２および分周器２３の分周比を小さくすることができるので、クロックｉｘｅｌ＿Ｃｌｏｃｋのジッタが大きくなるという問題を解決することができる。

［第３の実施形態］
図６は、第３の実施形態の受信側インタフェースの構成を表わす図である。

この受信側インタフェース３２０は、受信側インタフェース３１０に含まれていたＰＬＬ回路２３および分周器２４を備えない。

最適値テーブル記憶部１２６は、ＭｖｉｄおよびＮｖｉｄの組み合わせに対して、分周器１２２の分周比を定めたテーブルを記憶する。

分周比設定部１２５は、最適値テーブルを参照して、ＣＤＲ回路２１から出力されるＮｖｉｄに対応する分周器１２２の分周比Ｎを設定する。

第２の実施形態の例のように、この最適値テーブルには、ＭｖｉｄおよびＮｖｉｄが「２９７」、「１３６０」である組み合わせに対して、分周比Ｎ＝４が定められているものとする。分周比設定部１２５は、分周器１２２の分周比を「４」に設定する。

第３の実施形態では、第２の実施形態で必要としたＰＬＬ回路２３と分周器２４を含まないので、第２の実施形態よりも、受信側インタフェースの回路面積を小さくすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ロック外れ検出制御部、２，６，２２，２４，１２２分周器、３入力信号周波数カウンタ、４入力信号周波数ラッチ、５自走発振ＶＣＯ、７ＶＣＯ周波数カウンタ、８位相比較制御回路、２３ＰＬＬ回路、２５，１２５分周比設定部、２６，１２６最適値テーブル、１０画像処理装置、３０タイミングコントローラチップ、４０フラットパネルディスプレイ、５０，２１ＣＤＲ回路、６０ＦＰＤ、６６ＬＤ、７０ＶＣＯ、９０ＥＤ、９２ＣＰ、９４ＬＰＦ、１０２ＡＤＣ、１０４ＨＤＭＩ、１０６ＤＶＩ、１０８ＤＴＶエンジン、１１０送信側インタフェース、３００，３１０，３２０受信側インタフェース、３０８ＴＣＯＮ，３１０ＬＶＤＳ＿Ｔｘ，４００ＬＶＤＳ＿Ｒｘ，４０２ＬＣＤパネル、５８調整回路。

Claims

シリアル伝送されたデータ信号からパラレルデータを抽出するためのクロック信号を生成して出力するクロックデータリカバリ回路であって、
第１のモードにおいて、所定の基準クロック信号を用いて前記クロック信号を所望の周波数にロックさせ、前記第１のモードの後の第２のモードにおいて前記クロック信号を前記データ信号に位相同期させる調整回路と、
前記第２のモードの実行中において、前記クロック信号の周波数ロック外れを検出したときに、前記調整回路に前記データ信号と前記クロック信号との位相比較を行なわせる制御回路とを備える、クロックデータリカバリ回路。
前記制御回路は、前記第１のモード時に、前記所定の基準クロック信号の周波数を表わす特性を検出し、前記第２のモード時に、前記クロック信号の周波数を表わす特性を検出し、両者が異なる場合に、前記調整回路に前記データ信号と前記クロック信号との位相比較を行なわせる、請求項１記載のクロックデータリカバリ回路。
前記調整回路は、
入力された制御電圧に応じて発振動作が制御され、前記クロック信号を生成して出力する電圧制御発振回路と、
入力された信号を平滑化して前記制御電圧を生成し前記電圧制御発振回路に出力する平滑回路と、
誤差パルス信号に応じて前記平滑回路に出力する電圧を上昇または下降させるチャージポンプ回路と、
入力される前記データ信号または前記基準クロック信号との周波数位相比較を行ない、前記比較結果に応じたデューティの誤差パルスを前記チャージポンプ回路に出力する周波数位相比較回路とを含む、請求項２記載のクロックデータリカバリ回路。
前記制御回路は、
前記第１のモード時に、前記基準クロック信号を受けて、所定の分周比で分周する第１の分周器と、
前記第１のモード時に、内部基準クロックに従って、前記第１の分周器から出力される信号の周波数をカウントする第１のカウンタを含み、前記第１のカウンタでカウントされた周波数をモードが変化しても保持し続ける検出保持部と、
前記第２のモード時に、前記クロック信号を受けて、所定の分周比で分周する第２の分周器と、
前記第２のモード時に、前記内部基準クロックに従って、前記第２の分周器から出力される信号の周波数をカウントする第２のカウンタと、
前記第２のモード時に、前記検出保持部で保持された周波数と前記第２のカウンタの周波数とを比較して、相違する場合に、前記調整回路に前記データ信号と前記クロック信号との位相比較を行なわせる信号を出力する比較制御回路とを含む、請求項３記載のクロックデータリカバリ回路。
前記第１の分周器は、前記第２のモード時に、前記データ信号を受けて、前記所定の分周比で分周し、
前記第１のカウンタは、前記第２のモード時に、前記第１の分周器から出力される信号の周波数をカウントし、
前記検出保持部は、さらに、
前記第１のモード時に、前記第１のカウンタでカウントされた周波数で保持する値を更新し、前記第２のモードでは、保持する値を変更しないラッチを備え、
前記比較制御回路は、前記第２のモード時に、前記ラッチで記憶された周波数と前記第２のカウンタの周波数とを比較し、
前記第１のカウンタは、前記第２のモード時に、カウントした周波数が「０」のときに、前記周波数位相比較回路の動作を停止させる、請求項４記載のクロックデータリカバリ回路。
前記クロックデータリカバリ回路は、さらに、
前記第２のモードの実行中において、前記データ信号が所定の信号レベルへ変化したことを検出したときに、前記調整回路に前記データ信号と前記クロック信号との位相比較を行なわせるエッジ検出回路を備える、請求項１記載のクロックデータリカバリ回路。