JP2007006121A - クロック発生回路及びクロック発生方法 - Google Patents
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Abstract
【課題】スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を高速に行い、かつ、コンパクトな回路で構成するクロック発生回路及びクロック発生方法を提供する。
【解決手段】スペクトラム拡散クロック発生回路１は、参照クロック信号ＣＬＫＳと内部クロック信号ＣＬＫＮの位相差を比較し、比較結果に応じた制御電流ＩＣ１を出力する位相比較部１０、出力クロック信号ＣＬＫＯを生成するクロック生成部２０、制御電流ＩＣ３を出力する位相差信号変調部３０及び制御電流ＩＣ３に応じて出力クロックを遅延させ、内部クロック信号ＣＬＫＮを出力する遅延部４０と、を備えている。
【選択図】図１
【解決手段】スペクトラム拡散クロック発生回路１は、参照クロック信号ＣＬＫＳと内部クロック信号ＣＬＫＮの位相差を比較し、比較結果に応じた制御電流ＩＣ１を出力する位相比較部１０、出力クロック信号ＣＬＫＯを生成するクロック生成部２０、制御電流ＩＣ３を出力する位相差信号変調部３０及び制御電流ＩＣ３に応じて出力クロックを遅延させ、内部クロック信号ＣＬＫＮを出力する遅延部４０と、を備えている。
【選択図】図１
Description
本発明はクロック発生回路にかかり、特に、参照クロック及び出力クロック信号の位相差を高精度に制御してスペクトラム拡散のための周波数変調を行うクロック発生回路及びその制御方法に関する。
近年、ＥＭＩ（Ｅｒｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁障害）ノイズを軽減するスペクトラム拡散クロック発生器（Ｓｐｅｃｔｏｒａｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ：以下、ＳＳＣＧとも言う）が注目を集めている。ＳＳＣＧは、ＰＬＬ回路を備え、出力クロック信号について、参照クロックに対する周波数ロックを行うと共に周波数変調することで、出力クロック信号の周波数スペクトラムを拡散する。
ＳＳＣＧを利用すると、効率よくＥＭＩノイズ対策することができるため、これまでＳＳＣＧの利用が困難とされる装置に対しても、ＳＳＣＧの利用が可能にすることへの要望が高まっている。
一例として、クロック信号に同期して２つのフリップフロップ間のデータ転送を行う同期式インターフェースに対してＳＳＣＧを利用する場合について考える。この場合について、出力側のフリップフロップのクロック端にシステムクロック信号（ＳＳＣＧにおける参照クロック信号）が接続され、入力側のフリップフロップのクロック端にＳＳＣＧの出力クロック信号が接続されると想定する。ＳＳＣＧの周波数変調により、システムクロック信号及びＳＳＣＧの出力クロック信号の位相差は時々刻々と変動する。しかるに、この位相差が一周期以上になると、出力側フリップフロップから出力されたデータが、入力側フリップフロップに取り込まれない事態が生じる。従って、このように、同期式インターフェースにＳＳＣＧを利用する場合には、各クロック信号の位相差が、システムクロック信号の一周期の長さを超えないように、ＳＳＣＧの周波数変調が制御されなければならない。すなわち、ＳＳＣＧに対して、参照クロック及び出力クロック信号の位相差を高精度に周波数変調を制御することが要求されることとなる。
このような要求に応じるものとして、特許文献１に示すクロック発生回路が提案されている。特許文献１のクロック発生回路は、図１１に示すように、発振クロック信号（以後、出力クロック信号とも言う）を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延素子と、複数の遅延クロック信号のうち１つを選択して内部クロックを出力する選択回路とを備えている。選択回路において、遅延クロック信号が切り替えられてことにより、スペクトラム拡散のための周波数変調が行われる。
また、このクロック発生回路では、遅延素子における遅延時間の変動範囲が、出力クロック信号の一周期内に収まるように制御されている。このため、参照クロック信号及び出力クロック信号の位相差を高精度に制御して周波数変調することができる。
特開２００５−２００８３号公報（図１）
また、このクロック発生回路では、遅延素子における遅延時間の変動範囲が、出力クロック信号の一周期内に収まるように制御されている。このため、参照クロック信号及び出力クロック信号の位相差を高精度に制御して周波数変調することができる。
しかるに、特許文献１のクロック発生回路では、出力クロック信号に基づいて、遅延素子の遅延時間を調整している。すなわち、遅延素子において出力クロック信号の一周期分に相当する長さの遅延時間を発生させて、この遅延時間及び出力クロック信号の一周期の時間を比較し、その結果に応じて遅延時間を調整している。特許文献１のクロック発生回路では、その比較にＤＬＬ（遅延ロックループ）を利用しているため、回路が複雑になり、ひいては、回路規模が大きくなることとなる。
また、ＤＬＬによるフィードバック制御により、遅延素子における遅延時間の変動範囲を調整しているため、出力クロック信号の周波数変動に対する応答の遅延が生じる。例えば、選択回路において、最大に遅延する遅延クロック信号が選択される場合、つまり、遅延時間が出力クロック信号の一周期の長さを有する遅延クロック信号が選択される場合を想定する。この場合には、出力クロック信号の周期が短くなる方向の変動が生じると、このときからＤＬＬが応答するまでの期間において、遅延クロックの遅延時間が、出力クロックの一周期を上回ることになる。前述した同期式インターフェースに特許文献１のクロック発生回路が利用される場合には、データ送信を確実に行えない虞が生じるため問題である。
本発明は、前記背景技術の課題の少なくとも一つを解決するためになされたものであり、スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を高速に行い、かつ、コンパクトな回路で構成するクロック発生回路及びクロック発生方法を提供することを目的とする。
前記目的を達成するための発明にかかる解決手段は、参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力する位相比較部と、前記位相差信号に応じて、出力クロックを生成するクロック生成部と、前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力する位相差信号変調部と、前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力する遅延部と、を備えるクロック発生回路である。
本発明のクロック発生回路では、位相差信号に基づき、出力クロック信号を遅延させている。従って、出力クロック信号の周期の変動を検知する場合に比して、出力クロック信号の周波数及び周期の変動をより早い時期に検知することができ、出力クロック信号の周波数変動に対する遅延部への反映を高速に行うことができる。すなわち、出力クロック信号の周波数の変動をフィードバックする背景技術の場合に比して、遅延時間の影響を軽減することができる。
このため、各クロック信号の位相差の精度が要求される前述の同期式インターフェースに、本発明のクロック発生回路を利用することにより、データ送信をより確実に行うことができる。
このため、各クロック信号の位相差の精度が要求される前述の同期式インターフェースに、本発明のクロック発生回路を利用することにより、データ送信をより確実に行うことができる。
また、本発明では、位相差信号に基づく位相差変調信号に応じて遅延時間を調整する簡易な回路で遅延部を構成することができる。このため、出力クロック信号の周期の変動を検知する場合に比して、小規模な回路でクロック発生回路を構成することができる。
本発明を適用することにより、スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を高速に行い、かつ、コンパクトな回路で構成するクロック発生回路及びクロック発生方法を提供することができる。
以下、本発明の実施にかかる半導体装置について具体化した一例である実施形態を図１〜図１０を参照しつつ詳細に説明する。
図１は、スペクトラム拡散クロック発生回路１の実施形態を示す回路ブロック図である。このスペクトラム拡散クロック発生回路１は、位相比較部１０と、クロック生成部２０と、位相差信号変調部３０と、遅延部４０と、変調信号制御部５０と、帰還分周部６０と、入力分周部７０とを含んでいる。このうち帰還分周部６０は、内部クロック信号ＣＬＫＮを１０分周して、分周内部クロック信号ＣＬＫＭを出力する。
このうち位相比較部１０と、クロック生成部２０と、遅延部４０と、帰還分周部６０とは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を構成し、参照クロック信号ＣＬＫＳ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるように制御される。
このうち位相比較部１０と、クロック生成部２０と、遅延部４０と、帰還分周部６０とは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を構成し、参照クロック信号ＣＬＫＳ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるように制御される。
位相比較部１０は、位相比較器１１と、チャージポンプ１２と、ループフィルタ１３と、Ｖ／Ｉ変換器１４とを含んでいる。
入力分周部７０は、入力クロック信号ＣＬＫＲを１０分周して、参照クロック信号ＣＬＫＳを出力する。
位相比較器１１は、参照クロック信号ＣＬＫＳ及び分周内部クロック信号ＣＬＫＭの立ち上りエッジの時間差を検出し、検出結果に応じたパルス幅の位相差信号ＵＰ，ＤＮを出力する。すなわち、参照クロック信号ＣＬＫＳよりも分周内部クロック信号ＣＬＫＭの立ち上りエッジが遅れる場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＵＰを出力する。また、この逆の場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＤＮを出力する。
チャージポンプ１２は、位相差信号ＵＰ，ＤＮに応じ、ループフィルタ１３に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。
ループフィルタ１３は、チャージポンプ１２が出力する位相差電流ＩＰを積分して制御電圧ＶＣを出力する。
Ｖ／Ｉ変換器１４は、制御電圧ＶＣに応じた制御電流ＩＣ１，ＩＣ２を出力する。なお、これらの制御電流ＩＣ１，ＩＣ２の電流値はいずれも同じ電流値にされている。
入力分周部７０は、入力クロック信号ＣＬＫＲを１０分周して、参照クロック信号ＣＬＫＳを出力する。
位相比較器１１は、参照クロック信号ＣＬＫＳ及び分周内部クロック信号ＣＬＫＭの立ち上りエッジの時間差を検出し、検出結果に応じたパルス幅の位相差信号ＵＰ，ＤＮを出力する。すなわち、参照クロック信号ＣＬＫＳよりも分周内部クロック信号ＣＬＫＭの立ち上りエッジが遅れる場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＵＰを出力する。また、この逆の場合には、各立ち上りエッジの時間差に応じたパルス幅で位相差信号ＤＮを出力する。
チャージポンプ１２は、位相差信号ＵＰ，ＤＮに応じ、ループフィルタ１３に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。
ループフィルタ１３は、チャージポンプ１２が出力する位相差電流ＩＰを積分して制御電圧ＶＣを出力する。
Ｖ／Ｉ変換器１４は、制御電圧ＶＣに応じた制御電流ＩＣ１，ＩＣ２を出力する。なお、これらの制御電流ＩＣ１，ＩＣ２の電流値はいずれも同じ電流値にされている。
クロック生成部２０は、Ｖ／Ｉ変換器１４からの制御電流ＩＣ１に応じた周波数の出力クロック信号ＣＬＫＯを生成する。
図２は、クロック生成部２０の回路図である。クロック生成部２０は、第１バイアス電圧生成部２１と、リングオシレータ部２２とを含んでいる。
図２は、クロック生成部２０の回路図である。クロック生成部２０は、第１バイアス電圧生成部２１と、リングオシレータ部２２とを含んでいる。
第１バイアス電圧生成部２１は、Ｎ型トランジスタＴＮ２１１,ＴＮ２１２及びＰ型トランジスタＴＰ２１１を備えている。Ｎ型トランジスタＴＮ２１１は、ドレイン電極がＩＣ制御電流ＩＣ１及びゲート電極に接続され、ソース電極が接地電位に接続されている。また、Ｎ型トランジスタＴＮ２１２は、ゲート電極がＮ型トランジスタＴＮ２１１のゲート電極に接続され、ソース電極が接地電位に接続され、ドレイン電極がＰ型トランジスタのドレイン電極に接続されている。また、Ｐ型トランジスタＴＰ２１１のドレイン電極及びゲート電極は互いに接続され、ソース電極は、電源電位に接続されている。
なお、Ｎ型トランジスタＴＮ２１１,ＴＮ２１２はカレントミラー回路を構成し、Ｎ型トランジスタＴＮ２１２及びＰ型トランジスタＴＰ２１１には、Ｎ型トランジスタＴＮ２１１に流れる電流、すなわち、制御電流ＩＣ１と同じ大きさの電流が流れることになる。
また、Ｎ型トランジスタＴＮ２１１及びＰ型トランジスタＴＰ２１１は、ドレイン電流に対し発生するドレイン電圧の絶対値が略同等となるようにされている。上述したカレントミラー回路により、Ｎ型トランジスタＴＮ２１１及びＰ型トランジスタＴＰ２１１には絶対値が略同等のドレイン電圧が発生する。
従って、第１バイアス電圧生成部２１が出力する第１バイアス電圧Ｖ２１Ｍ，Ｖ２１Ｐは、Ｎ型トランジスタＴＮ２１１のドレイン電圧がＶＢ１［Ｖ］である場合には、第１バイアス電圧Ｖ２１Ｍ＝ＶＢ１［Ｖ］、Ｖ２１Ｐ＝電源電圧ＶＤＤ−ＶＢ１［Ｖ］となる。
また、Ｎ型トランジスタＴＮ２１１及びＰ型トランジスタＴＰ２１１は、ドレイン電流に対し発生するドレイン電圧の絶対値が略同等となるようにされている。上述したカレントミラー回路により、Ｎ型トランジスタＴＮ２１１及びＰ型トランジスタＴＰ２１１には絶対値が略同等のドレイン電圧が発生する。
従って、第１バイアス電圧生成部２１が出力する第１バイアス電圧Ｖ２１Ｍ，Ｖ２１Ｐは、Ｎ型トランジスタＴＮ２１１のドレイン電圧がＶＢ１［Ｖ］である場合には、第１バイアス電圧Ｖ２１Ｍ＝ＶＢ１［Ｖ］、Ｖ２１Ｐ＝電源電圧ＶＤＤ−ＶＢ１［Ｖ］となる。
ついで、リングオシレータ部２２は、第１遅延素子ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃを含んでいる。リングオシレータ部２２では、第１遅延素子ＤＬＹ２２Ａの出力は、第１遅延素子ＤＬＹ２２Ｂの入力に接続され、第１遅延素子ＤＬＹ２２Ｂの出力は、第１遅延素子ＤＬＹ２２Ｃの入力に接続され、第１遅延素子ＤＬＹ２２Ｃの出力は、第１遅延素子ＤＬＹ２２Ａの入力に接続されると共に、出力クロック信号ＣＬＫＯとして外部に接続されている。このように、第１遅延素子ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃによるリングオシレータが構成されているため、出力クロック信号ＣＬＫＯには、第１遅延素子ＤＬＹ２２Ａから第１遅延素子ＤＬＹ２２Ｃまでの遅延時間を半周期の時間とするクロック信号が出力される。
また、第１遅延素子ＤＬＹ２２Ａは、トランファゲートＴＧ２２Ａと、入力にトランファゲートＴＧ２２Ａの出力が接続されるインバータＩＮＶ２２Ａと、を含んでいる。第１遅延素子ＤＬＹ２２Ｂ，ＤＬＹ２２Ｃも、第１遅延素子ＤＬＹ２２Ａに同様の構成で、トランスファゲートＴＧ２２Ｂ，ＴＧ２２Ｃ及びインバータＩＮＶ２２Ｂ，ＩＮＶ２２Ｃを含んでいる。
また、それぞれのトランスファゲートＴＧ２２Ａ〜ＴＧ２２Ｃは、いずれも、一方のゲート電極に第１バイアス電圧Ｖ２１Ｍが印加され、他方のゲート電極に第１バイアス電圧Ｖ２１Ｐが印加されている。
以上の構成により、クロック生成部２０では、制御電流ＩＣ１の電流値に応じて、第１バイアス電圧Ｖ２１Ｍ，Ｖ２１Ｐの電圧値が決定され、さらに、トランスファゲートＴＧ２２Ａ〜ＴＧ２２Ｃの遅延時間が決定される。すなわち、制御電流ＩＣ１の電流値に応じて、出力クロック信号ＣＬＫＯの周期及び周波数が決定されることになる。
また、それぞれのトランスファゲートＴＧ２２Ａ〜ＴＧ２２Ｃは、いずれも、一方のゲート電極に第１バイアス電圧Ｖ２１Ｍが印加され、他方のゲート電極に第１バイアス電圧Ｖ２１Ｐが印加されている。
以上の構成により、クロック生成部２０では、制御電流ＩＣ１の電流値に応じて、第１バイアス電圧Ｖ２１Ｍ，Ｖ２１Ｐの電圧値が決定され、さらに、トランスファゲートＴＧ２２Ａ〜ＴＧ２２Ｃの遅延時間が決定される。すなわち、制御電流ＩＣ１の電流値に応じて、出力クロック信号ＣＬＫＯの周期及び周波数が決定されることになる。
図３は、位相差信号変調部３０の回路構成を示す回路図である。位相差信号変調部３０は、第２バイアス電圧生成部３１と、電流出力部３２とを含んでいる。このうち第２バイアス電圧生成部３１は、Ｎ型トランジスタＴＮ３１１，ＴＮ３１２及びＰ型トランジスタＴＰ３１１を含み、第１バイアス電圧生成部２１と同様にカレントミラー回路が構成されている。このため、Ｐ型トランジスタＴＰ３１１において、Ｎ型トランジスタＴＮ３１１に流れる制御電流ＩＣ２と同値のドレイン電流が流れることになり、このドレイン電流に応じた第２バイアス電圧ＶＢ２がドレイン電極から出力される。また、第１バイアス電圧生成部２１及び第２バイアス電圧生成部３１について、対応する各部分のトランジスタのトランジスタサイズはそれぞれ同等にされている。
電流出力部３２は、Ｐ型トランジスタＴＰ３２１〜ＴＰ３２７と、スイッチＳＷ３２１〜ＳＷ３２７とを含んでいる。Ｐ型トランジスタＴＰ３２１〜ＴＰ３２７は、それぞれのゲート電極がＰ型トランジスタＴＰ３１１のドレイン電極に接続され、それぞれのゲート電極には、第２バイアス電圧ＶＢ２が印加される。また、Ｐ型トランジスタＴＰ３２１は、ソース電極が電源電圧ＶＤＤに接続され、ドレイン電極がスイッチＳＷ３２１を介して、出力端子Ｏ３０に接続されている。さらに、Ｐ型トランジスタＴＰ３２２〜ＴＰ３２７及びスイッチＳＷ３２２〜ＳＷ３２７についても、Ｐ型トランジスタＴＰ３２１及びスイッチＳＷ３２１と同様に接続されている。すなわち、それぞれのソース電極は、電源電圧ＶＤＤに接続され、それぞれのドレイン電極は、スイッチＳＷ３２２〜ＳＷ３２７のうちいずれかを介して、出力端子Ｏ３０に接続されている。また、本実施形態では、スイッチＳＷ３２１〜ＳＷ３２７は、変調信号ＭＯＤに応じて、それぞれの導通制御が排他的になされる。
次いで、位相差信号変調部３０について、入力される制御電流ＩＣ２及び出力する制御電流ＩＣ３の関係について説明する。後述するように、位相差信号変調部３０が遅延部４０（図４参照）に接続されると、出力端子Ｏ３０は、遅延部４０の第３バイアス電圧生成部４１のＮ型トランジスタＴＮ４１１を介して、接地電位ＧＮＤに接続される。
ここで、説明のため、スイッチＳＷ３２１のみが導通する場合を想定する。Ｐ型トランジスタＴＰ３２１のドレイン電流が出力端子Ｏ３０を介して接地電位ＧＮＤに流れることになる。Ｐ型トランジスタＴＰ３２１及びＰ型トランジスタＴＰ３１１について、それぞれのゲート電極には、第２バイアス電圧ＶＢ２が印加されているため、それぞれのドレイン電流の電流比は、それぞれのトランジスタサイズ比に等しくなる。すなわち、この場合に出力される制御電流ＩＣ３の電流値は、制御電流ＩＣ２×（Ｐ型トランジスタＴＰ３２１のトランジスタサイズ／Ｐ型トランジスタＴＰ３１１のトランジスタサイズ）の関係となる。
なお、本実施形態では、Ｐ型トランジスタＴＰ３１１のトランジスタサイズを１とする場合の、Ｐ型トランジスタＴＰ３２１〜ＴＰ３２７のトランジスタサイズ比は以下のように設定される。
Ｐ型トランジスタＴＰ３２１のトランジスタサイズ比＝１
Ｐ型トランジスタＴＰ３２２のトランジスタサイズ比＝２０／１９
Ｐ型トランジスタＴＰ３２３のトランジスタサイズ比＝２０／１７
Ｐ型トランジスタＴＰ３２４のトランジスタサイズ比＝２０／１４
Ｐ型トランジスタＴＰ３２５のトランジスタサイズ比＝２
Ｐ型トランジスタＴＰ３２６のトランジスタサイズ比＝３
Ｐ型トランジスタＴＰ３２７のトランジスタサイズ比＝４
Ｐ型トランジスタＴＰ３２８のトランジスタサイズ比＝５
また、変調信号ＭＯＤは１〜７の範囲の値を取る。まず、変調信号ＭＯＤ＝１の場合にはスイッチＳＷ３２１が導通し、変調信号ＭＯＤ＝２の場合にはスイッチＳＷ３２２が導通する。以下、これらと同様に、変調信号ＭＯＤ＝３〜７の場合には、スイッチＳＷ３２３〜ＳＷ３２７がそれぞれ導通する。従って、変調信号ＭＯＤ＝１〜８の場合に、制御電流ＩＣ３の電流値は、制御電流ＩＣ２、制御電流ＩＣ２×２０／１９、制御電流ＩＣ２×２０／１７、制御電流ＩＣ２×２０／１４、制御電流ＩＣ２×２、制御電流ＩＣ２×３、制御電流ＩＣ２×４、制御電流ＩＣ２×５の値を取る。
以上のように、位相差信号変調部３０では、変調信号ＭＯＤに応じて、制御電流ＩＣ２に対する変調がなされ、制御電流ＩＣ３が出力されることとなる。
Ｐ型トランジスタＴＰ３２１のトランジスタサイズ比＝１
Ｐ型トランジスタＴＰ３２２のトランジスタサイズ比＝２０／１９
Ｐ型トランジスタＴＰ３２３のトランジスタサイズ比＝２０／１７
Ｐ型トランジスタＴＰ３２４のトランジスタサイズ比＝２０／１４
Ｐ型トランジスタＴＰ３２５のトランジスタサイズ比＝２
Ｐ型トランジスタＴＰ３２６のトランジスタサイズ比＝３
Ｐ型トランジスタＴＰ３２７のトランジスタサイズ比＝４
Ｐ型トランジスタＴＰ３２８のトランジスタサイズ比＝５
また、変調信号ＭＯＤは１〜７の範囲の値を取る。まず、変調信号ＭＯＤ＝１の場合にはスイッチＳＷ３２１が導通し、変調信号ＭＯＤ＝２の場合にはスイッチＳＷ３２２が導通する。以下、これらと同様に、変調信号ＭＯＤ＝３〜７の場合には、スイッチＳＷ３２３〜ＳＷ３２７がそれぞれ導通する。従って、変調信号ＭＯＤ＝１〜８の場合に、制御電流ＩＣ３の電流値は、制御電流ＩＣ２、制御電流ＩＣ２×２０／１９、制御電流ＩＣ２×２０／１７、制御電流ＩＣ２×２０／１４、制御電流ＩＣ２×２、制御電流ＩＣ２×３、制御電流ＩＣ２×４、制御電流ＩＣ２×５の値を取る。
以上のように、位相差信号変調部３０では、変調信号ＭＯＤに応じて、制御電流ＩＣ２に対する変調がなされ、制御電流ＩＣ３が出力されることとなる。
なお、本実施形態では、排他的なスイッチの導通制御の例を示したが、複数のスイッチを同時に導通する制御を行うことも可能である。この場合には、導通するスイッチに接続されるＰ型トランジスタから流れるドレイン電流の全ての合計値が、制御電流ＩＣ３の電流値となる。例えば、Ｐ型トランジスタのトランジスタ比をいずれも１に設定すれば、導通するスイッチの数に応じて、制御電流ＩＣ３の電流値を、制御電流ＩＣ２の等倍、２倍、３倍、４倍に変化させることができる。また、Ｐ型トランジスタのトランジスタ比について、バイナリによる重み付けをしてもよい。この場合には、制御電流ＩＣ３をより広い範囲にすることができる。
図４は、遅延部４０の構成を示す回路図である。制御電流ＩＣ３に応じて、出力クロック信号ＣＬＫＯを遅延させ、内部クロック信号ＣＬＫＮを出力する遅延部４０は、第３バイアス電圧生成部４１と、遅延生成部４２とを含んでいる。このうち第３バイアス電圧生成部４１は、Ｎ型トランジスタＴＮ４１１，ＴＮ４１２及びＰ型トランジスタＴＰ４１１を含み、第１バイアス電圧生成部２１と同様にカレントミラー回路が構成されている。このため、Ｐ型トランジスタＴＰ４１１において、Ｎ型トランジスタＴＮ４１１に流れる制御電流ＩＣ３と同値のドレイン電流が流れることになり、このドレイン電流に応じた第３バイアス電圧ＶＢ３がドレイン電極から出力される。また、第１バイアス電圧生成部２１及び第３バイアス電圧生成部４１について、対応する各部分のトランジスタはそれぞれ同一の素子で構成されている。
また、遅延生成部４２は、６組の第２遅延素子ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆを含んでいる。第２遅延素子ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆは直列に接続され、入力端子ＣＫＩ及び出力端子ＣＫＯの間に挿入されている。このうちの一つである第２遅延素子ＤＬＹ４２Ａは、トランスファゲートＴＧ４２Ａと、トランスファゲートＴＧ４２Ａに接続するインバータＩＮＶ４２Ａとを含んでいる。また、他の第２遅延素子ＤＬＹ４２Ｂ〜Ｆも、トランスファゲートＴＧ４２Ｂ〜ＴＧ４２Ｆ及びＩＮＶ４２Ｂ〜ＩＮＶ４２Ｆを含み、第２遅延素子ＤＬＹ４２Ａと同様に接続されている。
また、それぞれのトランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆは、いずれも、一方のゲート電極に第３バイアス電圧Ｖ４１Ｍが印加され、他方のゲート電極に第３バイアス電圧Ｖ４１Ｐが印加されている。
以上の構成により、遅延部４０では、制御電流ＩＣ３の電流値に応じて、第３バイアス電圧Ｖ４１Ｍ，Ｖ４１Ｐの電圧値が決定され、さらに、トランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆの遅延時間が決定される。
ところで、制御電流ＩＣ３の電流値が大きくなる方向に変化する場合を考える。この場合には、第３バイアス電圧Ｖ４１Ｍが接地電位ＧＮＤ方向に、第３バイアス電圧Ｖ４１Ｐが電源電圧ＶＤＤの方向に変化し、トランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆについて、インピーダンスが下がる方向に直線的に変化するため、遅延時間が小さくなる。従って、制御電流ＩＣ３に反比例して、遅延部４０の遅延時間は無段階に変化することとなる。
また、それぞれのトランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆは、いずれも、一方のゲート電極に第３バイアス電圧Ｖ４１Ｍが印加され、他方のゲート電極に第３バイアス電圧Ｖ４１Ｐが印加されている。
以上の構成により、遅延部４０では、制御電流ＩＣ３の電流値に応じて、第３バイアス電圧Ｖ４１Ｍ，Ｖ４１Ｐの電圧値が決定され、さらに、トランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆの遅延時間が決定される。
ところで、制御電流ＩＣ３の電流値が大きくなる方向に変化する場合を考える。この場合には、第３バイアス電圧Ｖ４１Ｍが接地電位ＧＮＤ方向に、第３バイアス電圧Ｖ４１Ｐが電源電圧ＶＤＤの方向に変化し、トランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆについて、インピーダンスが下がる方向に直線的に変化するため、遅延時間が小さくなる。従って、制御電流ＩＣ３に反比例して、遅延部４０の遅延時間は無段階に変化することとなる。
なお、特許文献１のクロック発生回路のように、複数の遅延クロック信号のうち１つを選択切り換えして遅延クロック信号を変化させる場合には、例えば、切り換え前の遅延クロック信号の変化エッジが発生するタイミングと、切り換え後の遅延クロック信号の変化エッジが発生するタイミングとの中間のタイミングで切り替えが生じると、それぞれの変化エッジが出力されることになる。すなわち、切り換えの前後でハザードが発生する虞が生じる。
本実施形態のスペクトラム拡散クロック発生回路１では、遅延部４０の遅延時間が無段階に変化する。このため、遅延クロック信号を変化する場合にハザードが生じない、信頼度の高いクロック信号を発生することができる。
なお、トランスファゲートＴＧ４２Ａ〜ＴＧ４２Ｆ及びクロック生成部２０のトランスファゲートＴＧ２２Ａ〜ＴＧ２２Ｃは、互いに同等の素子で構成される。また、インバータＩＮＶ４２Ａ〜ＩＮＶ４２Ｃ及びクロック生成部２０のインバータＩＮＶ２２Ａ〜ＩＮＶ２２Ｃも、互いに同等の素子で構成される。従って、位相差信号変調部３０において、制御電流ＩＣ２と同じ電流値で、制御電流ＩＣ３を出力する場合には、第１遅延素子ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃ及び第２遅延素子ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆは、それぞれ、同一の遅延時間を有することとなる。さらに、第２遅延素子ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆ及び第１遅延素子ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃの個数の比が２対１にされているため、遅延部４０の遅延時間は、出力クロック信号ＣＬＫＯの半周期の２倍、すなわち、出力クロック信号ＣＬＫＯの一周期と同等の長さの時間となる。
変調信号制御部５０は、ステップＳ１〜Ｓ１６のステップを有し、分周内部クロック信号ＣＬＫＭに応じたタイミングで、変調信号ＭＯＤを出力する（図７及び図８参照）。このうちステップＳ１〜ステップＳ８では、変調信号ＭＯＤの値は、１〜８がこの順（昇順）に出力される（図５参照）。また、ステップＳ９〜ステップＳ１６では、変調信号ＭＯＤの値は、８〜１がこの順（降順）に出力される（図６参照）。
なお、本実施形態のスペクトラム拡散クロック発生回路１では、制御電流ＩＣ２に基づき、出力クロック信号ＣＬＫＯを遅延させている。従って、出力クロック信号ＣＬＫＯの周期Ｔの変動を検知する場合に比して、出力クロック信号ＣＬＫＯの周期Ｔの変動をより早い時期に検知することができ、出力クロック信号ＣＬＫＯの周波数変動に対する遅延部４０への反映を高速に行うことができる。すなわち、出力クロック信号ＣＬＫＯの周波数の変動をフィードバックする背景技術の場合に比して、遅延時間の影響を軽減することができる。
このため、各クロック信号の位相差の精度が要求される同期式インターフェースなどに、スペクトラム拡散クロック発生回路１を利用することにより、データ送信をより確実に行うことができる。
このため、各クロック信号の位相差の精度が要求される同期式インターフェースなどに、スペクトラム拡散クロック発生回路１を利用することにより、データ送信をより確実に行うことができる。
また、スペクトラム拡散クロック発生回路１では、制御電流ＩＣ２に基づく制御電流ＩＣ３に応じて遅延時間を調整する簡易な回路で遅延部４０を構成することができる。このため、出力クロック信号ＣＬＫＯの周波数の変動をフィードバックする背景技術の場合に比して、小規模な回路で構成することができる。
さらに、本実施形態のスペクトラム拡散クロック発生回路１では、クロック生成部２０及び遅延部４０は、いずれも同一の遅延素子を含んでいる。このため、位相差信号、周囲温度などの環境、プロセス条件などの環境が変化する場合であっても、これらは同一の特性で変化するため、遅延部４０の遅延時間及び出力クロック信号ＣＬＫＯの周期Ｔの関係を一定に保つことができる。
また、本実施形態のスペクトラム拡散クロック発生回路１では、位相差信号及び位相差変調信号について、電流の大きさが変化する制御電流ＩＣ１，ＩＣ２，ＩＣ３を利用している。従って、信号の伝送路を低インピーダンスにすることができ、電圧性ノイズに対する耐性を高くすることが出来る。
さらに、本実施形態のスペクトラム拡散クロック発生回路１では、分周内部クロック信号ＣＬＫＭに応じたタイミングで、制御電流ＩＣ３を出力している。このため、簡易な回路で変調信号を出力するタイミングを生成することができる。
次いで、スペクトラム拡散クロック発生回路１の動作について、図５〜図１０を参照して説明する。
スペクトラム拡散クロック発生回路１は、ステップＳ１〜ステップＳ１６において、遅延部４０の遅延時間を変化させてＰＬＬにフィードバックし、出力クロック信号ＣＬＫＯに対するスペクトラム拡散を行っている。
スペクトラム拡散クロック発生回路１は、ステップＳ１〜ステップＳ１６において、遅延部４０の遅延時間を変化させてＰＬＬにフィードバックし、出力クロック信号ＣＬＫＯに対するスペクトラム拡散を行っている。
図５は、ステップＳ１〜ステップＳ８における出力クロック信号ＣＬＫＯ及び内部クロック信号ＣＬＫＮの関係を示す波形図であり、図６は、ステップＳ９〜ステップＳ１６における出力クロック信号ＣＬＫＯ及び内部クロック信号ＣＬＫＮの関係を示す波形図である
まず、ステップＳ１において、変調信号ＭＯＤ＝１が位相差信号変調部３０に入力される。前述の通り、変調信号ＭＯＤ＝１の場合には、位相差信号変調部３０から出力される制御電流ＩＣ３の値は制御電流ＩＣ２と同じ値になる。遅延部４０に、制御電流ＩＣ２と同じ値の電流が入力されると、遅延部４０の遅延時間は、出力クロック信号ＣＬＫＯの周期Ｔと同等の長さの時間にされる。従って、出力クロック信号ＣＬＫＯ及び内部クロック信号ＣＬＫＮの間の位相差は０になる。
次いで、ステップＳ２において、変調信号ＭＯＤ＝２が位相差信号変調部３０に入力される。すると、制御電流ＩＣ３の値は、制御電流ＩＣ２×２０／１９となり、遅延部４０の遅延時間は制御電流ＩＣ３に反比例して変化するため、１９／２０×周期Ｔとなる。
以下、ステップＳ３〜Ｓ１６においても、ステップＳ２と同様に、変調信号ＭＯＤに応じて制御電流ＩＣ２が変調されて、制御電流ＩＣ３が出力され、この制御電流ＩＣ３に応じて、図５及び図６に示すように遅延部４０の遅延値が変化する。
まず、ステップＳ１において、変調信号ＭＯＤ＝１が位相差信号変調部３０に入力される。前述の通り、変調信号ＭＯＤ＝１の場合には、位相差信号変調部３０から出力される制御電流ＩＣ３の値は制御電流ＩＣ２と同じ値になる。遅延部４０に、制御電流ＩＣ２と同じ値の電流が入力されると、遅延部４０の遅延時間は、出力クロック信号ＣＬＫＯの周期Ｔと同等の長さの時間にされる。従って、出力クロック信号ＣＬＫＯ及び内部クロック信号ＣＬＫＮの間の位相差は０になる。
次いで、ステップＳ２において、変調信号ＭＯＤ＝２が位相差信号変調部３０に入力される。すると、制御電流ＩＣ３の値は、制御電流ＩＣ２×２０／１９となり、遅延部４０の遅延時間は制御電流ＩＣ３に反比例して変化するため、１９／２０×周期Ｔとなる。
以下、ステップＳ３〜Ｓ１６においても、ステップＳ２と同様に、変調信号ＭＯＤに応じて制御電流ＩＣ２が変調されて、制御電流ＩＣ３が出力され、この制御電流ＩＣ３に応じて、図５及び図６に示すように遅延部４０の遅延値が変化する。
次いで、図７及び図８を参照して各ステップにおける制御動作について説明する。
図７は、ステップＳ１〜ステップＳ８における、入力クロック信号ＣＬＫＲ、参照クロック信号ＣＬＫＳ、出力クロック信号ＣＬＫＯ、内部クロック信号ＣＬＫＮ、分周内部クロック信号ＣＬＫＭ及びステップ動作の制御動作を示す波形図である。このうち、参照クロック信号ＣＬＫＳは、入力クロック信号ＣＬＫＲを１０分周した信号であり、内部クロック信号ＣＬＫＮは、遅延部４０により、出力クロック信号ＣＬＫＯを遅延させた信号であり、分周内部クロック信号ＣＬＫＭは、内部クロック信号ＣＬＫＮを１０分周した信号である。また、それぞれのステップは、分周内部クロック信号ＣＬＫＭに応じたタイミングで切り替えられる。
ここで、ステップＳｎとあるのは、ステップＳ１〜ステップＳ８を一般化して表わしたものである（ｎ＝１〜８）。例えば、ｎ＝１とするとき、ステップＳ１を表わしている。また、カッコ内は、ステップＳｎのときに、変調信号ＭＯＤが取る値を示している。
図７は、ステップＳ１〜ステップＳ８における、入力クロック信号ＣＬＫＲ、参照クロック信号ＣＬＫＳ、出力クロック信号ＣＬＫＯ、内部クロック信号ＣＬＫＮ、分周内部クロック信号ＣＬＫＭ及びステップ動作の制御動作を示す波形図である。このうち、参照クロック信号ＣＬＫＳは、入力クロック信号ＣＬＫＲを１０分周した信号であり、内部クロック信号ＣＬＫＮは、遅延部４０により、出力クロック信号ＣＬＫＯを遅延させた信号であり、分周内部クロック信号ＣＬＫＭは、内部クロック信号ＣＬＫＮを１０分周した信号である。また、それぞれのステップは、分周内部クロック信号ＣＬＫＭに応じたタイミングで切り替えられる。
ここで、ステップＳｎとあるのは、ステップＳ１〜ステップＳ８を一般化して表わしたものである（ｎ＝１〜８）。例えば、ｎ＝１とするとき、ステップＳ１を表わしている。また、カッコ内は、ステップＳｎのときに、変調信号ＭＯＤが取る値を示している。
まず、タイミングＴＡにおいて、内部クロック信号ＣＬＫＮのレベルがローレベルからハイレベルに変化すると、分周内部クロック信号ＣＬＫＭがローレベルからハイレベルに変化し、ステップＳｎからステップＳｎ＋１に移行する。さらに、変調信号ＭＯＤの値がｎからｎ＋１に更新されるため、遅延部４０の遅延時間は小さくなる方向、すなわち、内部クロック信号ＣＬＫＮの位相を進ませる方向に変化する。
タイミングＴＢにおいて、変調信号ＭＯＤにより変調された制御電流ＩＣ３により、遅延部４０の遅延時間が変化する。これにより、内部クロック信号ＣＬＫＮの位相は進む方向に変化する。ただし、この時点では、この内部クロック信号ＣＬＫＮの位相変化は、分周内部クロック信号ＣＬＫＭ及び位相比較部１０に反映されていない。
タイミングＴＣにおいて、内部クロック信号ＣＬＫＮの位相の進む方向の変化が分周内部クロック信号ＣＬＫＭに反映され、ひいては位相比較部１０で位相差が検出される。参照クロック信号ＣＬＫＳに対する内部クロック信号ＣＬＫＮの位相の進みの検出により、出力クロック信号ＣＬＫＯの周波数は低周波数側に変化する。また、分周内部クロック信号ＣＬＫＭがローレベルからハイレベルに変化するため、ステップＳｎ＋１からステップＳｎ＋２に移行し、変調信号ＭＯＤの値がｎ＋１からｎ＋２に変化する。さらに、タイミングＴＤにおいて、タイミングＴＢの場合と同様に、変調信号ＭＯＤに応じて、遅延部４０の遅延時間が変化する。
図８は、ステップＳ９〜ステップＳ１６における、入力クロック信号ＣＬＫＲ、参照クロック信号ＣＬＫＳ、出力クロック信号ＣＬＫＯ、内部クロック信号ＣＬＫＮ、分周内部クロック信号ＣＬＫＭ及びステップ動作の制御動作を示す波形図である。それぞれのクロックの関係は図７と同様である。
タイミングＴＥにおいて、内部クロック信号ＣＬＫＮのレベルがローレベルからハイレベルに変化すると、分周内部クロック信号ＣＬＫＭがローレベルからハイレベルに変化し、ステップＳｎからステップＳｎ＋１に移行する。さらに、変調信号ＭＯＤの値はｍからｍ−１に更新されるため、遅延部４０の遅延時間は大きくなる方向、すなわち、内部クロック信号ＣＬＫＮの位相を遅らせる方向に変化する。
タイミングＴＦにおいて、変調信号ＭＯＤにより変調された制御電流ＩＣ３により、遅延部４０の遅延時間が変化する。これにより、内部クロック信号ＣＬＫＮの位相は遅れる方向に変化する。ただし、この時点では、この内部クロック信号ＣＬＫＮの位相変化は、分周内部クロック信号ＣＬＫＭ及び位相比較部１０に反映されていない。
タイミングＴＧにおいて、内部クロック信号ＣＬＫＮの位相の遅れる方向の変化が分周内部クロック信号ＣＬＫＭに反映され、ひいては位相比較部１０で位相差が検出される。参照クロック信号ＣＬＫＳに対する内部クロック信号ＣＬＫＮの位相の遅れの検出により、出力クロック信号ＣＬＫＯの周波数が高周波数側に変化する。また、分周内部クロック信号ＣＬＫＭがローレベルからハイレベルに変化するため、ステップＳｎ＋１からステップＳｎ＋２に移行し、変調信号ＭＯＤの値がｍ−１からｍ−２に変化する。さらに、タイミングＴＤにおいて、タイミングＴＢの場合と同様に、変調信号ＭＯＤに応じて、遅延部４０の遅延時間が変化する。
図８及び図９は、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの関係を示す波形図である。入力クロック信号ＣＬＫＲに対して、出力クロック信号ＣＬＫＯは、ＰＬＬ回路により位相差が０になる方向に周波数が調整される。従って、ステップごとに変化する遅延部４０の遅延時間の変化量がクロック生成部２０の発振周波数に反映される。
例えば、ステップＳ１からステップＳ２へ移行する場合には、図５に示されるように遅延時間の変化量は、１／２０×周期Ｔであるため、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの位相差は１／２０×周期Ｔとなる。ステップＳ３〜ステップＳ１６についても、図８及び図９に示すように、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの関係は、ステップＳ１からステップＳ２へ移行する場合と同様の関係になる。
例えば、ステップＳ１からステップＳ２へ移行する場合には、図５に示されるように遅延時間の変化量は、１／２０×周期Ｔであるため、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの位相差は１／２０×周期Ｔとなる。ステップＳ３〜ステップＳ１６についても、図８及び図９に示すように、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの関係は、ステップＳ１からステップＳ２へ移行する場合と同様の関係になる。
本実施形態のスペクトラム拡散クロック発生回路１では、変調信号ＭＯＤ＝１の場合に、遅延部４０は出力クロック信号ＣＬＫＯの周期Ｔの遅延時間を発生する。また、位相差信号変調部３０では、この場合が遅延時間の最大値である。このため、遅延部４０の遅延時間は、出力クロック信号ＣＬＫＯの周期Ｔを越えることがない。また、遅延時間の変化量も出力クロック信号ＣＬＫＯの周期Ｔを越えることがない。従って、入力クロック信号ＣＬＫＲ及び出力クロック信号ＣＬＫＯの位相差が出力クロック信号ＣＬＫＯの周期Ｔの範囲内で動作するスペクトラム拡散クロック発生回路１とすることができる。
なお、本実施形態において、スペクトラム拡散クロック発生回路１は、クロック発生回路の一例、制御電流ＩＣ１及び制御電流ＩＣ２は位相差信号の一例、制御電流ＩＣ３は位相差変調信号の一例をそれぞれ示している。
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
また、本実施形態では、ＭＯＳトランジスタ素子により構成されたスペクトラム拡散クロック発生回路を開示したが、バイポーラトランジスタ素子やガリウム砒素素子など、ＭＯＳトランジスタ素子と同様に機能する他の半導体素子を用いることも可能である。
また、本実施形態では、電流の大きさが変化する制御電流ＩＣ１，ＩＣ２，ＩＣ３を位相差信号及び位相差変調信号としていたが、Ａ／Ｄ変換器及びＤ／Ａ変換器を利用して、デジタル値を値とする位相差信号及び位相差変調信号とすることも可能である。
また、本実施形態では、ＭＯＳトランジスタ素子により構成されたスペクトラム拡散クロック発生回路を開示したが、バイポーラトランジスタ素子やガリウム砒素素子など、ＭＯＳトランジスタ素子と同様に機能する他の半導体素子を用いることも可能である。
また、本実施形態では、電流の大きさが変化する制御電流ＩＣ１，ＩＣ２，ＩＣ３を位相差信号及び位相差変調信号としていたが、Ａ／Ｄ変換器及びＤ／Ａ変換器を利用して、デジタル値を値とする位相差信号及び位相差変調信号とすることも可能である。
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力する位相比較部と、前記位相差信号に応じて、出力クロックを生成するクロック生成部と、前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力する位相差信号変調部と、前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力する遅延部と、を備えるクロック発生回路。
（付記２） 付記１に記載のクロック発生回路であって、前記遅延部は、前記出力クロックを遅延させる際の遅延時間が無段階に変化するクロック発生回路。
（付記３） 付記１に記載のクロック発生回路であって、前記遅延部は、前記出力クロック信号の遅延時間を生成するための、第１遅延素子を含み、前記クロック生成部は、前記出力クロック信号の半周期分の遅延時間を生成するための、第２遅延素子を含み、前記第１遅延素子及び前記第２遅延素子は、互いに同一のデバイス構造の素子で構成されるクロック発生回路。
（付記４） 付記３に記載のクロック発生回路であって、前記遅延部の遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調されるクロック発生回路。
（付記５） 付記３に記載のクロック発生回路であって、前記第２遅延素子は、一または複数の単位遅延素子で構成され、前記第１遅延素子は、前記第２遅延素子の２倍の前記単位遅延素子で構成され、前記位相差変調信号は、第１遅延素子のバイアス信号であり、前記第２遅延素子へのバイアス信号を最遅条件として生成されるクロック発生回路。
（付記６） 付記５に記載のクロック発生回路であって、前記単位遅延素子はトランスファゲートを含み、前記位相差信号または前記位相差変調信号に基づき、前記トランスファゲートへのバイアス電圧が変調されるクロック発生回路。
（付記７） 付記１に記載のクロック発生回路であって、前記位相比較部は、電流値が変化する前記位相差信号を出力し、前記クロック生成部は、入力される前記位相差信号の電流値に応じて、前記出力クロックを生成し、前記位相差信号変調部は、電流値が変化する位相差変調信号を出力し、前記遅延部は、入力される前記位相差変調信号の電流値に応じて、前記出力クロックの遅延時間が変化するクロック発生回路。
（付記８） 付記１に記載のクロック発生回路であって、前記位相比較部に入力される前記内部クロックまたは前記分周された内部クロックに応じたタイミングで、前記変調信号を出力する変調制御部を含むクロック発生回路。
（付記９） 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生方法であって、前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力するステップと、前記位相差信号に応じて、出力クロックを生成するステップと、前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力するステップと、前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力するステップと、を備えるクロック発生方法。
（付記１０） 付記９に記載のクロック発生方法であって、前記内部クロックを出力するステップは、前記出力クロックを遅延させる際の遅延時間が無段階に変化するクロック発生方法。
（付記１１） 付記９に記載のクロック発生方法であって、前記内部クロックを出力するステップの遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調されるクロック発生方法。
（付記１２） 付記９に記載のクロック発生方法であって、前記位相差信号を出力するステップは、前記比較結果に応じて電流値が変化する前記位相差信号を出力し、前記出力クロックを生成するステップは、入力される前記位相差信号の電流値に応じて、前記出力クロックを生成し、前記位相差変調信号を出力するステップは、前記変調信号に応じて、電流値が変化する位相差変調信号を出力し、前記内部クロックを出力するステップは、入力される前記位相差変調信号の電流値に応じて、前記出力クロックの遅延時間が変化するクロック発生方法。
（付記１３） 付記９に記載のクロック発生方法であって、前記位相差信号を出力するステップに入力される前記内部クロックまたは前記分周された内部クロックに応じたタイミングで、前記変調信号を出力するステップを含むクロック発生方法。
（付記１） 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力する位相比較部と、前記位相差信号に応じて、出力クロックを生成するクロック生成部と、前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力する位相差信号変調部と、前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力する遅延部と、を備えるクロック発生回路。
（付記２） 付記１に記載のクロック発生回路であって、前記遅延部は、前記出力クロックを遅延させる際の遅延時間が無段階に変化するクロック発生回路。
（付記３） 付記１に記載のクロック発生回路であって、前記遅延部は、前記出力クロック信号の遅延時間を生成するための、第１遅延素子を含み、前記クロック生成部は、前記出力クロック信号の半周期分の遅延時間を生成するための、第２遅延素子を含み、前記第１遅延素子及び前記第２遅延素子は、互いに同一のデバイス構造の素子で構成されるクロック発生回路。
（付記４） 付記３に記載のクロック発生回路であって、前記遅延部の遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調されるクロック発生回路。
（付記５） 付記３に記載のクロック発生回路であって、前記第２遅延素子は、一または複数の単位遅延素子で構成され、前記第１遅延素子は、前記第２遅延素子の２倍の前記単位遅延素子で構成され、前記位相差変調信号は、第１遅延素子のバイアス信号であり、前記第２遅延素子へのバイアス信号を最遅条件として生成されるクロック発生回路。
（付記６） 付記５に記載のクロック発生回路であって、前記単位遅延素子はトランスファゲートを含み、前記位相差信号または前記位相差変調信号に基づき、前記トランスファゲートへのバイアス電圧が変調されるクロック発生回路。
（付記７） 付記１に記載のクロック発生回路であって、前記位相比較部は、電流値が変化する前記位相差信号を出力し、前記クロック生成部は、入力される前記位相差信号の電流値に応じて、前記出力クロックを生成し、前記位相差信号変調部は、電流値が変化する位相差変調信号を出力し、前記遅延部は、入力される前記位相差変調信号の電流値に応じて、前記出力クロックの遅延時間が変化するクロック発生回路。
（付記８） 付記１に記載のクロック発生回路であって、前記位相比較部に入力される前記内部クロックまたは前記分周された内部クロックに応じたタイミングで、前記変調信号を出力する変調制御部を含むクロック発生回路。
（付記９） 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生方法であって、前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力するステップと、前記位相差信号に応じて、出力クロックを生成するステップと、前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力するステップと、前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力するステップと、を備えるクロック発生方法。
（付記１０） 付記９に記載のクロック発生方法であって、前記内部クロックを出力するステップは、前記出力クロックを遅延させる際の遅延時間が無段階に変化するクロック発生方法。
（付記１１） 付記９に記載のクロック発生方法であって、前記内部クロックを出力するステップの遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調されるクロック発生方法。
（付記１２） 付記９に記載のクロック発生方法であって、前記位相差信号を出力するステップは、前記比較結果に応じて電流値が変化する前記位相差信号を出力し、前記出力クロックを生成するステップは、入力される前記位相差信号の電流値に応じて、前記出力クロックを生成し、前記位相差変調信号を出力するステップは、前記変調信号に応じて、電流値が変化する位相差変調信号を出力し、前記内部クロックを出力するステップは、入力される前記位相差変調信号の電流値に応じて、前記出力クロックの遅延時間が変化するクロック発生方法。
（付記１３） 付記９に記載のクロック発生方法であって、前記位相差信号を出力するステップに入力される前記内部クロックまたは前記分周された内部クロックに応じたタイミングで、前記変調信号を出力するステップを含むクロック発生方法。
１ スペクトラム拡散クロック発生回路（クロック発生回路）
１０ 位相比較部
２０ クロック生成部
３０ 位相差信号変調部
４０ 遅延部
５０ 変調信号制御部
６０ 帰還分周部
７０ 入力分周部
ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃ 第１遅延素子
ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆ 第２遅延素子
ＩＣ１ 制御電流（位相差信号）
ＩＣ２ 制御電流（位相差信号）
ＩＣ３ 制御電流（位相差変調信号）
１０ 位相比較部
２０ クロック生成部
３０ 位相差信号変調部
４０ 遅延部
５０ 変調信号制御部
６０ 帰還分周部
７０ 入力分周部
ＤＬＹ２２Ａ〜ＤＬＹ２２Ｃ 第１遅延素子
ＤＬＹ４２Ａ〜ＤＬＹ４２Ｆ 第２遅延素子
ＩＣ１ 制御電流（位相差信号）
ＩＣ２ 制御電流（位相差信号）
ＩＣ３ 制御電流（位相差変調信号）
Claims (10)
- 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生回路であって、
前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力する位相比較部と、
前記位相差信号に応じて、出力クロックを生成するクロック生成部と、
前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力する位相差信号変調部と、
前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力する遅延部と、
を備えるクロック発生回路。 - 請求項１に記載のクロック発生回路であって、
前記遅延部は、前記出力クロックを遅延させる際の遅延時間が無段階に変化する
クロック発生回路。 - 請求項１に記載のクロック発生回路であって、
前記遅延部は、前記出力クロック信号の遅延時間を生成するための、第１遅延素子を含み、
前記クロック生成部は、前記出力クロック信号の半周期分の遅延時間を生成するための、第２遅延素子を含み、
前記第１遅延素子及び前記第２遅延素子は、互いに同一のデバイス構造の素子で構成される
クロック発生回路。 - 請求項３に記載のクロック発生回路であって、
前記遅延部の遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、
前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調される
クロック発生回路。 - 請求項３に記載のクロック発生回路であって、
前記第２遅延素子は、一または複数の単位遅延素子で構成され、
前記第１遅延素子は、前記第２遅延素子の２倍の前記単位遅延素子で構成され、
前記位相差変調信号は、第１遅延素子のバイアス信号であり、
前記第２遅延素子へのバイアス信号を最遅条件として生成される
クロック発生回路。 - 請求項５に記載のクロック発生回路であって、
前記単位遅延素子はトランスファゲートを含み、
前記位相差信号または前記位相差変調信号に基づき、前記トランスファゲートへのバイアス電圧が変調される
クロック発生回路。 - 請求項１に記載のクロック発生回路であって、
前記位相比較部は、電流値が変化する前記位相差信号を出力し、
前記クロック生成部は、入力される前記位相差信号の電流値に応じて、前記出力クロックを生成し、
前記位相差信号変調部は、電流値が変化する位相差変調信号を出力し、
前記遅延部は、入力される前記位相差変調信号の電流値に応じて、前記出力クロックの遅延時間が変化する
クロック発生回路。 - 請求項１に記載のクロック発生回路であって、
前記位相比較部に入力される前記内部クロックまたは前記分周された内部クロックに応じたタイミングで、前記変調信号を出力する変調制御部を含む
クロック発生回路。 - 参照クロックを入力とし、変調信号に応じて出力クロックのスペクトラム拡散を行うクロック発生方法であって、
前記参照クロック、及び、内部クロックまたは分周された前記内部クロックの位相差を比較し、比較結果に応じた位相差信号を出力するステップと、
前記位相差信号に応じて、出力クロックを生成するステップと、
前記変調信号に応じて、前記位相差信号に対する変調を行い、位相差変調信号を出力するステップと、
前記位相差変調信号に応じて、前記出力クロックを遅延させ、前記内部クロックを出力するステップと、
を備えるクロック発生方法。 - 請求項９に記載のクロック発生方法であって、
前記内部クロックを出力するステップの遅延時間は、前記クロック信号の一周期と同じ時間を最大遅延時間として、
前記位相差変調信号に応じて、前記最大遅延時間を越えないように変調される
クロック発生方法。
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