CN1885720B

CN1885720B - 时钟生成电路和时钟生成方法

Info

Publication number: CN1885720B
Application number: CN2005101150454A
Authority: CN
Inventors: 山本绅一; 冈田浩司; 田中正博
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 2005-06-23
Filing date: 2005-11-23
Publication date: 2010-05-12
Anticipated expiration: 2025-11-23
Also published as: US7215165B2; EP1748562A1; DE602005006554T2; EP1748562B1; JP4252561B2; CN1885720A; TWI308425B; US20060290393A1; KR20060134780A; JP2007006121A; DE602005006554D1; KR100758191B1; TW200701650A

Abstract

本发明提供了一种时钟生成电路和时钟生成方法，时钟生成电路由小型电路构成的，用于生成频谱扩展时钟并执行参考时钟信号和输出时钟信号的高速和精确的相位控制。频谱扩展时钟生成电路(1)具有相位比较器单元(10)，其比较参考时钟信号(CLKS)与内部时钟信号的相位差，并根据比较结果输出控制电流(IC1)；时钟生成单元(20)，用于生成输出时钟信号(CLKO)；相位差信号调制单元(30)，用于输出控制电流(IC3)；以及延迟单元(40)，用于根据控制电流(IC3)延迟输出时钟，并输出内部时钟信号(CLKN)。

Description

时钟生成电路和时钟生成方法

技术领域

本发明涉及时钟生成电路，更具体地说，涉及通过以高精度控制参考时钟和输出时钟之间的相位差来调制用于频谱扩展的频率的时钟生成电路，以及用于控制该电路的方法。

背景技术

近年来，频谱扩展时钟生成器(以下也称为“SSCG”)已受到了嘱目，其降低了EMI(电磁干扰)噪声。SSCG具有PLL电路，并且通过相对于输出时钟信号锁定参考时钟的频率并调制该频率，来扩展输出时钟信号的频谱。

由于在利用SSCG的情况下可对EMI噪声采取有效的对策，因此非常需要即使过去难以利用SSCG的设备也能够利用SSCG。

例如，考虑这样一种情况：SSCG被用于同步接口，该同步接口与时钟信号同步地实现两个触发器之间的数据传送。在此情况下，假设系统时钟信号(SSCG中的参考时钟信号)连接到输出侧触发器的时钟端，并且SSCG的输出时钟信号连接到输入侧触发器的时钟端。由于SSCG频率的调制，系统时钟信号和SSCG输出时钟信号之间的相位差时常会变化。因此，如果相位差超过一个周期，则出现这样的情况：从输出侧触发器输出的数据不被接收到输入侧触发器中。因此，在SSCG被这样用于同步接口中的情况中，SSCG的频率调制必须受到控制，以便各个时钟信号的相位差不超过系统时钟信号的一个周期的长度。即要求频率调制受到控制，使得参考时钟和输出时钟信号的相位差相对于SSCG保持高精度。

日本未经审查专利公布No.2005-20083公开的一种时钟生成电路已被提议用于满足这种需要。提供了根据日本未经审查专利公布No.2005-20083的时钟生成电路，如图11所示，该电路具有延迟元件，该延迟元件延迟振荡时钟信号(以下也称为“输出时钟信号”)并生成多个延迟时钟信号，所述多个延迟时钟信号各自的相位彼此不同，该电路还具有选择器电路，用于选择多个延迟时钟信号之一，并输出内部时钟。在选择器电路中，通过切换延迟时钟信号实现了频率调制，以便进行频谱扩展。

此外，在时钟生成电路中，延迟元件中的延迟时间的波动范围受到控制，以便该范围在输出时钟信号的一个周期之中。因此，通过以高精度控制参考时钟信号和输出时钟信号之间的相位差，可以实现频率调制。

发明内容

但是，在根据日本未经审查专利公布No.2005-20083的时钟生成电路中，延迟元件的延迟时间是基于输出时钟信号来调整的。即，在延迟元件中生成等于输出时钟信号的一个周期的长度的延迟时间，并且将延迟时间和输出时钟信号的一个周期的时间相比较，其中响应于比较结果调整延迟时间。在根据日本未经审查专利公布No.2005-20083的时钟生成电路中，由于DDL(延迟锁定环路)被用于比较，因此电路复杂化，导致电路配置的增加。

此外，由于延迟元件中的延迟时间的波动范围是由DLL的反馈控制来调整的，因此出现响应于输出时钟信号的频率波动的延迟。例如，假设在选择器电路中选择被延迟到最大程度的延迟时钟信号，即在其中选择延迟时间的长度为输出时钟信号的一个周期的延迟时钟信号。在此情况下，如果在输出时钟信号的周期缩短的方向上发生波动，则在从此时间到DLL的响应的范围内，延迟时钟的延迟时间超过输出时钟的一个周期。在根据日本未经审查专利公布No.2005-20083的时钟生成电路被用于上述同步接口的情况下，发生这种问题，从而存在数据传输未被可靠实现的危险。

发明本发明是为了解决背景技术中的至少一个问题，因此本发明的一个目的是提供一种由小型电路构成的时钟生成电路，其生成频谱扩展时钟并且实现参考时钟信号和输出时钟信号的精确相位控制，以及提供一种生成时钟的方法。

为了实现上述目的，提供了一种时钟生成电路，其使用参考时钟作为输入，并根据调制信号执行输出时钟的频谱扩展，该电路包括相位比较器单元，用于比较参考时钟和内部时钟或分频后的内部时钟之间的相位差，并响应于比较结果输出相位差信号；时钟生成单元，用于响应于相位差信号生成输出时钟；相位差信号调制单元，用于根据调制信号调制相位差信号，并且用于输出相位差调制信号；以及延迟单元，用于根据相位差调制信号延迟输出时钟，并且用于输出内部时钟。

在根据本发明的时钟生成电路中，输出时钟信号基于相位差信号被延迟。因此，与检测输出时钟信号的周期波动的情况相比，可以在更早的时刻检测到输出时钟信号的频率和周期的波动，并且可以高速将输出时钟信号的频率波动反映在延迟单元上。即，与对输出时钟信号的频率波动进行反馈的背景技术的情况相比，可减小延迟时间的影响。

因此，通过将根据本发明的时钟生成电路用于上述要求各时钟信号之间的相位差的精确度的同步接口，可以进一步可靠地实现数据传输。

另外，根据本发明，可利用用于根据基于相位差信号的相位差调制信号来调整延迟时间的简化电路来构成延迟单元。因此，与检测输出时钟信号的周期波动的情况相比，可以用小型电路构成时钟生成电路。

当结合附图理解以下详细描述时，本发明的以上和其他目的以及新颖特征将会从中完全显现出来。但是要清楚理解附图只用于示例目的，而不希望作为对本发明的范围的限定。

附图说明

图1是示出本实施例的配置的电路框图；

图2是示出时钟生成单元的详细示例的电路图；

图3是示出相位差信号调制单元的详细示例的电路图；

图4是示出延迟单元的详细示例的电路图；

图5是示出阶段S1至S8中CLKO和CLKN之间的关系的波形图；

图6是示出阶段S9至S16中CLKO和CLKN之间的关系的波形图；

图7是示出阶段S1至S8中的控制动作的波形图；

图8是示出阶段S9至S16中的控制动作的波形图；

图9是示出阶段S1至S8中CLKR和CLKO之间的关系的波形图；

图10是示出阶段S9至S16中CLKR和CLKO之间的关系的波形图；以及

图11是示出现有技术的电路框图。

具体实施方式

以下参考图1至图10给出对一个实施例的详细描述，该实施例是根据本发明的实现方式的半导体装置的一个详细示例。

图1是示出频谱扩展时钟生成电路1的一个实施例的电路框图。频谱扩展时钟生成电路1包括相位比较器单元10、时钟生成电路20、相位差信号调制单元30、延迟单元40、调制信号控制单元50、反馈分频单元60和输入分频单元70。其中，反馈分频单元60将内部时钟信号CLKN分频成十份，并输出分频后的内部时钟信号CLKM。

在这些部件中，相位比较器单元10、时钟生成单元20、延迟单元40和反馈分频单元60构成PLL(锁相环)电路，并且参考时钟信号CLKS和分频后的内部时钟信号CLKM受到控制，以便它们之间的相位差恒定。

相位比较器单元10包括相位比较器11、电荷泵12、环路滤波器13和V/I转换器14。

输入分频单元70将输入时钟信号CLKR分频成十份，并输出参考时钟信号CLKS。

相位比较器11检测参考时钟CLKS和分频后的内部时钟信号CLKM之间的上升沿的时间差，并输出脉冲宽度响应于检测结果的相位差信号UP和DN。即，当分频后的内部时钟信号CLKM的上升沿变得晚于参考时钟信号CLKS的上升沿时，相位差信号UP被输出，并且其脉冲宽度响应于相应的上升沿的时间差。此外，在与其相反的情形中，相位差信号DN被输出，并且其脉冲宽度响应于相应的上升沿的时间差。

电荷泵12响应于相位差信号UP或DN，向环路滤波器13提供正向或负向相位差电流IP。即，在相位差信号UP被输入的情况下，正向电流被提供，而在相位差信号DN被输入的情况下，负向电流被提供。

环路滤波器13对由电荷泵12输出的相位差电流IP积分，并输出控制电压VC。

V/I转换器14响应于控制电压VC，输出控制电流IC1和IC2。并且这些控制电流IC1和IC2的值在任一种情况中都被使得是相同的值。

时钟生成单元20生成输出时钟信号CLKO，该信号的频率响应于来自V/I转换器14的控制电流IC1。

图2是时钟生成单元20的电路图。时钟生成单元20包括第一偏置电压生成单元21和环形振荡器单元22。

第一偏置电压生成单元21具有N型晶体管TN211和TN212以及P型晶体管TP211。N型晶体管TN211的漏电极连接到控制电流IC1被输入到的端子I20和栅电极，并且其源电极连接到地电势。另外，N型晶体管TN212的栅电极连接到N型晶体管TN211的栅电极，其源电极连接到地电势，其漏电极连接到P型晶体管的漏电极。此外，P型晶体管TP211的漏电极和栅电极彼此相连，并且源电极连接到电源电势。

另外，N型晶体管TN211和TN212形成电流镜电路，流进N型晶体管TN211的电流，即与控制电流IC1大小相同的电流，将流进N型晶体管TN212和P型晶体管TP211。

另外，N型晶体管TN211和P型晶体管TP211被设计为使得其中相对于漏电流生成的漏电压的绝对值彼此大致相等.利用上述电流镜电路，在N型晶体管TN211和P型晶体管TP211中生成了绝对值彼此大致相等的漏电压.

因此，由第一偏置电压生成单元21输出的第一偏置电压V21M和V21P如下：即，在N型晶体管TN211的漏电压为VB1[V]时，第一偏置电压V21M＝VB1[V]，并且V21P＝电源电压VDD-VB1[V]。

此外，环形振荡器单元22包括第二延迟元件DLY22A至DLY22C。在环形振荡器单元22中，第二延迟元件DLY22A的输出连接到第二延迟元件DLY22B的输入，第二延迟元件DLY22B的输出连接到第二延迟元件DLY22C的输入，第二延迟元件DLY22C的输出连接到第二延迟元件DLY22A的输入，并连接到外部，作为输出时钟信号CLKO。从而，由于环形振荡器由第二延迟元件DLY22A至DLY22C构成，所以其中从第二延迟元件DLY22A到第二延迟元件DLY22C的延迟时间为半周期时间的时钟信号被输出到输出时钟信号CLKO。

另外，第二延迟元件DLY22A包括传输门TG22A和反向器INV22A，该反向器使传输门TG22A的输出连接到其输入。第二延迟元件DLY22B和DLY22C按第二延迟元件DLY22A的方式构成，它们包括传输门TG22B和TG22C以及反向器INV22B和INV22C。

此外，在传输门TG22A至TG22C中的任何一个中，第一偏置电压V21M被施加到一个栅电极，第一偏置电压V21P被施加到另一栅电极。

利用上述结构，在时钟生成单元20中，响应于控制电流IC1的电流值，确定第一偏置电压V21M和V21P的电压值。另外，确定传输门TG22A至TG22C的延迟时间。即，依照控制电流IC1的电流值，确定输出时钟信号CLKO的周期和频率。

图3是示出相位差信号调制单元30的电路配置的电路图。相位差信号调制单元30包括第二偏置电压生成单元31和电流输出单元32。其中，第二偏置电压生成单元31包括N型晶体管TN311、TN312和P型晶体管TP311，电流镜电流按第一偏置电压生成单元21的方式构成。因此，由于与流进N型晶体管TN311的控制电流IC2的值相同的漏电流被使得流进P型晶体管TP311，因此响应于漏电流的第二偏置电压VB2从漏电极输出。另外，在第一偏置电压生成单元21和第二偏置电压生成单元31中，各相应单元的晶体管的大小彼此相等。

电流输出单元32包括P型晶体管TP321至TP328以及开关SW321至SW328。在P型晶体管TP321至TP328中，各栅电极连接到P型晶体管TP311的漏电极，并且第二偏置电压VB2被施加到其各个栅电极。另外，在P型晶体管TP321中，源电极连接到电源电压VDD，漏电极经由开关SW321连接到输出端O30。此外，P型晶体管TP322至TP328以及开关SW322至SW328按上述P型晶体管TP321和开关SW321中的方式连接。即，各个源电极连接到电源电压VDD，并且各个漏电极经由开关SW322至SW328中的任何一个连接到输出端O30。在本实施例中，对于开关SW321至SW328，根据调制信号MOD，排他地实现各自的连通控制。

接下来，给出对就相位差信号调制单元30而言要输入到端子I30的控制电流IC2和要输出的控制电流IC3之间的关系的描述。如下所述，当相位差信号调制单元30连接到延迟单元40时(参见图4)，输出端O30经由延迟单元40的第三偏置电压生成单元41的N型晶体管TN411，连接到地电势GND。

这里，为了进行描述，假设只有开关SW321连通.在此情况下，P型晶体管TP321的漏电流被使得经由输出端O30流向地电势GND.对于P型晶体管TP321和P型晶体管TP311，由于第二偏置电压VB2被施加到各个栅电极，因此各漏电流的电流比等于各晶体管大小比.即，在此情况下，输出的控制电流IC3的电流值处于以下关系中：控制电流IC2×(P型晶体管TP321的晶体管大小/P型晶体管TP311的晶体管大小).

另外，在本实施例中，在P型晶体管TP311的晶体管大小为1的情况下，P型晶体管TP321至TP328的晶体管大小比将如下设置：

P型晶体管TP321的晶体管大小比＝1

P型晶体管TP322的晶体管大小比＝20/19

P型晶体管TP323的晶体管大小比＝20/17

P型晶体管TP324的晶体管大小比＝20/14

P型晶体管TP325的晶体管大小比＝2

P型晶体管TP326的晶体管大小比＝3

P型晶体管TP327的晶体管大小比＝4

P型晶体管TP328的晶体管大小比＝5

另外，调制值MOD将取1至8范围中的值。首先，在调制信号MOD＝1的情况下，开关SW321进入连通状态，在调制信号MOD＝2的情况下，开关SW322进入连通状态。之后如上所述，在调制信号MOD＝3至8的情况下，开关SW323至SW328分别进入连通状态。因此，在调制信号MOD＝1至8的情况下，控制电流IC3的电流值将会取控制电流IC2、控制电流IC2×20/19、控制电流IC2×20/17、控制电流IC2×20/14、控制电流IC2×2、控制电流IC2×3、控制电流IC2×4以及控制电流IC2×5的值。

如上所述，相位差信号调制单元30根据调制信号MOD调制控制电流IC2，并输出控制电流IC3。

另外，在本实施例中，描述了排他式开关连通控制的示例。但是也可以实现这样的控制：其中多个开关同时进入连通状态。在此情况下，从与进入连通状态的开关连接的P型晶体管流出的所有漏电流的总值变成控制电流IC3的电流值。例如，如果P型晶体管的晶体管比率中的任何一个被设置为1，则可以将控制电流IC3的电流值变为一倍、两倍、三倍和四倍。另外，P型晶体管的晶体管比率可被二进制加权。在此情况下，可在更宽的范围中设置控制电流IC3。

图4是示出延迟单元40的配置的电路图。输出时钟信号CLKO根据控制电流IC3而被延迟，并且内部时钟信号CLKN被延迟单元40输出。并且，延迟单元40包括第三偏置电压生成单元41和延迟生成单元42。其中，第三偏置电压生成单元41包括N型晶体管TN411、TN412和P型晶体管TP411，并且它按第一偏置电压生成单元21中的方式构成电流镜电路。因此，与从端子I40输入并流进N型晶体管TN411中的控制电流IC3的值相同的漏电流被使得流进P型晶体管TP411，其中第三偏置电压VB3根据漏电流而从漏电极输出。另外，在第一偏置电压生成单元21和第三偏置电压生成单元41中，彼此对应的各部分的晶体管是由相同的元件构成的。

此外，延迟生成单元42包括六组第一延迟元件DLY42A至DLY42F.第一延迟元件DLY42A至DLY42F串联连接，且插入在输入端CKI和输出端CKO之间.作为这些延迟元件之一的延迟元件DLY42A包括传输门TG42A和连接到传输门TG42A的反向器INV42A.另外，其他的第一延迟元件DLY42B至DLY42F也包括传输门TG42B至TG42F以及反向器INV42B至INV42F，并且按第一延迟元件DLY42A中的方式连接.

另外，在各传输门TG42A至TG42F中的任何一个中，第三偏置电压V41M被施加到一个栅电极，并且第三偏置电压V41P被施加到另一栅电极。

利用上述构造，在延迟单元40中，根据控制电流IC3的电流值确定第三偏置电压V41M和V41P的电压值。另外，确定了传输门TG42A至TG42F的延迟时间。

就此而论，假设控制电流IC3的电流值在增大方向上变化。在此情况下，第三偏置电压V41M在地电势GND的方向上变化，而第三偏置电压V41P在电源电压VDD的方向上变化。并且，传输门TG42A至TG42F按阻抗减小的方向线性变化。延迟时间减小。因此，与控制电流IC3成反比地，延迟单元40的延迟时间不分阶段地变化。

另外，如根据日本未经审查专利公布No.2005-20083的时钟生成电路中那样，例如，在多个延迟时钟信号之一被选择性地切换并且延迟时钟信号被改变时，如果致使切换发生于在切换发生之前的延迟时钟信号的变化沿的时刻和在切换发生之后的延迟时钟信号的变化沿的时刻之间的中间时刻，则各个变化沿将会被输出。即，可能会有在切换之前和之后发生意外的风险。

在根据本实施例的频谱扩展时钟生成电路1中，延迟单元40的延迟时间不分阶段地变化。因此可以生成具有高可靠性的时钟信号，对于它而言不会允许在改变延迟时钟信号时发生意外。

另外，时钟生成单元20的传输门TG42A至TG42F和传输门TG22A至TG22C由彼此等同的元件的构成。另外，时钟生成单元20的反向器INV42A至INV42C和反向器INV22A至INV22C由彼此等同的元件构成。因此，在相位差信号调制单元30中，在控制电流IC3以与控制电流IC2相同的电流值输出的情况下，第二延迟元件DLY22A至DLY22C和第一延迟元件DLY42A至DLY42F将分别具有相同的延迟时间。另外，由于第一延迟元件DLY42A至DLY42F和第二延迟元件DLY22A至DLY22C的数量之比为2比1，因此延迟单元40的延迟时间将变成输出时钟信号CLKO的半周期的两倍，即，等于输出时钟信号CLKO的一个周期长度的时间。

调制信号控制单元50包括阶段S1至S16，并且在响应分频后的内部时钟信号CLKM的时刻输出调制信号MOD(参见图7和图8)。在它们中，在阶段S1至S8中，1至8按顺序(升序)输出，作为调制信号MOD的值(参见图5)。另外，在阶段S9至S16中，8至1按顺序(降序)输出，作为调制信号MOD的值(参见图6)。

另外，在根据本实施例的频谱扩展时钟生成电路1中，输出时钟信号CLKO是基于控制电流IC2而被延迟的。因此，与检测输出时钟信号CLKO的周期T的波动的情况相比，可在较早的时刻检测到输出时钟信号的周期T的波动，并且可以高速实现对延迟单元40对输出时钟信号CLKO的频率波动的响应。即，与对输出时钟信号CLKO的频率波动进行反馈的背景技术相比，可减小延迟时间的影响。

由于此原因，通过将频谱扩展时钟生成电路1用于要求各时钟信号的相位差的精度的同步接口，可以进一步安全地实现数据传输。

此外，在频谱扩展时钟生成电路1中，可以用根据基于控制电流IC2的控制电流IC3来调整延迟时间的简化电路构成延迟单元40。因此，与对输出时钟信号CLKO的频率波动进行反馈的背景技术相比，可以用更小尺寸的电路来构成延时单元。

另外，在根据本实施例的频谱扩展时钟生成电路1中，时钟生成单元20和延迟单元40在任一种情况下都包括相同的延迟元件。因此，即使在相位差信号、诸如外界温度这样的环境以及诸如工艺条件这样的其他环境变化的情况下，由于这些因素都以相同的特性变化，因此可以保持延迟单元40的延迟时间和输出时钟信号CLKO的周期T之间的关系恒定。

另外，根据本实施例的频谱扩展时钟生成电路1结合相位差信号和相位差调制信号使用了控制电流IC1、IC2和IC3，利用它们改变电流强度。因此，信号的传输路径可降低为低阻抗，其中对电压相关噪声的容限可增大。

另外，在根据本实施例的频谱扩展时钟生成电路1中，控制电流IC3是在响应分频后的内部时钟信号CLKM的时刻输出的。因此，可以利用简化的电路来生成输出调制信号的时刻。

接下来将参考图5至图10给出对频谱扩展时钟生成电路1的动作的描述。

频谱扩展时钟生成电路1在阶段S1至S16中改变延迟单元40的延迟时间，并将其反馈回PLL，并对输出时钟信号CLKO执行频谱扩展。

图5是示出阶段S1至S8中输出时钟信号CLKO和内部时钟信号CLKN之间的关系的波形图。图6是示出阶段S9至S16中输出时钟信号CLKO和内部时钟信号CLKN之间的关系的波形图。

首先，在阶段S 1中，调制信号MOD＝1被输入到相位差信号调制单元30中。如上所述，在调制信号MOD＝1的情况下，从相位差信号调制单元30输出的控制电流IC3的值变成与控制电流IC2相同的值。当与控制电流IC2具有相同值的电流被输入到延迟单元40中时，延迟单元40的延迟时间成为长度等于输出时钟信号CLKO的周期T的时间。因此，输出时钟信号CLKO和内部时钟信号CLKN之间的相位差变成零(0)。

接下来，在阶段S2中，调制信号MOD＝2被输入到相位差信号调制单元30中，并且控制电流IC3的值变成控制电流IC2×20/19，延迟单元40的延迟时间与控制电流IC3成反比地变化。因此，延迟时间变成19/20×周期T。

之后，在阶段S3至S16中，如阶段S2中那样，控制电流IC2根据调制信号MOD而被调制，并且控制电流IC3被输出，其中如图5和图6所示，延迟单元40的延迟值根据控制电流IC3而变化。

接下来参考图7和图8给出对各阶段中的控制动作的描述。

图7是示出输入时钟信号CLKR、参考时钟信号CLKS、输出时钟信号CLKO、内部时钟信号CLKN、分频后的内部时钟信号CLKM的控制动作和阶段动作的波形图。其中，参考时钟信号CLKS是通过将输入时钟信号CLKR分成十份所获得的信号，内部时钟信号CLKN是通过由延迟单元40延迟输出时钟信号CLKO所获得的信号，分频后的内部时钟信号CLKM是通过将内部时钟信号CLKN分成十份所获得的信号。另外，各个阶段在响应分频后的内部时钟信号CLKM的时刻被切换。

这里阶段Sn被用来表示一般化的阶段S1至S8(n＝1至8)。例如，当n＝1时，它的意思是阶段S1。另外，括弧中的数字的意思是调制信号MOD所取的值。

首先，在时刻TA，当内部时钟信号CLKN从低电平变为高电平时，分频后的内部时钟信号CLKM从低电平变为高电平.过程从阶段Sn转变到阶段Sn+1.另外，由于调制信号MOD的值从n更新到n+1，所以延迟单元40的延迟时间按值减小的方向变化，即，按内部时钟信号CLKN的相位超前的方向变化.

在时刻TB，延迟单元40的延迟时间被由调制信号MOD调制的控制电流IC3改变。因此，内部时钟信号CLKN的相位沿其超前的方向变化。但是，此时内部时钟信号CLKN的相位变化未反映在分频后的内部时钟信号CLKM和相位比较器单元10上。

在时刻TC，内部时钟信号CLKN的相位在其超前方向上的变化被反映在分频后的内部时钟信号CLKM上，并且最终相位差被相位比较器单元10检测到。通过检测内部时钟信号CLKN相对于参考时钟信号CLKSCNK的相位的超前，输出时钟信号的频率被变为低频侧。另外，由于分频后的内部时钟信号CLKM从低电平变为高电平，因此过程从阶段Sn+1转变到阶段Sn+2，其中调制信号MOD的值从n+1变为n+2。另外，在时刻TD，如在时刻TB那样，延迟单元40的延迟时间根据调制信号MOD而改变。

图8是示出阶段S9至S16中输入时钟信号CLKR、参考时钟信号CLKS、输出时钟信号CLKO、内部时钟信号CLKN、分频后的内部时钟信号CLKM的控制动作和阶段动作的波形图。各时钟之间的关系与图7所示的类似。

在时刻TE，当内部时钟信号CLKN的电平从低电平变为高电平时，分频后的内部时钟信号CLKM从低电平变为高电平，并且过程从阶段Sn转变到阶段Sn+1。另外，由于调制信号MOD的值从m更新为m-1，延迟单元40的延迟时间沿其增大的方向变化，即沿内部时钟信号CLKN的相位滞后的方向变化。

在时刻TF，延迟单元40的延迟时间根据由调制信号MOD调制的控制电流IC3而变化，从而内部时钟信号CLKN的相位沿其滞后的方向变化。但是，此时内部时钟信号CLKN的相位变化未反映在分频后的内部时钟信号CLKM和相位比较器单元10上。

在时刻TG，内部时钟信号CLKN的相位在其滞后方向上的变化被反映在分频后的内部时钟信号CLKM上。最后，相位差被相位比较器单元10检测到。通过检测内部时钟信号CLKN相对于参考时钟信号CLKS的相位滞后，输出时钟信号CLKO的频率在高频侧变化。此外，由于分频后的内部时钟信号CLKM从低电平变到高电平，因此过程从阶段Sn+1转变到阶段Sn+2，其中调制信号MOD的值从m-1变为m-2。另外，在时刻TD，如时刻TB的情况那样，延迟单元40的延迟时间根据调制信号MOD而变化。

图8和图9是示出输入时钟信号CLKR和输出时钟信号CLKO之间的关系的波形图。相对于输入时钟信号CLKR，输出时钟信号CLKO的频率被PLL电路沿相位差变为零(0)的方向调整。因此，逐步变化的延迟单元40的延迟时间的波动量被反映在时钟生成单元20的振荡频率上。

例如，在从阶段S1转变到阶段S2的情况下，由于延迟时间的波动量是1/20×周期T，因此输入时钟信号CLKR和输出时钟信号CLKO之间的相位差变为1/20×周期T，如图5所示。对于阶段S3到阶段S 16，如图8和图9所示，输入时钟信号CLKR和输出时钟信号CLKO之间的关系等同于从阶段S1转变到阶段S2的情况。

在根据本实施例的频谱扩展时钟生成电路1中，在调制信号MOD＝1的情况下，延迟单元40生成输出时钟信号CLKO的周期T的延迟时间.另外，在相位差信号调制单元30中，此情况带来了延迟时间的最大值.因此，延迟单元40的延迟时间不超过输出时钟信号CLKO的周期T.此外，延迟时间的波动量不超过输出时钟信号CLKO的周期T.因此，可获得这样的频谱扩展时钟生成电路1，其中输入时钟信号CLKR和输出时钟信号CLKO之间的相位差在输出时钟信号CLKO的周期T的范围内操作.

另外，在本实施例中，频谱扩展时钟生成电路1被表示为时钟生成电路的一个示例，控制电流IC1和控制电流IC2被表示为相位差信号的一个示例，控制电流IC3被表示为相位差调制信号的一个示例。

此外，本发明不限于本实施例。显然，本发明可经历不脱离本发明的精神的范围内的各种改进和修改。

另外，虽然在本实施例中，公开了由MOS晶体管元件构成的频谱扩展时钟生成电路，但是也可使用诸如双极型晶体管元件、镓砷元件等其他半导体元件，只要这些半导体元件能够起MOS晶体管那样的作用。

另外，虽然在本实施例中，使得其中电流强度变化的控制电流IC1、IC2和IC3作为相位差信号和相位差调制信号，但是也可使用通过利用A/D转换器和D/A转换器来用数字值作为值的相位差信号和相位差调制信号。

利用本发明，生成了频谱扩展时钟，并且可以实现参考时钟信号和输出时钟信号的高速和精确的相位控制，以及可以提供由简化的电路构成的时钟生成电路以及生成时钟的方法。

本申请基于2005年6月23日提交的在先日本专利申请No.2005-183645并要求其优先权，这里通过引用将该申请的全部内容包含进来。

Claims

1.一种时钟生成电路，其使用参考时钟作为输入，并根据调制信号执行输出时钟的频谱扩展，所述电路包括：

相位比较器单元，用于比较所述参考时钟与内部时钟或分频后的内部时钟之间的相位差，并响应于比较结果输出相位差信号；

时钟生成单元，用于响应于所述相位差信号生成输出时钟；

相位差信号调制单元，用于根据所述调制信号调制所述相位差信号，并且用于输出相位差调制信号；以及

延迟单元，用于根据所述相位差调制信号延迟所述输出时钟，并且用于输出所述内部时钟。

2.根据权利要求1所述的时钟生成电路，其中，所述延迟单元当延迟所述输出时钟时不分阶段地改变延迟时间。

3.根据权利要求1所述的时钟生成电路，其中，所述延迟单元包括第一延迟元件，用于生成所述输出时钟的延迟时间，并且所述时钟生成单元包括第二延迟元件，用于生成与所述输出时钟的半周期相等的延迟时间，并且所述第一延迟元件和所述第二延迟元件由具有相同器件结构的元件构成。

4.根据权利要求3所述的时钟生成电路，其中，所述延迟单元的延迟时间以与所述输出时钟的一个周期相等的时间作为最大延迟时间，并且根据所述相位差调制信号被调制使得不超过所述最大延迟时间。

5.根据权利要求3所述的时钟生成电路，其中，所述第二延迟元件由一个或多个单位延迟元件构成，所述第一延迟元件由两倍于所述第二延迟元件的单位延迟元件构成，并且所述相位差调制信号是所述第一延迟元件的偏置信号，并且具有一个或多个单位延迟元件的所述第一延迟元件的延迟时间被使得等于或短于具有所述一个或多个单位延迟元件的所述第二延迟元件的延迟时间。

6.根据权利要求5所述的时钟生成电路，其中，所述单位延迟元件包括传输门，并且对所述传输门的偏置电压基于所述相位差信号或所述相位差调制信号而被调制。

7.根据权利要求1所述的时钟生成电路，其中，所述相位比较器单元输出其电流值变化的相位差信号，所述时钟生成单元根据输入的相位差信号的电流值生成所述输出时钟，所述相位差信号调制单元输出其电流值变化的相位差调制信号，并且所述延迟单元使所述输出时钟的延迟时间根据输入的相位差调制信号的电流值而变化。

8.根据权利要求1所述的时钟生成电路，包括调制控制单元，用于在响应被输入到所述相位比较器单元的所述内部时钟或所述分频后的内部时钟的时刻输出所述调制信号。

9.一种时钟生成方法，用于使用参考时钟作为输入，根据调制信号执行输出时钟的频谱扩展，所述方法包括以下步骤：

比较所述参考时钟和内部时钟或分频后的内部时钟之间的相位差，并响应于比较结果输出相位差信号；

响应于所述相位差信号生成输出时钟；

根据所述调制信号调制所述相位差信号，并且输出相位差调制信号；以及

根据所述相位差调制信号延迟所述输出时钟，并且输出所述内部时钟。

10.根据权利要求9所述的时钟生成方法，其中，在输出所述内部时钟的所述步骤中，当延迟所述输出时钟时延迟时间不分阶段地变化.

11.根据权利要求9所述的时钟生成方法，其中，输出所述内部时钟的所述步骤的延迟时间根据所述相位差调制信号而被调制，使得不超过最大延迟时间，其中与所述输出时钟的一个周期相同的时间被用作所述最大延迟时间。

12.根据权利要求9所述的时钟生成方法，其中，输出所述相位差信号的所述步骤输出其电流值根据所述比较结果而变化的相位差信号；

生成所述输出时钟的所述步骤根据输入的相位差信号的电流值来生成所述输出时钟；

输出所述相位差调制信号的所述步骤输出其电流值根据所述调制信号而变化的相位差调制信号；并且

输出所述内部时钟的所述步骤中，所述输出时钟的延迟时间根据输入的相位差调制信号的电流值而变化。

13.根据权利要求9所述的时钟生成方法，包括以下步骤：在如下时刻输出所述调制信号：所述时刻是响应在输出所述相位差信号的所述步骤中输入的所述内部时钟或所述分频后的内部时钟的时刻。