JPH11289250A - Ｐｌｌ回路およびシリアル・パラレル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 帰還クロックの位相ずれが小さいとともに、
周波数引き込み時間が短くかつ形成されるクロックのジ
ッタが小さいＰＬＬ回路を提供する。 【解決手段】 基準クロックと帰還クロックとの位相を
比較する第１の位相比較器（２２Ａ）と、シリアルデー
タと帰還クロックとの位相を比較する第２の位相比較器
（２２Ｂ）と、複数の論理ゲート回路（ＤＧＴ）からな
り上記位相比較器（２２Ａ，２２Ｂ）で検出された位相
差に応じて発振動作が制御される発振器（２６）とを備
え、先ず第１の位相比較器を選択して周波数の引き込み
を行なってから第２の位相比較器を選択して位相合わせ
を行なうようにされたＰＬＬ回路において、上記第２の
位相比較器には上記発振器と同一の数の論理ゲート回路
で構成されかつ共通の発振制御信号により遅延時間が制
御される遅延回路（ＤＬＹ）が設けられ、該遅延回路で
上記シリアルデータを遅延した信号と上記帰還クロック
との位相差に応じた信号を発生するパルス形成回路（Ｄ
ＬＴ１１〜ＦＦ２２）とを設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
・ロックド・ループ）回路に適用して有効な技術に関
し、例えばＰＬＬ回路を内蔵したシリアル・パラレル変
換回路に利用して有効な技術に関する。

【０００２】

【従来の技術】近年、データ通信用ＬＳＩや論理ＬＳＩ
においては、受信信号からタイミングクロックを抽出し
たり、基準クロックに基づいてラッチ回路等の動作タイ
ミングを与えるクロックを生成したりするのにＰＬＬ回
路が用いられている。ＰＬＬ回路を搭載したＬＳＩとし
ては、例えば、パラレルデータの送受信を行なうＬＳＩ
とシリアルデータの送受信を行なうＬＳＩとの間のデー
タの送受信を可能にする図８に示すようなシリアル・パ
ラレル変換用ＬＳＩがある。

【０００３】図８のＬＳＩは、受信したパラレルデータ
ＰＤＴｒをシリアルデータＳＤＴｔに変換して出力する
パラレル−シリアル変換回路１と、受信したシリアルデ
ータＳＤＴｒをパラレルデータＰＤＴｔに変換して出力
するシリアル−パラレル変換回路２と、これらの変換回
路の動作に必要なクロック信号を生成するＰＬＬ回路
３，４と、上記データ変換回路１，２およびＰＬＬ回路
３，４の動作を制御する制御回路５等を備えている。

【０００４】上記ＰＬＬ回路３はパラレルデータの入出
力を行なうＬＳＩの側から供給される基準クロックφ０
に基づいて受信同期クロックφ１を形成してパラレル−
シリアル変換回路１に供給するのに対し、ＰＬＬ回路４
はシリアルデータの送受信機能を有するＬＳＩの側から
供給されるシリアルデータＳＤＴｒから位相成分を抽出
して受信同期クロックφ２を形成してシリアル−パラレ
ル変換回路２に供給するように構成される。

【０００５】図９は受信同期クロックφ２を形成するＰ
ＬＬ回路の構成例を示す。このＰＬＬ回路は、基準クロ
ックφ０と帰還クロックφｆ’の位相差を検出する周波
数比較器ＰＦＣと、シリアルデータＳＤＴｒと帰還クロ
ックφｆの位相差を検出する位相比較器ＰＤとを備え、
これらの比較器の出力のいずれかをセレクタＳＥＬで選
択して位相差に応じた幅を有するパルスをチャージポン
プＣＰＭに与え、チャージポンプＣＰＭは検出された位
相差に応じた電圧を発生してローパスフィルタＬＰＦを
介して電圧制御発振器ＶＣＯに供給し発振させるもので
ある。

【０００６】図９のＰＬＬ回路においては、動作開始時
には周波数比較器ＰＦＣが選択され、発振器ＶＣＯの出
力が目的とする周波数（基準クロックφ０の逓倍）に達
してから位相比較器ＰＤが動作を開始して位相の調整を
行なうように制御される。周波数比較器ＰＦＣと位相比
較器ＰＤとを兼用できない理由は、周波数比較器ＰＦＣ
の基準信号はクロック信号であって一定間隔で信号変化
があるが、位相比較器ＰＤの基準信号はデータ信号であ
って同一データが連続する場合には信号変化が一定間隔
にならないためである。つまり、受信データと帰還クロ
ックの位相を比較する場合、受信データの変化がないと
きに帰還クロックが変化すると位相が合っている状態で
も帰還クロックの位相がずれていると判定して発振器の
周波数を上げたり下げたりしてしまう。よって、位相比
較器ＰＤでは受信データの変化があるときだけ位相比較
動作を行なうことが望まれる。

【０００７】上記機能を有する回路として、図６に示す
回路(ISSCC94,Digest of technicalpapers,P110〜P111)
や図７に示す回路(特開平４−２１５３３７号)などが提
案されている。

【０００８】

【発明が解決しようとする課題】図６に示されている位
相比較器では、遅延回路１３やパルス形成回路１４がバ
イポーラトランジスタで構成されている。一方、シリア
ルデータ送受信用のシリアル・パラレル変換用ＬＳＩは
低消費電力であることが望まれている。そのためには位
相比較器のＣＭＯＳ回路化が必要である。しかしなが
ら、図６に示されている回路は、遅延回路１３がバイポ
ーラトランジスタからなるヒステリシス特性を有する差
動アンプで構成されており、これをＣＭＯＳ回路で構成
しようとするとプロセスばらつきによるヒステリシス特
性の変動が非常に大きな問題となる。

【０００９】つまり、遅延回路１３の遅延時間が理想で
あるＶＣＯ発振周期の１／２からずれることでパルス形
成回路１４の基準位相がシリアルデータの中心からずれ
てしまい、シリアルデータをラッチするフリップフロッ
プ１１と１２のクロック入力マージンを減らしてしまう
というものである。また、ＰＬＬ回路の動作周波数が高
くなってくると、クロック周期に対するフリップフロッ
プ１１，１２の遅延の割合が増大しそれに伴う帰還クロ
ックの位相のずれが無視できなくなるという問題もあ
る。

【００１０】一方、図７に示されている位相比較器にお
いては、遅延回路１３が電圧制御発振器ＶＣＯと同じ論
理ゲートで構成されかつＶＣＯ制御信号により制御され
るため、プロセスばらつきや電源電圧変動、温度変動等
があっても遅延が一定に保たれるという利点がある。し
かしながら、遅延が一定に保たれても、パルスゲート１
５における遅延がばらつくと、基準クロックの変化タイ
ミングが一定であるのに対し帰還クロックの変化タイミ
ングが変動してしまうため、パルス形成回路１４により
形成されるパルス幅が変動してしまうという問題点があ
る。

【００１１】この発明の目的は、帰還クロックの位相ず
れが小さいＰＬＬ回路を提供することにある。

【００１２】この発明の他の目的は、周波数引き込み時
間が短くかつ形成されるクロックのジッタが小さいＰＬ
Ｌ回路を提供することにある。

【００１３】この発明の他の目的は、応答時間すなわち
データ送受信動作の開始が早くデータのジッタに対する
許容範囲が大きなシリアル・パラレル変換回路を提供す
ることにある。

【００１４】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１６】すなわち、基準クロックと帰還クロックと
の位相を比較する第１の位相比較器（周波数比較器）
と、シリアルデータと帰還クロックとの位相を比較する
第２の位相比較器と、複数の論理ゲート回路からなり上
記第１および第２の位相比較器で検出された位相差に応
じて発振動作が制御される発振器とを備え、先ず第１の
位相比較器を選択して周波数の引き込みを行なってから
第２の位相比較器を選択して位相合わせを行なうように
されたＰＬＬ回路において、上記第２の位相比較器には
上記発振器と同一の数の論理ゲート回路で構成されかつ
発振器と共通の制御信号により遅延時間が制御される遅
延回路が設けられ、該遅延回路で上記シリアルデータを
遅延した信号と上記帰還クロックとの位相差に応じた信
号を発生するパルス形成回路とを設けるようにしたもの
である。

【００１７】上記した手段によれば、第１の位相比較器
で周波数の引き込みを行なった後、第２の位相比較器で
位相合わせを行なうため、周波数引き込み時間が短くな
る。しかも、位相合わせを第２の位相比較器には、発振
器と同一の段数の論理ゲート回路で構成されかつ同一の
発振制御信号により遅延時間が制御される遅延回路が設
けられているため、遅延回路の遅延時間は発振器の発振
周期のちょうど１／２となり、常にシリアルデータに対
して帰還クロックの立ち上がりをデータの周期の中間位
置に合わせることができ、これによってシリアルデータ
の入力マージンを大きくすることができる。また、この
ＰＬＬ回路をクロック発生回路として用いたシリアル・
パラレル変換回路では、シリアルデータのジッタが大き
くても発生されたクロックによって正確にデータを取り
込むことができる。

【００１８】また、上記発振器および遅延回路を構成す
る論理ゲート回路には出力レベルをクランプするクラン
プ素子を設けるようにした。これによって、発振器およ
び遅延回路内を伝達する信号の振幅を小さくすることが
でき、極めて高い周波数までの発振動作を行なって高周
波の受信用クロックを発生することができる。

【００１９】さらに、上記発振器および遅延回路は、差
動ゲート回路を用いて構成すると良い。これによって、
信号の振幅をさらに小さくして高周波化を図ることがで
き、しかもノイズに強く正確な発振周期を有するクロッ
クを発生することができる。

【００２０】また、上記パルス形成回路は、帰還クロッ
クによってシリアルデータをラッチする第１のデータラ
ッチ回路と、上記遅延回路により遅延されたシリアルデ
ータ信号によってラッチ動作を行なう第２のデータラッ
チ回路と、上記第１のデータラッチ回路の出力をセット
入力信号としかつ上記第２のデータラッチ回路の出力を
リセット入力信号とする第１のフリップフロップと、上
記第２のデータラッチ回路の出力をセット入力信号とし
かつ上記第１のデータラッチ回路の出力をリセット入力
信号とする第２のフリップフロップとにより構成する。
これによって、基準側と帰還側とでゲート遅延による遅
延時間が異なることによる帰還クロックの位相ずれを小
さくするとともに形成されるパルス幅の変動を小さくす
ることができる。

【００２１】

【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。

【００２２】図１には、本発明を適用したＰＬＬ回路の
一実施例が示されている。

【００２３】図１に示されているように、この実施例の
ＰＬＬ回路は、パラレルデータ送受信用の基準クロック
φ０の位相と帰還クロックφｆを分周器２１で１／Ｎ分
周したクロックφｆ’の位相を比較する第１の位相比較
器（周波数比較器）２２Ａと、シリアルデータＳＤＴｒ
と帰還クロックφｆの位相を比較する第２の位相比較器
２２Ｂとが設けられている。そして、これらの第１の位
相比較器２２Ａと第２の位相比較器２２Ｂの後段には、
これらの位相比較器の出力を動作制御信号Ｓに基づいて
選択する選択回路２３Ａ，２３Ｂが設けられている。

【００２４】第１の位相比較器２２Ａは、基準クロック
φ０と帰還クロックφｆ’の位相を比較して帰還クロッ
クφｆ’の位相が遅れているときはアップ信号ＵＰを、
帰還クロックφｆの位相が進んでいるときはダウン信号
ＤＯＷＮを出力する。また、第２の位相比較器２２Ｂ
は、受信シリアルデータＳＤＴｒと帰還クロックφｆの
位相を比較して帰還クロックφｆの位相が遅れていると
きはアップ信号ＵＰを、帰還クロックφｆの位相が進ん
でいるときはダウン信号ＤＯＷＮを出力する。

【００２５】第１の位相比較器２２Ａまたは第２の位相
比較器２２Ｂから出力されるアップ信号ＵＰおよびダウ
ン信号ＤＯＷＮは、選択回路２３Ａ，２３Ｂによってい
ずれか一方が選択されて、検出された位相差に応じた電
圧を発生するチャージポンプ回路２４に供給される。上
記チャージポンプ回路２４は、上記アップ信号ＵＰおよ
びダウン信号ＤＯＷＮに基づいてその出力端子に接続さ
れた容量に充電電流を流しまたは放電電流を引き込むこ
とによって、上記第１の位相比較器２２Ａまたは第２の
位相比較器２２Ｂで検出された位相差に応じた電圧をロ
ーパスフィルタ２５内の容量に蓄積させる。

【００２６】上記チャージポンプ回路２４の出力電圧が
ローパスフィルタ２５を通して電圧制御発振器１５に供
給され、電圧制御発振器２６はローパスフィルタ２５か
らの電圧Ｓvcoに応じた周波数で駆動するように構成さ
れている。なお、この実施例においては、上記ローパス
フィルタ２５の出力電圧Ｓvcoが上記位相比較器２２Ｂ
にも供給され、後述のように、位相比較器２２Ｂ内の遅
延回路の遅延時間を制御するのに利用されるように構成
されている。

【００２７】ここで、図１のＰＬＬ回路は、システムの
立ち上がり時に、制御回路５（図８参照）からの動作制
御信号Ｓによって選択回路２３Ａ，２３Ｂは、それぞれ
第１の位相比較器２２Ａから出力されるアップ信号ＵＰ
およびダウン信号ＤＯＷＮをチャージポンプ回路２４に
供給する。そして、帰還クロックφｆ’（発振器１５の
発振周波数の１／Ｎ）が基準クロックφ０の周波数ｆ０
に達すると、その後は選択回路２３Ａ，２３Ｂによって
位相比較器２２Ｂからの基準クロックφ０と帰還クロッ
クφとの位相差に応じてアップ信号ＵＰまたはダウン信
号ＤＯＷＮをチャージポンプ回路２４に供給するように
制御される。

【００２８】また、この実施例のＰＬＬ回路は、シリア
ルデータの非受信時には上記第１位相比較器２２Ａの出
力信号に基づいて電圧制御発振器２６を制御し、シリア
ルデータの受信があると制御回路５から出力される動作
制御信号Ｓによって位相比較器を２２Ａから２２Ｂに切
り換えて、位相差に応じた出力信号に基づいて電圧制御
発振器２６を制御するように構成されている。これによ
って、この実施例のＰＬＬ回路は、シリアルデータ受信
直後は第１位相比較器１１Ｂを選択することで周波数の
引き込み時間を早くし、周波数引き込み後は第２位相比
較器１１Ｂを選択することによって、発生されるクロッ
クのジッタを小さくすることができる。その結果、この
実施例のＰＬＬ回路をシリアル・パラレル変換回路の受
信用クロックの発生回路に適用した場合には、応答時間
すなわちデータ受信動作の開始が早くなる。

【００２９】図２は、上記第２の位相比較器２２Ｂの実
施例を示す。この位相比較器２２Ｂは、３．３Ｖのよう
なフル振幅のシリアルデータ信号ＳＤＴｒを１．２〜
１．３Ｖの小振幅の差動信号に変換するレベルシフト回
路ＬＳＦと、小振幅化されたシリアルデータＳＤＴｒ’
をクロックの半周期分だけ遅らせる遅延回路ＤＬＹと、
小振幅の信号をフル振幅の信号に戻すレベルシフト回路
ＬＳＦ１，ＬＳＦ２と、帰還クロックφｆの立上がりに
同期してフル振幅化されたデータ信号を取り込むＤ型フ
リップフロップからなるデータラッチ回路ＤＬＴ１１，
ＤＬＴ１２およびＤＬＴ２１，ＤＬＴ２２、これらのデ
ータラッチ回路の出力をセット信号およびリセット信号
とするＳＲフリップフロップＦＦ１１，ＦＦ１２，ＦＦ
２１，ＦＦ２２およびＯＲゲートＧ１，Ｇ２からなるパ
ルス形成回路ＰＧＴ等により構成されている。

【００３０】フル振幅のシリアルデータ信号ＳＤＴｒを
小振幅の信号に変換するレベルシフト回路ＬＳＦを設け
ているのは、電圧制御発振器２６の発振信号の周期の１
／２の周期の遅延時間を得るためである。すなわち、こ
の実施例の位相比較器を用いたＰＬＬ回路では、シリア
ルデータの立ち上がり、立ち下がりを、発振周期すなわ
ち帰還クロックの周期の１／２のところでロックさせる
ように動作するためである。そのため、この実施例の遅
延回路ＤＬＹは電圧制御発振器２６と同一の論理ゲート
構成とされており、ローパスフィルタ２５から電圧制御
発振器２６へ出力される発振制御信号Ｓvcoが供給され
同一の電流で駆動される。しかも、発振周波数を高くす
るため小振幅で動作する電圧制御発振器２６と同じ振幅
で遅延回路ＤＬＹが動作することで遅延回路ＤＬＹは電
圧制御発振器２６の発振信号の周期Ｔvcoの１／２の周
期の遅延時間ｔpdを得ることができるように構成されて
いる。

【００３１】上記データラッチ回路ＤＬＴ１１，ＤＬＴ
１２は、そのクロック入力端子に電圧制御発振器２６か
らの帰還クロックφｆが入力され、帰還クロックφｆの
立ち上がりに同期してシリアルデータ信号ＳＤＴｒを取
り込むことにより、帰還側の信号Ａ１，Ａ２を出力す
る。一方、上記データラッチ回路ＤＬＴ２１，ＤＬＴ２
２は、そのクロック入力端子に遅延回路ＤＬＹで遅延さ
れた信号Ｂ１，Ｂ２が入力され、この遅延信号Ｂ１，Ｂ
２の立ち上がりに同期してハイレベルに固定されたデー
タ端子の状態を取り込むことにより基準側の信号Ｃ１，
Ｃ２を出力する。これにより、帰還側信号Ａ１，Ａ２と
基準側信号Ｃ１，Ｃ２の位相差Δｔは、帰還クロックφ
ｆとシリアルデータ信号ＳＤＴｒの位相差に発振周期の
１／２を加えたものと等しくなる。

【００３２】そして、データラッチ回路ＤＬＴ１１の出
力Ａ１はフリップフロップＦＦ１１のセット端子とＦＦ
２１のリセット端子に入力され、データラッチ回路ＤＬ
Ｔ１２の出力Ａ２はフリップフロップＦＦ１２のセット
端子とＦＦ２２のリセット端子に入力され、データラッ
チ回路ＤＬＴ２１の出力Ｃ１はフリップフロップＦＦ２
１のセット端子とＦＦ１１のリセット端子に入力され、
データラッチ回路ＤＬＴ２２の出力Ｃ２はフリップフロ
ップＦＦ２２のセット端子とＦＦ１２のリセット端子に
入力されている。

【００３３】これにより、図３に示すように、データラ
ッチ回路ＤＬＴ１１，ＤＬＴ１２の出力である帰還側信
号Ａ１，Ａ２がデータラッチ回路ＤＬＴ２１，ＤＬＴ２
２の出力である基準側信号Ｃ１，Ｃ２よりも遅れている
ときは、データラッチ回路ＤＬＴ２１，ＤＬＴ２２の出
力である基準側信号Ｃ１，Ｃ２がフリップフロップＦＦ
２１，ＦＦ２２をセットさせる信号として働き、データ
ラッチ回路ＤＬＴ１１，ＤＬＴ１２の出力である帰還側
信号Ａ１，Ａ２がフリップフロップＦＦ２１，ＦＦ２２
をリセットさせる信号として働く。そのため、フリップ
フロップＦＦ２１またはＦＦ１２の出力端子からパルス
信号が出力され、これがＯＲゲートＧ２を介してチャー
ジポンプ２４に対して周波数を上げるアップパルスＵＰ
として出力される。

【００３４】なお、フリップフロップＦＦ２１，Ｆ２２
は入力信号の立ち上がりエッジにのみ感応するポジアク
ティブ型であるため、シリアルデータ信号ＳＤＴｒがロ
ウレベルからハイレベルに変化するときにＦＦ２１の出
力にパルスが現れ、シリアルデータ信号ＳＤＴｒがハイ
レベルからロウレベルに変化するときはＦＦ２２の出力
にパルスが現れる。そして、これらのパルスがＯＲゲー
トＧ２で合成されて、チャージポンプに供給される。

【００３５】一方、データラッチ回路ＤＬＴ１１，ＤＬ
Ｔ１２の出力である帰還側信号Ａ１，Ａ２がデータラッ
チ回路ＤＬＴ２１，ＤＬＴ２２の出力である基準側信号
Ｃ１，Ｃ２よりも進んでいるときは、帰還側信号Ａ１，
Ａ２がフリップフロップＦＦ１１，ＦＦ１２をセットさ
せる信号として働き、基準側信号Ｃ１，Ｃ２がフリップ
フロップＦＦ１１，ＦＦ１２をリセットさせる信号とし
て働く。そのため、フリップフロップＦＦ１１またはＦ
Ｆ１２の出力端子からパルス信号が出力され、これがＯ
ＲゲートＧ１を介してチャージポンプ２４に対して周波
数を下げるダウンパルスＤＯＷＮとして出力される。

【００３６】上記フリップフロップＦＦ１１，Ｆ１２は
入力信号の立ち上がりエッジにのみ感応するポジアクテ
ィブ型であるため、シリアルデータ信号ＳＤＴｒがロウ
レベルからハイレベルに変化するときにＦＦ１１の出力
にパルスが現れ、シリアルデータ信号ＳＤＴｒがハイレ
ベルからロレベルに変化するときはＦＦ１２の出力にパ
ルスが現れる。そして、これらのパルスがＯＲゲートＧ
１で合成されて、チャージポンプに供給される。

【００３７】なお、図３の実線は、図２の位相比較器に
とって帰還クロックφｆの位相がシリアルデータ信号Ｓ
ＤＴｒよりも遅れている状態を、また破線は、帰還クロ
ックφｆの位相がシリアルデータ信号ＳＤＴｒよりも進
んでいる状態を示す。図面上、帰還クロックがシリアル
データよりも進んでいるように見えるのは、この実施例
の位相比較器を用いたＰＬＬ回路では、シリアルデータ
の立ち上がり、立ち下がりを、発振周期すなわち帰還ク
ロックの周期の１／２のところでロックさせるように動
作するためである。

【００３８】図３を参照すると明らかなように、図２の
位相比較器は同一データが連続することでシリアルデー
タＳＤＴｒが変化しないときは位相比較を行なわないの
で、位相が合っている状態において誤って帰還クロック
の位相がずれていると判定して発振器の周波数を変化さ
せてしまうのを回避することができる。しかも、図３の
位相比較器は、シリアルデータを帰還クロックの周期の
１／２だけ遅らせて位相比較する遅延回路を備え、しか
も基準側と帰還側とで同一段数のゲート回路およびフリ
ップフロップを有するので、常にシリアルデータに対し
て帰還クロックの立ち上がりをデータの周期の中間位置
に合わせることができ、これによってシリアルデータの
入力マージンを大きくできるつまりシリアルデータのジ
ッタが大きくてもフリップフロップは帰還クロックによ
って正確にデータを取り込むことができる。

【００３９】図４に、上記電圧制御発振器２６の具体的
な回路例を、また図５に、上記位相比較器２２Ｂを構成
する遅延回路ＤＬＹの具体的な回路例をそれぞれ示す。
なおＭＯＳＦＥＴを表す記号のゲート部分に丸印の付さ
れているトランジスタはＰチャネル型ＭＯＳＦＥＴであ
り、丸印の付されていないＮチャネル型ＭＯＳＦＥＴと
区別される。

【００４０】この実施例の遅延回路ＤＬＹは、電圧制御
発振器２６と同様に複数（４個）の差動ゲート回路ＤＧ
Ｔと、レベルシフト回路ＬＳＦと、バイアス回路ＢＩＡ
Ｓとから構成されている。電圧制御発振器２６では最後
の差動ゲート回路の出力が初段の差動ゲート回路の入力
端子に帰還されることでリングオシレータを構成してい
るのに対し、遅延回路ＤＬＹではそのような帰還経路が
設けられておらず、単に遅延回路として機能する。

【００４１】また、上記バイアス回路ＢＩＡＳは、ロー
パスフィルタからの制御信号Ｓvcoをゲートに受け差動
ゲート回路ＤＧＴを構成する定電流用ＭＯＳＦＥＴとカ
レントミラー接続されたＭＯＳＦＥＴ Ｑ１と、該ＭＯ
ＳＦＥＴＱ１と直列に接続され差動ゲート回路ＤＧＴを
構成する負荷ＭＯＳＦＥＴとカレントミラー接続された
ＭＯＳＦＥＴ Ｑ２とにより構成され、電源電圧をＱ１
とＱ２のコンダクタンスの比で分割した電圧を差動ゲー
ト回路ＤＧＴの定電流ＭＯＳＦＥＴ Ｑｃおよび負荷Ｍ
ＯＳＦＥＴ Ｑｄのゲートにバイアス電圧として供給す
る。

【００４２】これによって、遅延回路ＤＬＹは発振器の
リングオシレータの発振信号の周期の１／２の遅延時間
を有し、しかもローパスフィルタからの制御信号Ｓvco
に応じてバイアス回路ＢＩＡＳが差動ゲート回路の定電
流ＭＯＳＦＥＴに流れる電流を変化させることにより発
振信号の周期が変ったときに、遅延回路ＤＬＹの遅延時
間も同じように変化されるようになる。その結果、この
実施例の遅延回路をシリアルデータ信号の遅延回路とし
て含む位相比較器は、電圧制御発振器２６においてロー
パスフィルタからの制御信号Ｓvcoに応じて帰還クロッ
クの位相がずらされると、シリアルデータの位相も同じ
ようにずらされるので、位相ずれにより形成されるアッ
プパルスＵＰやダウンパルスＤＯＷＮのパルス幅が変動
するのを防止することができる。

【００４３】また、この実施例の遅延回路ＤＬＹは、電
圧制御発振器２６と同一の構成であるため、プロセスば
らつきや温度変動あるいは電源電圧が変動して発振周期
が変化したとき、遅延回路の遅延時間も同じように変化
するようになる。しかも、この実施例の発振器および遅
延回路は、各差動ゲート回路ＤＧＴ内の負荷ＭＯＳＦＥ
Ｔと並列に、ゲートとドレインが結合されたいわゆるダ
イオード接続のクランプＭＯＳＦＥＴ Ｑｐが接続され
ており、差動ゲート回路ＤＧＴの出力信号が１．２Ｖ〜
１．３Ｖのように小さな振幅に制限されるように構成さ
れている。これによって、発振器は極めて高い周波数ま
で発振動作することができ、遅延回路はその発振周期の
ちょうど１／２の遅延時間となる。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例では、第２の位相比較器
２２Ｂ内に、帰還クロックによってシリアルデータをラ
ッチする第１のデータラッチ回路（ＤＬＴ１１，ＤＬＴ
１２）と、遅延回路により遅延されたシリアルデータ信
号によってラッチ動作を行なう第２のデータラッチ回路
（ＤＬＴ２１，ＤＬＴ２２）と、上記第１のデータラッ
チ回路の出力をセット入力信号としかつ上記第２のデー
タラッチ回路の出力をリセット入力信号とする第１のフ
リップフロップ（ＦＦ１１，ＦＦ１２）と、上記第２の
データラッチ回路の出力をセット入力信号としかつ上記
第１のデータラッチ回路の出力をリセット入力信号とす
る第２のフリップフロップ（ＦＦ２１，ＦＦ２２）とを
それぞれ２つずつ設けているが、１つずつ（例えばＤＬ
Ｔ１１，ＤＬＴ２１，ＦＦ１１，ＦＦ２１）とすること
も可能である。また、その場合、ＯＲゲートＧ１，Ｇ２
も不用である。

【００４５】さらに、上記発振器および遅延回路を構成
する論理ゲート回路は、差動ゲート回路に限らず、例え
ばＮＯＲゲート回路あるいはＮＡＮＤゲート回路などで
あってもよい。また、上記実施例のＰＬＬ回路ではチャ
ージポンプ回路２４の後段にローパスフィルタ２５と電
圧制御発振器２６を設けたが、これらの代わりに電圧−
電流変換回路と電流制御発振器を用いることも可能であ
る。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路を内蔵したシリアル・パラレル変換回路に適用した
場合について説明したが、本発明はＰＬＬ回路を内蔵す
る半導体集積回路に利用することができる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４８】すなわち、帰還クロックの位相ずれが小さ
いとともに周波数引き込み時間が短くかつ形成されるク
ロックのジッタが小さいＰＬＬ回路および応答時間すな
わちデータ送受信動作の開始が早くデータのジッタに対
する許容範囲が大きなシリアル・パラレル変換回路を実
現することができる。

【図面の簡単な説明】

【図１】本発明を適用したＰＬＬ回路の一実施例を示す
ブロック図である。

【図２】図１のＰＬＬ回路における第２の位相比較器の
具体的な回路例を示す回路構成図である。

【図３】図２の位相比較器の動作タイミングを示すタイ
ミングチャートである。

【図４】図１のＰＬＬ回路における電圧制御発振器の具
体的な回路例を示す回路構成図である。

【図５】図２の位相比較器における遅延回路の具体的な
回路例を示す回路構成図である。

【図６】従来の位相比較器の構成例を示す回路構成図で
ある。

【図７】従来の位相比較器の他の構成例を示す回路構成
図である。

【図８】本発明に係るＰＬＬ回路を適用して有効な装置
の一例としてのシリアル・パラレル変換回路の概略構成
を示すブロック図である。

【図９】従来のＰＬＬ回路の構成例を示すブロック図で
ある。

【符号の説明】

１ パラレル−シリアル変換回路 ２ シリアル−パラレル変換回路 ３，４ ＰＬＬ回路 ２１ 分周器 ２２Ａ 周波数比較回路（第１の位相比較器） ２２Ｂ 位相比較回路（第２の位相比較器） ２３Ａ，２３Ｂ 選択回路 ２４ チャージポンプ ２５ ローパスフィルタ ２６ 電圧制御発振器 ＬＳＦ レベルシフト回路 ＤＬＹ 遅延回路 ＤＧＴ 差動ゲート回路（論理ゲート回路） ＤＬＴ１１，ＤＬＴ１２ 第１のデータラッチ回路 ＤＬＴ２１，ＤＬＴ２２ 第２のデータラッチ回路 ＦＦ１１，ＦＦ１２ 第１のフリップフロップ ＦＦ２１，ＦＦ２２ 第２のフリップフロップ φ０ 基準クロック φｆ 帰還クロック

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準クロックと帰還クロックとの位相を
   比較する第１の位相比較器と、シリアルデータと帰還ク
   ロックとの位相を比較する第２の位相比較器と、複数の
   論理ゲート回路からなり上記第１および第２の位相比較
   器で検出された位相差に応じて発振動作が制御される発
   振器とを備え、先ず第１の位相比較器を選択して周波数
   の引き込みを行なってから第２の位相比較器を選択して
   位相合わせを行なうようにされたＰＬＬ回路において、 上記第２の位相比較器には上記発振器と同一の数の論理
   ゲート回路で構成されかつ上記発振器と共通の制御信号
   により遅延時間が制御される遅延回路と、該遅延回路で
   上記シリアルデータを遅延した信号と上記帰還クロック
   との位相差に応じた信号を発生するパルス形成回路とが
   設けられてなることを特徴とするＰＬＬ回路。
2. 【請求項２】 上記発振器および遅延回路を構成する論
   理ゲート回路には出力レベルをクランプするクランプ素
   子が設けられていることを特徴とする請求項１に記載の
   ＰＬＬ回路。
3. 【請求項３】 上記発振器および遅延回路を構成する論
   理ゲート回路は、差動ゲート回路であることを特徴とす
   る請求項１または２に記載のＰＬＬ回路。
4. 【請求項４】 上記パルス形成回路は、帰還クロックに
   よってシリアルデータをラッチする第１のデータラッチ
   回路と、上記遅延回路により遅延されたシリアルデータ
   信号によってラッチ動作を行なう第２のデータラッチ回
   路と、上記第１のデータラッチ回路の出力をセット入力
   信号としかつ上記第２のデータラッチ回路の出力をリセ
   ット入力信号とする第１のフリップフロップと、上記第
   ２のデータラッチ回路の出力をセット入力信号としかつ
   上記第１のデータラッチ回路の出力をリセット入力信号
   とする第２のフリップフロップとに含んでなることを特
   徴とする請求項１、２または３に記載のＰＬＬ回路。
5. 【請求項５】 請求項１、２、３または４に記載のＰＬ
   Ｌ回路と、受信したパラレルデータをシリアルデータに
   変換して出力するパラレル−シリアル変換回路と、受信
   したシリアルデータをパラレルデータに変換して出力す
   るシリアル−パラレル変換回路とを備え、上記シリアル
   −パラレル変換回路は上記ＰＬＬ回路から出力されるク
   ロックによって動作するとともに、上記パラレル−シリ
   アル変換回路は上記ＰＬＬ回路とは異なるＰＬＬ回路で
   形成されたクロックによって動作するように構成されて
   いることを特徴とするシリアル・パラレル変換回路。