JP2010122858A - 半導体回路及び信号伝送システム - Google Patents

Abstract

【課題】ＰＣＩエキスプレスに準拠するリンク伝送路に接続されたＰＨＹ回路を備え、Ｌ１ステートにおいて従来技術に比較して消費電力を大幅に削減できる半導体回路を提供する。
【解決手段】
クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。また、リンクコントローラ５１は、Ｌ１ステートにおいてＰＬＬ回路５５の動作を停止する。ＰＨＹ回路５２は、Ｌ１ステートにおいて、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２からのデータパケットを検出する。
【選択図】図１

Description

本発明は、ＰＣＩエキスプレス（PCI Express）規格に準拠するリンク伝送路に接続されたＰＨＹ回路（ＰＣＩエキスプレスの物理層のフィジカルコーディングサブレイヤの信号を伝送するインターフェース回路をいう。）を備えた半導体回路及び当該半導体回路を用いた信号伝送システムに関する。

近年、ＰＣボード上のＬＳＩ間の通信、ＰＣボード間の通信及び比較的短いケーブルを介する装置間の通信などの通信において、第３世代のＰＣ用インターフェース規格であるＰＣＩエキスプレスが採用されている（非特許文献１参照。）。図９は、ＰＣＩエキスプレスを採用した従来技術に係るＰＣボード５００の構成を示すブロック図である。図９において、ＰＣボード５００はＣＰＵ５０１と、ＣＰＵ５０１をＰＣＩエキスプレスリンク５０７に接続するルートコンプレックスデバイス５０２と、ルートコンプレックスデバイス５０２にＰＣＩエキスプレスリンク５０７を介して接続されたエンドポイントデバイス５０４と、基準クロック信号発生回路５０６とを備えて構成される。ここで、エンドポイントデバイス５０４は、グラフィックスカード又はＵＳＢホストコントローラなどの半導体回路である。また、ＰＣＩエキスプレスリンク５０７は、少なくとも１組の片方向の差動伝送路を含むデュアルシンプレックス方式のリンク伝送路である。

図９において、基準クロック信号発生回路５０６は、例えば１００メガヘルツの周波数を有する基準クロック信号ＲＥＦＣＬＫを発生して、ルートコンプレックスデバイス５０２のＰＬＬ回路５０３及びエンドポイントデバイス５０４のＰＬＬ回路５０５に出力する。ＰＬＬ回路５０３及び５０５はそれぞれ、入力される基準クロック信号ＲＥＦＣＬＫに基づいて２．５ギガヘルツの周波数を有する信号伝送用クロック信号を発生し、発生された信号伝送用クロック信号に従ってデータをデータパケットにパケット化し、ＰＣＩエキスプレスリンク５０７を介して通信相手のデバイスに送信する。

ＰＣＩエキスプレスでは、ソフトウェアの補助なしにハードウェアでＰＣＩエキスプレスリンク５０７のステートを制御して電力管理を行うＡＳＰＭ（Active State Power Management）が用いられる。図１０は、従来技術に係るＰＣＩエキスプレスにおけるＬＴＳＳＭ（Link Training and Status State Machine）のステート図である。図１０において、Ｌ０ステートはＰＣＩエキスプレスリンク５０７がアクティブである通常の動作状態であって、ＰＣＩエキスプレスリンク５０７を介して制御パケットやデータパケットを送受信できる動作状態である。また、Ｌ１ステートにおいてＰＣＩエキスプレスリンク５０７は電気的なアイドル状態であり、デバイス５０２，５０４内のＰＬＬ回路５０３，５０５の停止が許可されている。ＡＳＰＭにおいて、Ｌ０ステートからＬ１ステートに遷移したときには、ＰＣＩエキスプレスリンク５０７の復旧を行うためのリカバリステートを経てＬ０ステートに遷移する。Ｌ１ステートにおいてＰＬＬ回路５０６，５０７の動作を停止する場合には、例えば、ＰＣボード５００の消費電力をＬ０ステートにおける消費電力の１０％〜２０％程度にできるので、ＰＣボード５００を搭載するラップトップのパーソナルコンピュータなどの消費電力を削減できる。

特開２００６−３３８３８０号公報。 "PCI Express Base Specification Revision 1.1", Peripheral Component Interconnect-Special Interest Group, March 2005. "PHY Interface for the PCI Express Architecture", Version 1.00, Intel, June 2003.

しかしながら、ＰＣＩエキスプレスではＬ１ステートにおいてルートコンプレックスデバイス５０２及びエンドポイントデバイス５０４内部の各ＰＬＬ回路５０３，５０５の動作を停止することが許可されているにもかかわらず、実際には、各デバイス５０２及び５０４の動作を安定させるために、ＰＬＬ回路５０３，５０５の動作は停止されていないことが多い。具体的には、ルートコンプレックスデバイス５０２とエンドポイントデバイス５０４との相性によってはＬ１ステートからＬ０ステートに安定して復帰させることができず、その結果、Ｌ１ステートにおいてＰＬＬ回路５０３，５０５の各動作を停止させない場合に比較して、ＰＣＩエキスプレスリンク５０７の初期化に伴って消費電力が増加してしまうことがあった。このため、例えば、特許文献１においては、所定の条件の下ではＬ０ステートからＬ１ステートへの遷移を行わないように制御していた。さらに、一般に、基準クロック信号ＲＥＦＣＬＫは、Ｌ１ステートにおいてＰＣＩエキスプレスリンク５０７の状態を検出するために用いられているので、Ｌ１ステートにおいて上記ＰＬＬ回路５０３，５０５の動作を停止させた場合にも、各デバイス５０２及び５０４に対する基準クロック信号ＲＥＦＣＬＫの供給は停止されない。

従って、従来はＬ１ステートにおいて、エンドポイントデバイス５０４のＰＬＬ回路５０５の動作を停止させないのみならず、基準クロック信号発生回路５０６の動作も停止させないので、ＰＣボード５００の消費電力を削減できず、ＡＳＰＭを用いることによる消費電力削減の効果を十分に発揮することができないという問題点があった。

本発明の目的は以上の問題点を解決し、ＰＣＩエキスプレスに準拠するリンク伝送路に接続されたインターフェース回路を備えた入出力機能を有する半導体回路であって、特にＬ１ステートにおいて従来技術に比較して消費電力を大幅に削減できる半導体回路とそれを用いた信号伝送システムを提供することにある。

第１の発明に係る半導体回路は、ＰＣＩエキスプレス規格に準拠し、リンク伝送路がアクティブであるＬ０ステートと、上記リンク伝送路が電気的なアイドル状態であるＬ１ステートとを有するリンク伝送路に接続されたインターフェース回路を備え、入出力機能を有する半導体回路において、上記半導体回路の外部に設けられた基準クロック信号発生手段によって発生された基準クロック信号と、上記基準クロック信号とは別のクロック信号とのうちの１つのクロック信号を選択して上記インターフェース回路に出力するスイッチ手段と、上記Ｌ０ステートにおいて上記基準クロック信号を上記インターフェース回路に出力し、上記Ｌ１ステートにおいて上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御するクロック制御手段とを備えたことを特徴とする。

上記半導体回路において、上記クロック制御手段は、上記リンク伝送路のステートが上記Ｌ０ステートから上記Ｌ１ステートに遷移するときに、上記基準クロック信号の上記インターフェース回路への出力を所定の第１の時間期間だけ停止した後に上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御し、上記リンク伝送路のステートが上記Ｌ１ステートから上記Ｌ０ステートに遷移する前に、上記別のクロック信号の上記インターフェース回路への出力を所定の第２の時間期間だけ停止した後に上記基準クロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御することを特徴とする。

また、上記半導体回路において、上記インターフェース回路は、上記Ｌ１ステートにおいて、上記リンク伝送路から受信されるデータパケットの有無を上記別のクロック信号を用いて検出することを特徴とする。

さらに、上記半導体回路において、上記クロック制御手段は、上記Ｌ１ステートにおいて、上記基準クロック信号の発生を停止するように上記基準クロック信号発生手段を制御することを特徴とする。

またさらに、上記半導体回路において、上記別のクロック信号を発生する発振手段をさらに備えたことを特徴とする。

また、上記半導体回路において、上記別のクロック信号は、上記半導体回路の外部に設けられた発振手段によって発生されたことを特徴とする。

さらに、上記半導体回路において、上記別のクロック信号の周波数は上記基準クロック信号の周波数と同一であるように設定されたことを特徴とする。

またさらに、上記半導体回路において、上記半導体回路は、上記リンク伝送路のステートを上記Ｌ０ステートとＬ１ステートとの間で遷移させるリンク制御手段をさらに備え、上記インターフェース回路は、上記Ｌ０ステートにおいて上記基準クロック信号に基づいてデータパケットを上記リンク伝送路に対して出力するための信号伝送用クロック信号を発生するＰＬＬ回路を備え、上記リンク制御手段は、上記Ｌ１ステートにおいて上記ＰＬＬ回路の動作を停止するように制御することを特徴とする。

また、上記半導体回路において、上記インターフェース回路と上記リンク制御手段とは、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）インターフェース規格に準拠する信号伝送路を介して接続されたことを特徴とする。

さらに、上記半導体回路はエンドポイントデバイスであることを特徴とする。

第２の発明に係る信号伝送システムは、上記半導体回路と、上記リンク伝送路を介して上記半導体回路のインターフェース回路に接続され、上記インターフェース回路とデータパケットを送受信する別の半導体回路と、上記基準クロック信号発生回路とを備えたことを特徴とする。

本発明に係る半導体回路及び当該半導体回路を用いた信号伝送システムによれば、上記半導体回路の外部に設けられた基準クロック信号発生手段によって発生された基準クロック信号と、上記基準クロック信号とは別のクロック信号とのうちの１つのクロック信号を選択して上記インターフェース回路に出力するスイッチ手段と、上記Ｌ０ステートにおいて上記基準クロック信号を上記インターフェース回路に出力し、上記Ｌ１ステートにおいて上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御するクロック制御手段とを備えたので、Ｌ１ステートにおいてインターフェース回路内のＰＬＬ回路及び基準クロック信号発生手段の各動作を停止させることができ、従来技術に比較して大幅に消費電力を削減できる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は、本発明の第１の実施形態に係るＰＣボード１００の構成を示すブロック図である。図２は、Ｌ０ステートからＬ１ステートへの遷移時の図１のＰＣボード１００の動作を示すタイミングチャートであり、図３は、Ｌ１ステートからＬ０ステートへの遷移時の図１のＰＣボード１００の動作を示すタイミングチャートである。

図１において、ＰＣボード１００はＣＰＵ１と、ＣＰＵ１をＰＣＩエキスプレスリンク４に接続するルートコンプレックスデバイス２と、ルートコンプレックスデバイス２にＰＣＩエキスプレスリンク４を介して接続されたエンドポイントデバイス５と、エンドポイントデバイス２の外部に設けられた基準クロック信号発生回路３とを備えて構成される。ここで、エンドポイントデバイス５は、例えば、メモリーカードコントローラの半導体回路であり、ＰＣＩエキスプレスリンク４を介してデータパケットを入出力する機能を有する。また、ＰＣＩエキスプレスリンク４は、１組の片方向の差動伝送路を含むデュアルシンプレックス方式のリンク伝送路であり、ＰＣＩエキスプレスリンク４がアクティブであるＬ０ステートと、ＰＣＩエキスプレスリンク４が電気的なアイドル状態であるＬ１ステートとを有する。また、ルートコンプレックスデバイス２は、エンドポイントデバイス５のＰＨＹ回路５２とデータパケットを送受信する半導体回路である。

本実施形態に係るエンドポイントデバイス５は、エンドポイントデバイス５の外部に設けられた基準クロック信号発生回路３によって発生された基準クロック信号ＲＥＦＣＬＫと、基準クロック信号ＲＥＦＣＬＫとは別のクロック信号ＣＬ２とのうちの１つのクロック信号を選択してＰＨＹ回路５２に出力するスイッチＳＷと、Ｌ０ステートにおいて基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力し、Ｌ１ステートにおいてクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するクロックコントローラ５３とを備えたことを特徴としている。

基準クロック信号発生回路３は、詳細後述するように、ローレベルの基準クロック信号要求信号ＣＬＫＲＥＱ＃に応答して、１００メガヘルツの周波数で繰り返すパルス形状を有する基準クロック信号ＲＥＦＣＬＫを発生してルートコンプレックスデバイス２のＰＬＬ回路２１及びエンドポイントデバイス５のスイッチＳＷの接点ｃに出力する。また、基準クロック信号発生回路３は、ハイレベルの基準クロック信号要求信号ＣＬＫＲＥＱ＃に応答して、基準クロック信号ＲＥＦＣＬＫの発生を停止する。

エンドポイントデバイス５は、リンクコントローラ５１と、ＰＨＹ回路５２と、クロックコントローラ５３と、発振回路５４と、スイッチＳＷと、終端抵抗Ｒｔとを備えた回路モデルで構成される。ここで、リンクコントローラ５１は、ＰＣＩエキスプレスの物理層のＭＡＣ層（Media Access Layer）の信号を伝送するＬＳＩであって、ＰＣＩエキスプレスリンク４のステートを図１０のステート図に従って遷移させる。また、ＰＨＹ回路５２は、ＰＣＩエキスプレスの物理層のフィジカルコーディングサブレイヤの信号を伝送するインターフェース回路のＬＳＩである。さらに、リンクコントローラ５１及びＰＨＹ回路５２はそれぞれ、ＩＰ（Intellectual Property）ベンダによって提供されるＩＰコアであって、ＰＩＰＥインターフェース規格（非特許文献２参照。以下、ＰＩＰＥという。）に準拠する信号伝送路を介して互いに接続されている。

Ｌ１ステートにおいて、リンクコントローラ５１は、ルートコンプレックスデバイス２からのデータパケットを受信したことを示す検出信号ＳＲｘをＰＨＹ回路５２Ａから受信すると、Ｌ１ステートからＬ０ステートへの遷移を予告するためのステート遷移予告信号ＳＬ１０を発生してクロックコントローラ５３に出力する。さらに、リンクコントローラ５１は、ＰＣＩエキスプレスリンク４のステートをＬ１ステートからＬ０ステートに切り換えるときに、Ｌ０ステート通知信号ＳＬ０を発生してＰＨＹ回路５２に出力する。また、リンクコントローラ５１は、ＰＣＩエキスプレスリンク４のステートをＬ０ステートからＬ１ステートに切り換えるときに、Ｌ１ステート通知信号ＳＬ１を発生してＰＨＹ回路５２及びクロックコントローラ５３に出力する。

ＰＨＹ回路５２は、ＰＬＬ回路５５と、ルートコンプレックスデバイス２からデータパケットを送信するための送信端子Ｔｘと、ルートコンプレックスデバイス２からデータパケットを受信するための受信端子Ｒｘと、スイッチＳＷからクロック信号ＣＬ１を入力するためのクロック端子ＣＬとを備える。ＰＨＹ回路５２は、リンクコントローラ５１からのＬ０ステート通知信号ＳＬ０に応答してＰＬＬ回路５５の動作を開始し、スイッチ回路ＳＷからのクロック信号ＣＬ１に基づいて、ＰＬＬ回路５５を用いて２．５ギガヘルツの周波数を有する信号伝送用クロック信号を発生し、当該信号伝送用クロック信号に従ってデータをデータパケットにパケット化し、送信端子Ｔｘ及びＰＣＩエキスプレスリンク４を介してルートコンプレックスデバイス２に送信する一方、受信端子Ｒｘを介してルートコンプレックスデバイス２からデータパケットを受信する。また、ＰＨＹ回路５２は、リンクコントローラ５１からのＬ１ステート通知信号ＳＬ１に応答してＰＬＬ回路５５の動作を停止する。さらに、ＰＨＹ回路５２は、Ｌ１ステートにおいて、スイッチ回路ＳＷからのクロック信号ＣＬ１を用いて、ルートコンプレックスデバイス２から受信端子Ｒｘを介して入力されるデータパケットの有無を検出し、ルートコンプレックスデバイス２からのデータパケットを検出すると、当該検出結果を示す検出信号ＳＲｘを発生してリンクコントローラ５１に出力する。

さらに、メモリーカードコントローラであるエンドポイントデバイス５が一般的に備えている発振回路である発振回路５４は例えば水晶発振回路であって、３０メガヘルツの周波数で繰り返すパルス形状を有するクロック信号ＣＬ２を発生して、スイッチＳＷの接点ａに出力する。ここで、一般に、メモリーカードコントローラであるエンドポイントデバイスの発振回路５４の動作は、当該エンドポイントデバイスを搭載するＰＣボード５００にメモリーカードが接続されていないときには停止されるように制御されるが、本実施形態において、発振回路５４は、ＰＣボード１００にメモリーカードが接続されているか否かに関係なく動作するように設定されている。

図１において、クロック信号要求信号ＣＬＫＲＥＱ＃を伝送するためのオープンドレイン信号線である信号線６は、プルアップ抵抗Ｒｐを介して正の電圧源Ｖｄｄに接続されており、ルートコンプレックスデバイス２の出力端子ＣＲ及びエンドポイントデバイス５の出力端子ＣＲは信号線６にワイヤードオア接続されている。ルートコンプレックスデバイス２及びエンドポイントデバイス５がＰＣＩエキスプレスリンク４を介して通信を行わないときには、ルートコンプレックスデバイス２及びエンドポイントデバイス５の各出力端子ＣＲはそれぞれハイインピーダンスになっており、このとき電圧源Ｖｄｄはクロック信号要求信号線５０６の電圧レベルを電源電圧Ｖｄｄであるハイレベルにプルアップしている。すなわち、ルートコンプレックスデバイス２及びエンドポイントデバイス５の各出力端子ＣＲがそれぞれハイインピーダンスにされることにより、ハイレベルのクロック信号要求信号ＣＬＫＲＥＱ＃が発生されて基準クロック信号発生回路３に出力される。

また、クロックコントローラ５３は、エンドポイントデバイス５のリンクコントローラ５１からのステート遷移予告信号ＳＬ１０に応答して、クロックコントローラ５３の出力端子ＣＲをローインピーダンスにすることにより、接地電位であるローレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して信号線６を介して基準クロック信号発生回路５０３に出力する。一方、ルートコンプレックスデバイス２は、エンドポイントデバイス５にデータを送信するときに、ルートコンプレックスデバイス２の出力端子ＣＲをローインピーダンスにすることにより、接地電位であるローレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して信号線６を介して基準クロック信号発生回路３に出力する。すなわち、クロックコントローラ５３の出力端子ＣＲ及びルートコンプレックスデバイス２の出力端子ＣＲのうちの少なくとも一方がローインピーダンスにされたときに、ローレベルのクロック信号要求信号ＣＬＫＲＥＱ＃が発生されて、基準クロック信号発生回路３に出力される。

さらに、クロックコントローラ５３は、リンクコントローラ５１からのＬ１ステート通知信号ＳＬ１及びステート遷移予告信号ＳＬ１０に応答して、詳細後述するようにスイッチＳＷを接点ａ，ｂ，ｃのうちの１つの接点を選択するように制御する。

ルートコンプレックスデバイス２は、基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫに基づいて、ＰＬＬ回路２１を用いて２．５ギガヘルツの周波数を有する信号伝送用クロック信号を発生し、当該信号伝送用クロック信号に従ってデータをパケット化し、ＰＣＩエキスプレスリンク４を介してエンドポイントデバイス５に送信する。

次に、図２を参照して、ＰＣＩエキスプレスリンク４のステートがＬ０ステートからＬ１ステートに遷移するときのＰＣボード１００の動作を説明する。図２において、タイミングｔ１より前のＬ０ステートの期間において、クロックコントローラ５３は、スイッチＳＷを接点ｃを選択するように制御するとともに、ローレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して基準クロック信号発生回路３に出力する。これに応答して、基準クロック信号発生回路３は基準クロック信号ＲＥＦＣＬＫを発生し、スイッチＳＷの接点ｃを介してクロック信号ＣＬ１としてＰＨＹ回路５２に出力する。ＰＨＹ回路５２は、基準クロック信号ＲＥＦＣＬＫであるクロック信号ＣＬ１に基づいて、ＰＬＬ回路５５を用いて２．５ギガヘルツの周波数を有する信号伝送用クロック信号を発生し、当該信号伝送用クロック信号に従ってデータをデータパケットにパケット化し、ＰＣＩエキスプレスリンク４を介してルートコンプレックスデバイス２に送信する一方、ルートコンプレックスデバイス２からデータパケットを受信する。

図２のタイミングｔ１において、リンクコントローラ５１は、ＰＣＩエキスプレスリンク４のステートをＬ０ステートからＬ１ステートに切り換えるとともに、Ｌ１ステート通知信号ＳＬ１を発生して、ＰＨＹ回路５２及びクロックコントローラ５３に出力する。これに応答して、ＰＨＹ回路５２はＰＬＬ回路５５の動作を停止する。さらに、タイミングｔ１より後であって基準クロック信号ＲＥＦＣＬＫの３回目の立ち下がりエッジのタイミングｔ２において、クロックコントローラ５３は、スイッチＳＷを接点ｂを選択するように制御することにより、ＰＨＹ回路５２へのクロック信号ＣＬ１の出力を停止する。次に、タイミングｔ２より後であって基準クロック信号ＲＥＦＣＬＫの４回目の立ち下がりエッジのタイミングｔ３において、クロックコントローラ５３はハイレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して基準クロック信号発生回路３に出力する。これに応答して、基準クロック信号発生回路３は基準クロック信号ＲＥＦＣＬＫの発生を停止する。さらに、タイミングｔ３より後であってクロック信号ＣＬ２の次の立ち上がりエッジのタイミングｔ４において、クロックコントローラ５３はスイッチＳＷを接点ａを選択するように制御する。これにより、発振回路５４からのクロック信号ＣＬ２は、スイッチＳＷの接点ａを介してクロック信号ＣＬ１としてＰＨＹ回路５２に出力される。タイミングｔ４以降のＬ１ステートの期間において、ＰＨＹ回路５２は、発振回路５４からのクロック信号ＣＬ２であるクロック信号ＣＬ１を用いて、ルートコンプレックスデバイス２から受信端子Ｒｘを介して入力されるデータパケットの有無を検出する。

次に、図３を参照して、ＰＣＩエキスプレスリンク４のステートがＬ１ステートからＬ０ステートに遷移するときのＰＣボード１００の動作を説明する。図３において、タイミングｔ５より前のＬ１ステートの期間において、クロックコントローラ５３は、スイッチＳＷを接点ａを選択するように制御するとともに、ハイレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して基準クロック信号発生回路３に出力する。これに応答して、基準クロック信号発生回路３は基準クロック信号ＲＥＦＣＬＫの発生を停止している。また、発振回路５４からのクロック信号ＣＬ２は、スイッチＳＷの接点ａを介してクロック信号ＣＬ１としてＰＨＹ回路５２に出力されている。さらに、ＰＬＬ回路５５の動作は停止されている。ＰＨＹ回路５２は、クロック信号ＣＬ１を用いて、ルートコンプレックスデバイス２から受信端子Ｒｘを介して入力されるデータパケットの有無を検出し、ルートコンプレックスデバイス２からデータパケットを受信したことを検出すると、検出信号ＳＲｘを発生してリンクコントローラ５１に出力する。これに応答して、リンクコントローラ５１は、ステート遷移予告信号ＳＬ１０を発生してクロックコントローラ５３に出力する。

タイミングｔ５において、クロックコントローラ５３は、ステート遷移予告信号ＳＬ１０に応答して、ローレベルのクロック信号要求信号ＣＬＫＲＥＱ＃を発生して基準クロック信号発生回路３に出力する。これに応答して、基準クロック信号発生回路３は基準クロック信号ＲＥＦＣＬＫを発生して、ＰＬＬ回路２１及びスイッチＳＷの接点ｃに出力する。次に、タイミングｔ５より後であってクロック信号ＣＬ２の次の立ち下がりエッジのタイミングｔ６において、クロックコントローラ５３は、スイッチＳＷを接点ｂを選択するように制御することにより、ＰＨＹ回路５２へのクロック信号ＣＬ１の出力を停止する。さらに、タイミングｔ６より後であってクロック信号ＣＬ２の２回目の立ち下がりエッジのタイミングｔ７において、クロックコントローラ５３はスイッチＳＷを接点ｃを選択するように制御する。これにより、基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫは、クロック信号ＣＬ１としてＰＨＹ回路５に出力される。ここで、基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力するタイミングｔ７は、リンクコントローラ５１からのＬ０ステート通知信号を受信するタイミングｔ８よりも前のタイミングに設定される。さらに、タイミングｔ８において、ＰＨＹ回路５２は、リンクコントローラ５１からのＬ０ステート通知信号に応答して、ＰＬＬ回路５５の動作を開始し、基準クロック信号ＲＥＦＣＬＫであるクロック信号ＣＬ１に基づいて、ＰＬＬ回路５５を用いて２．５ギガヘルツの周波数を有する信号伝送用クロック信号を発生し、当該信号伝送用クロック信号に従ってデータをデータパケットにパケット化し、ＰＣＩエキスプレスリンク４を介してルートコンプレックスデバイス２に送信する一方、ルートコンプレックスデバイス２からデータパケットを受信する。

図２において、クロックコントローラ５３は、Ｌ０ステートからＬ１ステートに遷移した後にスイッチＳＷを接点ｃから接点ｂを経由して接点ａを選択するように制御することにより、基準クロック信号ＲＥＦＣＬＫのＰＨＹ回路５２への出力を時間期間Ｔ１（＝ｔ４−ｔ２）だけ停止した後にクロック信号ＣＬ２をＰＨＹ回路５２に出力するように制御する。また、図３において、クロックコントローラ５３は、Ｌ１ステートからＬ０ステートに遷移する前に、スイッチＳＷを接点ａから接点ｂを経由して接点ｃを選択するように制御することにより、クロック信号ＣＬ２のＰＨＹ回路５２への出力を時間期間Ｔ２（＝ｔ７−ｔ６）だけ停止した後に基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力するように制御する。従って、クロックコントローラ５３に出力されるクロック信号ＣＬ１に基準クロック信号ＲＥＦＣＬＫ及びクロック信号ＣＬ２のパルス幅よりも非常に小さいパルス幅を有するひげ状のノイズが重畳せず、ＰＨＹ回路５２の動作は不安定にならない。なお、上記時間期間Ｔ１及びＴ２において、ＰＨＹ回路５２にはパルス形状を有するクロック信号が出力されないが、Ｌ１ステートにおいてＰＨＹ回路５２は、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２から受信端子Ｒｘを介して受信されるデータパケットの有無のみを検出するだけでよく、当該データパケットの内容を検出する必要はないので、ＰＨＹ回路５２の動作は不安定にならない。また、基準クロック信号ＲＥＦＣＬＫがクロック信号ＣＬ１としてＰＬＬ回路５５に入力されるタイミングｔ７において、ＰＬＬ回路５５はロック動作を開始するので、当該開始より前からクロック信号ＣＬ１が連続している必要はなく、時間期間Ｔ２においてパルス形状を有するクロック信号がＰＬＬ回路５５に入力されなくてもＰＨＹ回路５２の動作は不安定にならない。

本実施形態によれば、Ｌ０ステートにおいて基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力し、Ｌ１ステートにおいてクロック信号ＣＬ２をＰＨＹ回路５２に出力し、Ｌ１ステートにおいてＰＨＹ回路５２内のＰＬＬ回路５５及び基準クロック信号発生回路３の動作を停止させるので、Ｌ１ステートにおいて従来技術に比較して大幅に消費電力を削減できる。

なお、図１において、発振回路５４としては、ＰＣＩエキスプレスに準拠するＰＣＩエキスプレスリンクに接続された一般的なエンドポイントデバイスに内蔵されている発振回路であって、メガヘルツからキロヘルツのオーダーの周波数を有するクロック信号を発生する発振回路を用いればよい。すなわち、新たに発振回路５４を追加して設けることなく、本実施形態に係るエンドポイントデバイス５を実現できる。本実施形態において、Ｌ１ステートにおいて発振回路５４の動作は停止されない。しかしながら、発振回路５４によって発生されるクロック信号ＣＬ２の周波数はメガヘルツからキロヘルツのオーダーであり、ＰＬＬ回路５５によって発生される信号伝送用クロック信号の周波数２．５ギガヘルツに比較して十分に小さいので、Ｌ１ステートにおいて発振回路５４が動作していることによる消費電力の増加量は、Ｌ１ステートにおいてＰＬＬ回路５５を動作させたままに設定することによる消費電力の増加量に比較して十分に小さい。

一般に、ＰＣＩエキスプレスにおいて、ＰＨＹ回路５２は１００メガヘルツの周波数を有する基準クロック信号ＲＥＦＣＬＫを用いてルートコンプレックスデバイス２から受信端子Ｒｘに入力されるデータパケットの有無を検出するように設定されている。このため、Ｌ１ステートにおいてＰＨＹ回路５２に出力されるクロック信号ＣＬ２の周波数は基準クロック信号ＲＥＦＣＬＫの周波数である１００メガヘルツであることが望ましい。しかしながら、Ｌ１ステートにおいてＰＨＹ回路５２は、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２から受信端子Ｒｘに入力されるデータパケットの有無のみを検出するだけでよく、当該データパケットの内容を検出する必要はないので、実際には、クロック信号ＣＬ２の周波数は基準クロック信号ＲＥＦＣＬＫの周波数よりも小さくてもよい。また、一般に、Ｌ１ステートではＬ０ステートよりもＰＣＩエキスプレスリンク４に対するノイズの影響が大きいが、クロック信号ＣＬ２の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも小さくても、上記ノイズに対するマージンを持たせることはできる。ただし、クロック信号ＣＬ２の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも大きい場合には、エンドポイントデバイス５の動作マージンが小さいときにエンドポイントデバイス５が誤動作する可能性があるので、好ましくない。

また、ＰＣボード１００の動作は図２及び図３に示した各動作に限られない。Ｌ０ステートからＬ１ステートに遷移した後又はＬ１ステートからＬ０ステートに遷移する前に、ＰＨＹ回路５２に入力されるクロック信号ＣＬ１を基準クロック信号ＲＥＦＣＬＫと発振回路５４からのクロック信号ＣＬ２との間で切り換えるように、エンドポイントデバイス５を構成すればよい。また、Ｌ０ステートからＬ１ステートに遷移した後のタイミングであって、スイッチＳＷが接点ｂに切り換えられている期間中のタイミングにおいて、基準クロック信号ＲＥＦＣＬＫの発生を停止するように構成すればよい。さらに、Ｌ１ステートにおいてステート遷移予告信号ＳＬ１０を受信した後のタイミングであって、スイッチＳＷを接点ａから接点ｂに切り換える前のタイミングにおいて、基準クロック信号発生回路３の動作を開始させて基準クロック信号ＲＥＦＣＬＫを発生させるように構成すればよい。

第２の実施形態．
図４は、本発明の第２の実施形態に係るＰＣボード１００Ａの構成を示すブロック図である。図４において、ＰＣボード１００Ａは、ＣＰＵ１と、ＣＰＵ１をＰＣＩエキスプレスリンク４に接続するルートコンプレックスデバイス２と、ルートコンプレックスデバイス２にＰＣＩエキスプレスリンク４を介して接続されたエンドポイントデバイス５Ａと、基準クロック信号発生回路３と、例えば水晶発振回路である発振回路５４Ａを備えて構成される。また、エンドポイントデバイス５Ａは、リンクコントローラ５１と、ＰＨＹ回路５２と、クロックコントローラ５３と、スイッチＳＷと、終端抵抗Ｒｔとを備えた回路モデルで構成される。

本実施形態に係るＰＣボード１００Ａは、第１の実施形態に係るＰＣボード１００に比較して以下の点が異なる。
（ａ）３０メガヘルツの周波数で繰り返すパルス形状を有するクロック信号ＣＬ２Ａを発生してエンドポイントデバイス５ＡのスイッチＳＷの接点ａに出力する発振回路５４Ａをさらに備えたこと。
（ｂ）発振回路５４からのクロック信号ＣＬ２に代えて、発振回路５４Ａによって発生されたクロック信号ＣＬ２ＡをスイッチＳＷの接点ａに入力するエンドポイントデバイス５Ａを備えたこと。

ここで、エンドポイントデバイス５Ａのクロックコントローラ５３は、第１の実施形態のエンドポイントデバイス５のクロックコントローラ５３と同様に、Ｌ０ステートにおいて基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力し、Ｌ１ステートにおいてクロック信号ＣＬ２ＡをＰＨＹ回路５２に出力するようにスイッチＳＷを制御する。

第１の実施形態では、エンドポイントデバイス５に搭載された発振回路５４からのクロック信号ＣＬ２と基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫとの間でクロック信号を切り換えてＰＨＹ回路５２に出力するように構成した（図１参照。）。しかしながら、以下の場合には、従来技術に係るエンドポイントデバイスに追加の発振回路５４をエンドポイントデバイス５に搭載する必要があり、第１の実施形態のエンドポイントデバイス５及びＰＣボード１００を実現するためには、追加のコストが必要となる。
（１）エンドポイントデバイスに発振回路が搭載されていないとき。
（２）エンドポイントデバイスに発振回路が搭載されているときであって、当該発振回路によって発生されるクロック信号の周波数が例えば、基準クロック信号ＲＥＦＣＬＫの周波数である１００メガヘルツより高く、Ｌ１ステートにおいて当該発振回路の動作を停止して消費電流を削減する必要があるとき。

本実施形態によれば、上述した２つの場合においても、ＰＣボード１００Ａのエンドポイントデバイス５Ａの外部に予め搭載された発振回路であってメガヘルツからキロヘルツのオーダーの周波数（好ましくは、基準クロック信号ＲＥＦＣＬＫの周波数である１００メガヘルツである。）を有するクロック信号ＣＬ２Ａを発生する発振回路を発振回路５４Ａとして用いることにより、従来技術に係るエンドポイントデバイスに新たに発振回路５４Ａを追加して設けることなく、エンドポイントデバイス５Ａを実現できる。本実施形態において、Ｌ１ステートにおいて発振回路５４Ａの動作は停止されない。しかしながら、発振回路５４Ａによって発生されるクロック信号ＣＬ２Ａの周波数はメガヘルツからキロヘルツのオーダーであり、ＰＬＬ回路５５によって発生される信号伝送用クロック信号の周波数２．５ギガヘルツに比較して小さいので、Ｌ１ステートにおいて発振回路５４Ａが動作していることによる消費電力の増加量は、Ｌ１ステートにおいてＰＬＬ回路５５を動作させたままに設定することによる消費電力の増加量に比較して十分に小さい。

第３の実施形態．
図５は、本発明の第３の実施形態に係るＰＣボード１００Ｂの構成を示すブロック図である。図５において、ＰＣボード１００Ｂは、ＣＰＵ１と、ＣＰＵ１をＰＣＩエキスプレスリンク４に接続するルートコンプレックスデバイス２と、ルートコンプレックスデバイス２にＰＣＩエキスプレスリンク４を介して接続されたエンドポイントデバイス５Ｂと、基準クロック信号発生回路３とを備えて構成される。また、エンドポイントデバイス５Ｂは、リンクコントローラ５１と、ＰＨＹ回路５２と、クロックコントローラ５３と、発振回路５６ａ及びＰＬＬ回路５６ｂを備えたクロック信号発生回路５６と、スイッチＳＷと、終端抵抗Ｒｔとを備えた回路モデルで構成される。

本実施形態に係るＰＣボード１００Ｂは、第１の実施形態に係るＰＣボード１００に比較して以下の点が異なる。
（ａ）発振回路５４に代えて、発振回路５６ａによって発生されたクロック信号ＣＬ３に基づいてＰＬＬ回路５６ｂを用いて基準クロック信号ＲＥＦＣＬＫの周波数と同一の周波数（１００メガヘルツである。）を有するクロック信号ＣＬ２Ｂを発生し、スイッチＳＷの接点ａに出力するクロック信号発生回路５６を備えたエンドポイントデバイス５Ｂを備えたこと。

図５において、エンドポイントデバイス５Ｂのクロックコントローラ５３は、第１の実施形態のエンドポイントデバイス５のクロックコントローラ５３と同様に、Ｌ０ステートにおいて基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力し、Ｌ１ステートにおいてクロック信号ＣＬ２ＢをＰＨＹ回路５２に出力するようにスイッチＳＷを制御する。

一般に、ＰＣＩエキスプレスにおいて、ＰＨＹ回路５２は１００メガヘルツの周波数を有する基準クロック信号ＲＥＦＣＬＫを用いてルートコンプレックスデバイス２から受信端子Ｒｘに入力されるデータパケットの有無を検出するように設定されている。このため、Ｌ１ステートにおいてＰＨＹ回路５２に出力されるクロック信号の周波数は基準クロック信号ＲＥＦＣＬＫの周波数である１００メガヘルツであることが望ましい。しかしながら、第１の実施形態において、Ｌ１ステートにおいてＰＨＹ回路５２に出力されるクロック信号ＣＬ２の周波数は必ずしも１００メガヘルツではないので、ＰＨＹ回路５２によっては、Ｌ１ステートにおける動作が不安定になる可能性がある。本実施形態によれば、基準クロック信号ＲＥＦＣＬＫの周波数と同一の周波数を有するクロック信号ＣＬ２Ｂを発生してＬ１ステートにおいてＰＨＹ回路５２に出力するように構成したので、第１の実施形態に比較して安定して動作する。

なお、第２の実施形態のＰＣボード１００Ａにおいて、発振回路５４Ａに代えてクロック信号発生回路５６を備えるように構成してもよい。

第４の実施形態．
図６は本発明の第４の実施形態に係るＰＣボード１００Ｃの構成を示すブロック図であり、図７は図６のＰＣＩエキスプレスリンク４のステートと、パワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］の値と、ＰＨＹ回路５２Ａのステートとの関係を示す表である。図６において、ＰＣボード１００ＣはＣＰＵ１と、ＣＰＵ１をＰＣＩエキスプレスリンク４に接続するルートコンプレックスデバイス２と、ルートコンプレックスデバイス２にＰＣＩエキスプレスリンク４を介して接続されたエンドポイントデバイス５Ｃと、基準クロック信号発生回路３とを備えて構成される。また、エンドポイントデバイス５Ｃは、リンクコントローラ５１Ａと、ＰＬＬ回路５５を備えたＰＨＹ回路５２Ａと、クロックコントローラ５３と、発振回路５４と、スイッチＳＷと、終端抵抗Ｒｔとを備えた回路モデルで構成される。

本実施形態に係るＰＣボード１００Ｃは、第１の実施形態に係るＰＣボード１００に比較して以下の点が異なる。
（ａ）Ｌ１ステート通知信号ＳＬ１をＰＨＹ回路５２Ａに送信してからスイッチＳＷを接点ｃから接点ｂに切り換えるまでの期間において、ＰＨＹ回路５２ＡのＰＬＬ回路５５の動作を強制的に停止するためのパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］を発生してＰＨＹ回路５２Ａに出力することにより、ＰＬＬ回路５５の動作を強制的に停止するリンクコントローラ５１Ａを備えたエンドポイントデバイス５Ｃを備えたこと。

図８は、従来技術に係るエンドポイントデバイスにおけるＰＣＩエキスプレスリンクのステートと、ＰＩＰＥにおいて定義されているパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］の値と、ＰＨＹ回路のステートとの関係を示す表である。図８に示すように、リンクコントローラは、ＰＣＩエキスプレスリンクのＬ０，Ｌ０ｓ，Ｌ１及びＬ２ステート（図１０参照。）において、ＰＨＹ回路のＰ０，Ｐ０ｓ、Ｐ１及びＰ２ステートを示す各パワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］を発生してＰＨＹ回路に出力する。ＰＩＰＥでは、ＰＨＹ回路は、ＰＣＩエキスプレスリンクのＬ１ステートに対応するＰ１ステートにおいて当該ＰＨＹ回路内のＰＬＬ回路の動作を停止することを許可されており、ＰＣＩエキスプレスリンクのＬ２ステート（図９参照。）に対応するＰ２ステートにおいて当該ＰＨＹ回路内のＰＬＬ回路の動作を強制的に停止する。一般に、ＰＣボードをＬＳＩ化するときには、開発工期の短縮及び開発コストの削減のために、ＰＨＹ回路及びリンクコントローラをＩＰコアとして入手し、入手したＰＨＹ回路及びリンクコントローラをＩＰコアをＰＩＰＥに準拠する信号伝送路を用いて互いに接続する。このとき、実際には、ＰＨＹ回路のＬ１ステートからＬ０ステートへの復帰時の動作を安定させるために、Ｌ１ステートに対応するＰ１ステートにおいてＰＨＹ回路内のＰＬＬ回路の動作を停止させないように設計する。この場合には、第１の実施形態のエンドポイントデバイス５を実現できず、Ｌ１ステートにおいて基準クロック信号ＲＥＦＣＬＫを発生する基準クロック信号発生回路及びＰＨＹ回路内のＰＬＬ回路によって電流が消費され、消費電力を削減できない。

本実施形態において、リンクコントローラ５１Ａは、Ｌ１ステート通知信号ＳＬ１をＰＨＹ回路５２Ａに送信するタイミングｔ１からスイッチＳＷを接点ｃから接点ｂに切り換えるまでのタイミングｔ２までのＬ１ステートの期間（図２参照。）において、図７に示すように、Ｐ２ステートを示すパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］を発生してＰＨＹ回路５２Ａに出力する。これに応答して、ＰＨＹ回路５２Ａは、ＰＬＬ回路５５の動作を強制的に停止する。その後、Ｐ２ステートを示すパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］のＰＨＹ回路５２Ａへの出力は、図３のタイミングｔ５においてステート遷移予告信号ＳＬ１０が発生され、タイミングｔ７においてスイッチＳＷが接点ｂから接点ｃに切り換えられた後まで維持される。従って、本実施形態によれば、第１の実施形態に比較して、Ｐ１ステートにおいてＰＬＬ回路５５の動作を停止しない一般的なＰＨＹ回路５２を用いて、安価なエンドポイントデバイス５Ｃ及びＰＣボード１００Ｃを提供できる。

なお、第１乃至第３の実施形態において、Ｐ１ステートにおいてＰＬＬ回路５５の動作を停止する仕様のＰＨＹ回路５２の場合には、リンクコントローラ５１は、Ｐ１ステートを示すパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］をＬ１ステート通知信号ＳＬ１としてＰＨＹ回路５２に出力しても良い。

上記各実施形態において、エンドポイントデバイス５，５Ａ，５Ｂ，５Ｃはメモリーカードコントローラの半導体回路であったが、本発明はこれに限られず、ＰＣＩエキスプレスグラフィックス又はＵＳＢホストコントローラなどのエンドポイントデバイスであって、リンク伝送路であるＰＣＩエキスプレスリンク４に接続されたインターフェース回路であるＰＨＹ回路を備え、入出力機能を有する半導体回路であってもよい。さらに、ＰＣＩエキスプレスリンク４に接続されたインターフェース回路を備え、入出力機能を有するＰＣＩエキスプレススイッチ、ＰＣＩエキスプレスルートコンプレックスデバイスなどの半導体回路であってもよい。例えば、ルートコンプレックスデバイス２を、エンドポイントデバイス５，５Ａ，５Ｂ又は５Ｃと同様に構成してもよい。

また、上記各実施形態において、ＰＣＩエキスプレスリンク４は１組の片方向の差動伝送路を含んだが、本発明はこれに限られず、複数組の片方向の差動伝送路を含んでもよい。

以上詳述したように、本発明に係る半導体回路及び当該半導体回路を用いた信号伝送システムによれば、上記半導体回路の外部に設けられた基準クロック信号発生手段によって発生された基準クロック信号と、上記基準クロック信号とは別のクロック信号とのうちの１つのクロック信号を選択して上記インターフェース回路に出力するスイッチ手段と、上記Ｌ０ステートにおいて上記基準クロック信号を上記インターフェース回路に出力し、上記Ｌ１ステートにおいて上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御するクロック制御手段とを備えたので、Ｌ１ステートにおいてインターフェース回路内のＰＬＬ回路及び基準クロック信号発生手段の各動作を停止させることができ、従来技術に比較して大幅に消費電力を削減できる。

本発明の第１の実施形態に係るＰＣボード１００の構成を示すブロック図である。 Ｌ０ステートからＬ１ステートへの遷移時の図１のＰＣボード１００の動作を示すタイミングチャートである。 Ｌ１ステートからＬ０ステートへの遷移時の図１のＰＣボード１００の動作を示すタイミングチャートである。 本発明の第２の実施形態に係るＰＣボード１００Ａの構成を示すブロック図である。 本発明の第３の実施形態に係るＰＣボード１００Ｂの構成を示すブロック図である。 本発明の第４の実施形態に係るＰＣボード１００Ｃの構成を示すブロック図である。 図６のＰＣＩエキスプレスリンク４のステートと、パワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］の値と、ＰＨＹ回路５２Ａのステートとの関係を示す表である。 従来技術に係るエンドポイントデバイスにおけるＰＣＩエキスプレスリンクのステートと、ＰＩＰＥにおいて定義されているパワーダウン信号ＰＯＷＥＲＤＯＷＮ［１：０］の値と、ＰＨＹ回路のステートとの関係を示す表である。 ＰＣＩエキスプレスを採用した従来技術に係るＰＣボード５００の構成を示すブロック図である。 従来技術に係るＰＣＩエキスプレスにおけるＬＴＳＳＭのステート図である。

符号の説明

１…ＣＰＵ、
２…ルートコンプレックスデバイス、
３…基準クロック信号発生回路、
４…ＰＣＩエキスプレスリンク、
５，５Ａ，５Ｂ，５Ｃ…エンドポイントデバイス、
２１，５５，５６ｂ…ＰＬＬ回路、
５１，５１Ａ…リンクコントローラ、
５２，５２Ａ…ＰＨＹ回路、
５３…クロックコントローラ、
５４，５４Ａ，５６ａ…発振回路、
５６…クロック信号発生回路、
１００，１００Ａ，１００Ｂ，１００Ｃ…ＰＣボード、
ＳＷ…スイッチ。

Claims (11)

1. ＰＣＩエキスプレス（PCI Express）規格に準拠し、リンク伝送路がアクティブであるＬ０ステートと、上記リンク伝送路が電気的なアイドル状態であるＬ１ステートとを有するリンク伝送路に接続されたインターフェース回路を備え、入出力機能を有する半導体回路において、
   上記半導体回路の外部に設けられた基準クロック信号発生手段によって発生された基準クロック信号と、上記基準クロック信号とは別のクロック信号とのうちの１つのクロック信号を選択して上記インターフェース回路に出力するスイッチ手段と、
   上記Ｌ０ステートにおいて上記基準クロック信号を上記インターフェース回路に出力し、上記Ｌ１ステートにおいて上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御するクロック制御手段とを備えたことを特徴とする半導体回路。
2. 上記クロック制御手段は、
   上記リンク伝送路のステートが上記Ｌ０ステートから上記Ｌ１ステートに遷移するときに、上記基準クロック信号の上記インターフェース回路への出力を所定の第１の時間期間だけ停止した後に上記別のクロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御し、
   上記リンク伝送路のステートが上記Ｌ１ステートから上記Ｌ０ステートに遷移する前に、上記別のクロック信号の上記インターフェース回路への出力を所定の第２の時間期間だけ停止した後に上記基準クロック信号を上記インターフェース回路に出力するように上記スイッチ手段を制御することを特徴とする請求項１記載の半導体回路。
3. 上記インターフェース回路は、上記Ｌ１ステートにおいて、上記リンク伝送路から受信されるデータパケットの有無を上記別のクロック信号を用いて検出することを特徴とする請求項１又は２記載の半導体回路。
4. 上記クロック制御手段は、上記Ｌ１ステートにおいて、上記基準クロック信号の発生を停止するように上記基準クロック信号発生手段を制御することを特徴とする請求項１乃至３のうちのいずれか１つの請求項記載の半導体回路。
5. 上記別のクロック信号を発生する発振手段をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つの請求項記載の半導体回路。
6. 上記別のクロック信号は、上記半導体回路の外部に設けられた発振手段によって発生されたことを特徴とする請求項１乃至４までのいずれか１つの請求項記載の半導体回路。
7. 上記別のクロック信号の周波数は上記基準クロック信号の周波数と同一であるように設定されたことを特徴とする請求項１乃至６のうちのいずれか１つの請求項記載の半導体回路。
8. 上記半導体回路は、上記リンク伝送路のステートを上記Ｌ０ステートとＬ１ステートとの間で遷移させるリンク制御手段をさらに備え、
   上記インターフェース回路は、上記Ｌ０ステートにおいて上記基準クロック信号に基づいてデータパケットを上記リンク伝送路に対して出力するための信号伝送用クロック信号を発生するＰＬＬ回路を備え、
   上記リンク制御手段は、上記Ｌ１ステートにおいて上記ＰＬＬ回路の動作を停止するように制御することを特徴とする請求項１乃至７のうちのいずれか１つの請求項記載の半導体回路。
9. 上記インターフェース回路と上記リンク制御手段とは、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）インターフェース規格に準拠する信号伝送路を介して接続されたことを特徴とする請求項８記載の半導体回路。
10. 上記半導体回路はエンドポイントデバイスであることを特徴とする請求項１乃至９のうちのいずれか１つの請求項記載の半導体回路。
11. 請求項１乃至１０のうちのいずれか１つの請求項記載の半導体回路と、
    上記リンク伝送路を介して上記半導体回路のインターフェース回路に接続され、上記インターフェース回路とデータパケットを送受信する別の半導体回路と、
    上記基準クロック信号発生回路とを備えたことを特徴とする信号伝送システム。

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