JP2013538385A - 低電力状態を実施するシステムと方法 - Google Patents

Abstract

ある実施形態では、デバイスがＳ０ｉｘ等へのエントリーとエグジットを要求する方法を提供する。

Description

本発明は、概して、コンピューティングプラットフォームにおける低電力状態（reduced power states）に関する。

一態様は、対応するデバイスと通信するポートであって、低電力モードに入るとき、前記デバイスがアサートするクロック要求ノード有するポートを有する、チップである。

他の一態様は、ＣＰＵと、電源と、システムコントローラと、デバイスと通信する少なくとも１つのポートとを有するプラットフォームコントローラとを有し、前記ポートは、前記デバイスが低電力モードに入る時にアサートするクロック要求ノードを有し、前記システムコントローラは、前記ノードがデ・アサートされたとき前記ポートのリンク及びＰＨＹ回路に供給される電力を低減する、コンピューティングプラットフォームである。

本発明の実施形態は、添付した図面の実施例によって説明するが、本発明を限定するものではない。図中、同じ参照数字は同じ要素を指す。
図１は、実施形態による効率的な電力低減状態エントリーを有するポートを有するシステムの一部を示す図である。

コンピューティングプラットフォーム（ウィンドウズ（登録商標）などのオペレーティングシステムと組み合わせたプラットフォームハードウェア）は、通常、低電力状態に入ることができる。例えば、ウィンドウズ（登録商標）その他のオペレーティングシステムでは、ＰＣＩエクスプレスとＵＳＢ３などの一般的なインタフェースとともに、いわゆる「Ｓ」状態（Ｓ０，Ｓ３，Ｓ４及びＳ５）を実施できる。

あるシステムでは、Ｓ０が最もアクティブな状態であり、Ｓ３がスタンバイ状態、Ｓ４がハイバーネーション状態、Ｓ５がオフ状態である。最もアクティブな状態（Ｓ０）では、プラットフォームにおける省電力のためにアクティブ度が異なる副状態がある。これらの状態の１つは、Ｓ０ｉｘ状態と呼ばれる。この状態では、システムがＳ０（アクティブ）状態であっても、ＰＣＩｅデバイスやシステムコントローラなどのハードウェアコンポーネント、及び／又はプラットフォーム制御部が低電力モードになる。

Ｓ０ｉｘ状態へのエントリー及びエグジットには、一般に、例えばプラットフォームコントローラハブ（「ＰＣＨ」）などのプラットフォーム制御ブロック中のシステムコントローラと、ＰＣＩｅ（Peripheral Component Interface Express）デバイスとの間の調整が必要である。従来技術では、デバイスは、一般的には、Ｌ１（low power PCIe link state）エグジットを開始することにより、Ｓ０ｉｘエグジット（よりアクティブな動作モードへの移行）を開始する。残念ながら、これには、一般的に、Ｓ０ｉｘ（停電力）モードにいる時に、デバイスとシステムコントローラ、例えば、ＰＨＹとリンクレイヤが、電力を供給された状態になければならず、システムコントローラのＬ１エグジットの開始がデバイスにより監視されていなければならない。すなわち、デバイスとポートの間のＰＣＩｅリンクがアイドル状態であっても、リンクアクティビティが生じる場合には、両者は少なくともある程度の電力を供給された状態に留まる必要がある。

したがって、ある実施形態では、先行技術のソリューションの欠点の一部を無くして、デバイスがＳ０ｉｘ（等）のエントリーとエグジットを要求する方法を提供する。例えば、ある実施形態では、システムコントローラは、Ｓ０ｉｘモードにおいて、ＰＣＩｅ物理及びリンクレイヤ回路から（すべてではなくても）多くの電力を除くことができる。ある実施形態では、デバイス（例えば、ＰＣＩｅデバイス）は、Ｓ０ｉｘ状態において、その物理及びリンクレイヤ回路から（すべてではなくても）ほとんどの電力を除くことができる。実施形態によっては、Ｓ０ｉｘ状態において、好適な条件の下で、システムパワーサプライを低電力状態にすることができる。

図１は、概して、ポータブルコンピュータ、デスクトップ又はサーバコンピュータ、タブレット、ネットブック、スマートフォンなどのコンピューティングプラットフォーム１０１の一部を示す。このコンピューティングプラットフォーム１０１は、ＣＰＵ（中央処理装置）チップ１０２、パワーサプライ１０４、及びシステム（またはプラットフォーム）コントロールブロック１０６を有する。ある実施形態では、プラットフォームコントロールブロック１０６は、プラットフォームコントロールハブ（ＰＣＨ）であり、便宜上、これをプラットフォーム制御ブロック一般を指すのに用いる。（ＣＰＵとＰＣＨは、別々のチップであっても、１つのシステムオンチップ（ＳＯＣ）その他の高集積コンピューティングチップなどのチップ中の機能ブロックであってもよいことに留意されたい。）
ＰＣＨ１０６は、リンクレイヤ１１０とＰＨＹレイヤ１１２に関連する１つ以上のＰＣＩｅポート１０８を有する。ポート１０８は、それに対応するＰＣＩデバイス１１４（ワイヤレスネットワークカード、イーサネット（登録商標）カード、ＵＳＢブリッジなど）と結合するように構成されている。ポート１０８とそれに対応するＰＣＩデバイス１１４は、それぞれのインタフェースを通して結合されると、アクティブＰＣＩｅリンクを構成し、互いに通信する。（ＰＣＨ１０６はオーディオポート、ＵＳＢポート、ハードドライブコントローラ、プラットフォームパワーコントローラなど、他のポートやコントローラを有しても良い。また、簡単のため１つのＰＣＩｅデバイスを示したが、複数のデバイスがＰＣＨの複数のポートに結合していてもよい。）
すべてのインタフェース信号は示していないが、リンク信号（上記の「ＰＣＩｅリンク」を構成する送受信レーンなど）の他、インタフェースにはクロック要求（Clk Request）信号も含まれ得る。ある実施形態では、どちらかのリンクパートナーが通信する必要があることを他方に通知できるように、（例えば、ＰＣＨ中の）システムコントローラやデバイスによりClk Request信号がアサートされる。例えば、ワイヤＯＲシグナリングを用いることができる。デバイス１１４は、このClk Request信号を用いて、ポートと通信できるように、そのポートに（図示しない）基準クロックを要求する。従来のシステムでは、Clk Reqeust信号は、通常、この基準クロックのアクティブ化のみに用いられるが、ここに開示するある実施形態では、デバイスが低アクティブ度（例えば、Ｓ０ｉｘ）状態に入ることができるか否か、入ることを望むか否か、又は入るか否かを示すためにも用いられる。ある実施形態では、これにより、デバイスは、自分のリンクレイヤ及びＰＨＹレイヤの回路への電力を低減することができ、システムコントローラは、ＰＣＨポートの対応するリンク及びＰＨＹレイヤの電力を低減（例えば、ゼロにする）ことができる。

システムコントローラ（システム）やデバイスによりClk Request信号がアサート可能であれば、システムはそれをアサートし、デバイスに、システムがＳ０ｉｘではなく、デバイスとのアクセスを開始することを通知する。デバイスが非アクティブ状態にいるとき、システムリンクＰＨＹ回路とデバイスリンクＰＨＹ回路のいずれか、又は両方の電源を切ることができる。ＰＣＩｅデバイスは、（例えば、ＰＣＩｅ送信をするために）低電力モードから復帰する必要があるとき（この時、システムは対応するＰＣＩｅポート／リンク／ＰＨＹ回路に再び電力を供給し、デバイスにも電力（またはさらに多くの電力）を供給する必要がある）、Clk Requestをデ・アサートしてからアサートすることにより、自分のイニシアチブで、低電力状態に入れる。

ある実施形態では、ＰＣＨシステムコントローラは、他のデバイスがアクティブである（すなわち、いずれかのＰＣＩｅデバイスからのClk Request信号がアサートされている）間は、ＰＣＨをＳ０ｉｘ状態に入らせない。また、システムは、システムレベルのＳ０ｉｘ状態を防止し、他のＰＣＨ機能をアクティブ化する場合、Ｓ０ｉｘエグジットを開始する。システムは、アサート状態への遷移（Ｓ０ｉｘ状態からのエグジット）を用いて、そのポートのＰＨＹ及びリンクレイヤ回路１１０、１１２に、電力を再び供給する。電力が再び供給されると、システムコントローラのＰＨＹレイヤ及びリンクレイヤの状態が回復し、例えば、通常のＬ１エグジットプロセスが開始される。

このように、ある実施形態では、システムがＳ０ｉｘ状態にあるには、その十分な数のポートやコントローラなどが低電力（例えば、Ｓ０ｉｘ）状態になければならない。システムがＳ０ｉｘ状態になると、システム電源（電源からＰＣＨへのパワーレール）は、適当な状態信号を用いることにより、例えばVR Idle Enable信号をアサートすることにより、低電力状態にされる。上記デバイス（又はその他の任意のデバイス）は、アクティブになりたいとき、Clk Requestをアサートする。これにより、システムは電源を、システムだけでなく、（システムがデバイスへの電力供給を制御している場合には）アクティブになるそのデバイスにもリ・アサートする。ある実施形態では、デバイスは、電源とＰＣＨにpower droopsや過渡現象などを避けるのに十分な時間を与えるために、自機を完全にアクティブ化するよう、Clk Requestアサーションの後に指定時間待つように回路を含む。他の方式では、例えば、Clk Request信号をアサート後、ＰＣＨからの基準クロックを検知するまで待っても良い。個々のデバイスの電源が切られたとき（そのClk Requestがデ・アサートされたとき）、システムは、必要に応じて、すなわち過渡現象等を低減するように、十分な電力を供給できるように、電源に通知する。

以上の説明では、多くの具体的な詳細事項を記載した。しかし、言うまでもなく、本発明の実施形態はこれらの具体的な詳細事項がなくても実施することができる。他の例では、説明の理解を妨げないように、周知の回路、構成、及び技術は詳細には示していない。この点を考慮に入れて、「one embodiment」、「an embodiment」、「example embodiment」、「various embodiments」などと言う場合、そのように記載した本発明の実施形態が、ある機能、構成、または特徴を含むが、かならずしもすべての実施形態がその機能、構成、または特徴を含むものではないことを意味する。さらに、実施形態によっては、他の実施形態について説明したフィーチャの一部または全部を含むものもあり、そのフィーチャをまったく含まないものもある。

上記の説明と以下の特許請求の範囲では、以下の用語は次の通り解すべきである：「結合した」、「接続された」及びこれらの派生語を用いることがある。言うまでもなく、これらの用語は互いに同意語として使用したものではない。実施形態では、「接続」という用語を用いて、２以上の要素が互いに直接的に物理的または電気的に接触していることを示している。「結合」という用語を用いて、２以上の要素が互いに協働またはインターラクトし、直接的な物理的または電気的な接触を有する場合もあれば有さない場合もあることを意味する。

「ＰＭＯＳトランジスタ」との用語は、Ｐタイプの金属酸化物半導体電界効果トランジスタを指す。同様に、「ＮＭＯＳトランジスタ」との用語は、Ｎタイプの金属酸化物半導体電界効果トランジスタを指す。言うまでもなく、「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、又は「ＰＭＯＳトランジスタ」との用語を用いるとき、別段の表示がなければ、又はその用語の使用の性質によらなければ、これらは実施例として用いられている。これらは、様々な異なるＭＯＳデバイスを含み、例えばＶＴ、材料の種類、絶縁部の厚み、ゲート構成が異なるデバイスを含む。さらに、具体的にＭＯＳ等を参照しない限り、トランジスタとの用語は、他の好適なトランジスタタイプを含み、例えば、ジャンクション・フィールド効果トランジスタ、バイポーラ・ジャンクショントランジスタ、金属半導体ＦＥＴ、及び様々なタイプの３次元トランジスタ、ＭＯＳ、その他を含み、今日知られているものも、まだ開発されていないものも含む。

本発明は、上記の実施形態には限定されず、添付した特許請求の範囲の精神と範囲内の修正と変更をして実施することができる。例えば、言うまでもなく、本発明は、すべてのタイプの半導体集積回路（ＩＣ）チップで利用できる。これらのＩＣチップの例としては、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップなどがあるが、これらに限定されない。

また、言うまでもなく、いくつかの図面では、線で信号導線を表した。いくつかの線は太く、より多くの構成信号経路を示し、複数のラベルを有し、複数の構成信号経路を示し、及び／又は１つ以上の端に矢印を有し、主な情報フロー方向を示す。しかし、これは、限定と解釈してはならない。むしろ、かかる付加的詳細は、１つ以上の実施形態と共に、回路の理解を促進するために用いられている。表示したどの信号線も、追加的情報を有していようがいまいが、複数の方向に進む１つ以上の信号を有していてもよく、例えば、差動ペアと実装されたデジタル又はアナログライン、光ファイバライン、及び／又は単一終端ラインなどの所望のタイプの信号方式で実装してもよい。

言うまでもなく、例示したサイズ／モデル／値／範囲は所与のものであってもよいが、本発明はこれに限定されない。（フォトリソグラフィなどの）生産技術が時間とともに成熟してくるので、小さいサイズのデバイスを生産できると期待される。また、ＩＣチップその他のコンポーネントへの周知のパワー／グラウンド接続は、図示と説明とを簡単にするため、及び本発明を分かりにくくしないように、図示したものもあれば図示していないものもある。さらに、構成をブロック図の形式で示したが、それは本発明を分かりにくくしないようにするため、またかかるブロック図構成の実装に関する具体的事項は本発明を実施するプラットフォームに大きく依存すること、すなわちかかる具体的事項は当業者の管轄事項であることを考慮したものである。本発明を説明するために、（例えば、回路などの）具体的な詳細事項を記載した場合、当業者には言うまでもなく、こうした具体的な詳細事項が無くても、又はそれを変更しても、本発明を実施できる。よって、上記の説明は、限定ではなく例示と考えるべきである。

Claims (12)

1. 対応するデバイスと通信するポートであって、低電力モードに入るとき、前記デバイスがアサートするクロック要求ノード有するポートを有する、チップ。
2. 前記ポートはＰＣＩエキスプレスポートである、
   請求項１に記載のチップ。
3. 前記クロック要求ノードは、アサートされたとき、基準クロックを前記デバイスに供給させる、
   請求項１に記載のチップ。
4. 電気デバイスを含む機能が低電力モードにある場合、自分を低電力モードに入らせるシステムコントローラを有する、
   請求項１に記載のチップ。
5. 前記クロック要求ノードは前記ポート及び前記デバイスによりアサート可能である、
   請求項１に記載のチップ。
6. 前記低電力モードはＳ０ｉｘ状態である、
   請求項１に記載のチップ。
7. ＣＰＵと、
   電源と、
   システムコントローラと、デバイスと通信する少なくとも１つのポートとを有するプラットフォームコントローラとを有し、前記ポートは、前記デバイスが低電力モードに入る時にアサートするクロック要求ノードを有し、前記システムコントローラは、前記ノードがデ・アサートされたとき前記ポートのリンク及びＰＨＹ回路に供給される電力を低減する、
   コンピューティングプラットフォーム。
8. 前記ポートはＰＣＩエキスプレスポートである、
   請求項７に記載のプラットフォーム。
9. 前記クロック要求ノードは、アサートされたとき、基準クロックを前記デバイスに供給させる、
   請求項７に記載のプラットフォーム。
10. 前記システムコントローラは、電気デバイスを含む機能が低電力モードにある場合、自分を低電力モードに入らせる、
    請求項７に記載のプラットフォーム。
11. 前記クロック要求ノードは前記システムコントローラ及び前記デバイスの両方によりアサート可能である、
    請求項７に記載のプラットフォーム。
12. 前記低電力モードはＳ０ｉｘ状態である、
    請求項１に記載のプラットフォーム。

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