TWI465892B - 實施減小電力狀態之晶片及運算平台 - Google Patents

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Description

實施減小電力狀態之晶片及運算平台
本發明係大致有關運算平台中之減小電力狀態。
運算平台(與諸如Windows TM 等的作業系統結合之平台硬體)通常可進入較低電力狀態。例如，可以Windows TM 及其他作業系統連同諸如PCI Express及USB3實施一些所謂的"S"狀態(S0、S3、S4、及S5)狀態。
在某些系統中，S0可以是最現用狀態(active state)，S3可以是一待命狀態(standby state)、S4可以是一休眠狀態(hibernate state)，且S5可以是一關閉狀態。在該最現用狀態(S0)內，可以有一些具有不同活動的進一步之子狀態，以便節省該平台中之電力。這些狀態中之一狀態可被稱為S0ix狀態。在該狀態中，縱然該系統係處於S0(現用)狀態，諸如PCIe裝置以及系統控制器及/或平台控制部分等的硬體組件也可處於減小電力模式。
S0ix進入及退出通常需要諸如一平台控制中心(Platform Controller Hub；簡稱PCH)等的一平台控制區塊內的一系統控制器與各周邊組件高速介面(Peripheral Component Interface Express；簡稱PCIe)裝置間之協調。在傳統的技術中，一裝置通常藉由啟動一L1(低電力PCIe鏈路狀態)退出，而啟動S0ix退出(以便進入一更現用的操作模式)。但是很不幸，此種方式通常要求該裝置及該系統控制器(例如，其實體(PHY)及鏈路層)在該S0ix(減小電力)模式時保持供電，且供該系統控制器監視該裝置進行的L1退出之啟動。亦即，縱然一裝置與埠間之一PCIe鏈路可能是閒置的，該裝置與該埠也需要保持供電(至少是某一程度的供電)，以便為若要進行鏈路活動時作好準備。
因此，在某些實施例中，提供了一種在沒有先前技術解決方案的某些缺點之情形下可讓裝置要求S0ix(或類似的狀態)進入及退出之方式。例如，在某些實施例中，可讓一系統控制器在S0ix期間自PCIe實體及鏈路層電路關閉許多(如果不是所有的)電力。在某些實施例中，可讓各裝置(例如，PCIe裝置)在一S0ix狀態期間自其實體及鏈路層電路關閉大多數(如果不是所有的)電力。在某些實施例中，可使系統電源於S0ix期間在適當的條件下被置於一較低電力狀態。
第1圖大致示出諸如一可攜式電腦、桌上型電腦或伺服器電腦、平板電腦、簡易筆記本電腦、及智慧型手機等的一運算平台101之一部分。該運算平台包含一中央處理單元(Central Processing Unit；簡稱CPU)晶片102、一電源104、以及一系統(或平台)控制區塊106。在某些實施例中，可以一平台控制中心(PCH)實施該平台控制區塊106，且為了說明的方便，PCH將被用來一般性地參照到一平台控制區塊。(請注意，該CPU及PCH可對應於諸如一系統單晶片(System-On-Chip；簡稱SOC)或其他高集積度運算晶片等的一晶片中之獨立的晶片或功能區塊。
PCH 106包含分別具有相關聯的鏈路及PHY層110、112之一或多個PCIe埠108。使埠108被耦合到一對應的PCIe裝置114(例如，無線網路卡、以太網路卡、及通用序列匯流排(USB)橋接器等的PCI裝置)。當經由其各別的介面而被耦合在一起時，該等PCIe裝置可構成一現用PCIe鏈路，且相互通訊。(請注意，PCH 106可包含諸如音訊埠、USB埠、硬碟機控制器、及平台電力控制器等的其他埠及控制器。此外，為了簡化而示出了一單一的PCIe裝置，但是多個裝置可被耦合到該PCH內之多個埠。)
雖然並未示出所有的介面信號，但是除了鏈路信號(例如，可構成該被參照的"PCIe鏈路"之傳輸及接收通道)之外，該等裝置之介面亦可包含一時脈要求(Clk Request)信號。在某些實施例中，(諸如該PCH中之)一系統控制器或該裝置可觸發該時脈要求信號，因而任一鏈路搭配的裝置可將其需要進行一通訊之訊息通知另一裝置。例如，該裝置可使用wire-OR信令。一裝置114使用該時脈要求信號向該埠要求一參考時脈(圖中未示出)，使其可與該埠通訊。在傳統的系統中，該時脈要求信號通常只被用來提出該參考時脈啟動要求，但是在本發明揭示的某些實施例中，該時脈要求信號也被用來指示該裝置是否可進入、想要進入、或將要進入一較不現用的(例如，S0ix)狀態。在某些實施例中，該狀態可讓該裝置減少來自該裝置的鏈路及PHY層電路之電力，且該狀態亦可讓該系統控制器減少(例如，關閉)該PCH埠之對應的鏈路及PHY層中之電力。
當該系統控制器(系統)或該裝置能夠觸發該時脈要求信號時，該系統可觸發該時脈要求信號，以便將該系統並不處於S0ix且可開始該裝置的存取之訊息通知該裝置。因而當一裝置處於一非現用狀態時，可使系統鏈路/PHY及裝置鏈路/PHY電路中之一者或兩者的功率下降(power down)。在該PCIe裝置本身的發動下，該PCIe裝置可停止觸發時脈要求，而進入一減小電力狀態；然後在該PCIe裝置需要退出該減小電力模式時(例如，為了傳送一PCIe傳輸，此時可能需要該系統重新供電給對應的PCIe埠/鏈路/PHY電路，且供應電力(或供應更多的電力)給該裝置)，該PCIe裝置觸發時脈要求。
在某些實施例中，當任何裝置處於現用狀態時(亦即，如果來自任何PCIe裝置的任何時脈要求信號被觸發)，該PCH系統控制器可能不容許該PCH進入該S0ix狀態。如果其他的PCH功能將處於現用狀態，則該系統亦可防止一系統層級的S0ix狀態，或可啟動S0ix退出。該系統可將至被觸發的狀態之轉變(退出S0ix狀態)用來使電力被重新施加到該埠的PHY及鏈路層電路110、112。一旦電力被重新施加之後，即恢復該系統控制器的PHY及鏈路層之狀態，且諸如可開始一正常的L1退出程序。
因此，在某些實施例中，對於將處於S0ix狀態的該系統而言，該系統之足夠數目的(例如，某些或所有的)埠及控制器等的組件應處於一較低電力(例如，S0ix)狀態。一旦該系統處於S0ix狀態之後，可施加一適當的狀態信號(例如，觸發一VR Idle Enable信號)，而使系統電源(自電源至該PCH之電力軌(power rail))被置於一較低電力狀態。如果該裝置(或任何其他裝置)想要變成現用的，則該裝置可觸發時脈要求，因而將導致不只是重新供電給該系統，而且也重新供電給將要變成現用狀態的該一或多個裝置(在該系統控制對該一或多個裝置的供電之情形下)。在某些實施例中，一裝置可能包含電路，因而該裝置在時脈要求觸發之後，將等候一被規定長度的時間，而使該裝置本身完全被啟動，以便提供電源供應，且將足夠的時間提供給PCH，以便諸如避免電力低落或暫態等的狀況。在其他的架構中，該裝置可在觸發該時脈要求信號之後，諸如等候到自該PCH接收到參考時脈為止。請注意，當使個別的裝置功率下降(停止觸發該裝置的時脈要求)時，該系統可以其他方式通知該電源，因而該電源能夠在有需要時提供足夠的電力，亦即，能夠減少暫態等的狀況。
在前文的說明中，述及了許多特定細節。然而，我們應可了解：可在沒有這些特定細節的情形下實施本發明之實施例。在其他的情形中，可能並未詳細示出習知的電路、結構、及技術，以便不會模糊了對本說明的了解。考慮到這一點，提及"一個實施例"、"一實施例"、"例示實施例"、"各實施例"等的辭語時，意指以此種方式述及的本發明之該一或多個實施例可包括特定特徵、結構、或特性，但是並非每一實施例都必然包含該等特定特徵、結構、或特性。此外，某些實施例可包含針對其他實施例而述及的特徵之某些或全部特徵，或不包含任何該等特徵。
在前文的說明及最後的申請專利範圍中，應以下文所述方式理解下列的術語：可使用術語"被耦合"及“被連接”以及其衍生詞。我們應可了解：這些術語將不是彼此的同義字。更確切地講，在特定實施例中，"被連接"被用來指示兩個或更多個元件相互在實體上或電氣上直接接觸。"被耦合"被用來指示：兩個或更多個元件相互配合或作用，但是該兩個或更多個元件可在或可不在實體上或電氣上直接接觸。
術語"PMOS電晶體"意指P型金屬氧化物半導體場效電晶體。同樣地，"NMOS電晶體"意指N型金屬氧化物半導體場效電晶體。我們應可了解：當使用術語"MOS電晶體"、"NMOS電晶體"、或"PMOS電晶體"時，除非另有明確的指示或該等術語在使用本質上的強制性，否則係以一種舉例的方式使用該等術語。該等術語包含MOS裝置的不同之變化，其中包括具有不同的臨界電壓(VT)、材料類型、絕緣層厚度、以及閘極結構等的特性之裝置。此外，除非被明確地稱為MOS等的術語，否則術語電晶體可包括諸如接面場效電晶體、雙極接面電晶體、金屬半導體場效電晶體、以及各種類型的三維電晶體、MOS、或其他目前已知或尚未被開發的電晶體等的其他適當之電晶體類型。
本發明不限於所述之實施例，而是可以在附加的申請專利範圍的精神及範圍內之修改及改變實施本發明。例如，我們應可了解：適於配合所有類型的半導體積體電路(Integrated Circuit；簡稱IC)晶片而使用本發明。這些IC晶片的例子包括(但不限於)處理器、控制器、晶片組組件、可程式邏輯陣列(Programmable Logic Array；簡稱PLA)、記憶體晶片、以及網路晶片等的IC晶片。
我們亦應可了解：在某些圖式中，係以線表示信號導體線。某些線可能是較粗的，而指示較多成分之信號路徑；某些線可具有數字標記，而指示一些成分信號路徑；且(或)某些線之一或多個末端上可具有箭頭，而指示主要資訊流方向。然而，不應以限制之方式詮釋此種表示法。更確切地講，可配合一或多個實施例而使用此種增添的細節，而有助於更易於了解某一電路。任何被示出的信號線不論是否有額外的資訊，都可實際上包含可沿著多個方向行進的一或多個信號，且可以任何適當類型的信號體系實施該等信號線，例如，以差動對、光纖線、及(或)單端線實施的數位或類比線。
我們應可了解：可能提供了一些例示的尺寸/模型/值/範圍，但是本發明不限於此。當一些製造技術(例如，微影)隨著時間的經過而成熟時，預期可製造出尺寸較小的裝置。此外，為了圖式及說明的簡化，也為了不模糊了本發明，各圖式中可能示出或可能不示出IC晶片及其他組件之習知電源/接地連線。此外，為了避免模糊了本發明，可能以方塊圖之形式示出一些配置，此外，也考慮到與這些方塊圖配置的實施方式有關的細節是極度取決於將在其中實施本發明之平台，亦即，這些細節應是在熟悉此項技術者所當理解的範圍內。當為了說明本發明之實施例而述及一些特定細節(例如，電路)時，熟悉此項技術者當可了解：可在沒有這些特定細節的情形下，或可以這些特定細節的變化之方式，實施本發明。因此，本說明將被視為例示性而非限制性。
101．．．運算平台
102．．．中央處理單元晶片
104．．．電源
106．．．平台控制中心
108．．．周邊組件高速介面埠
110．．．鏈路層
112．．．實體層
114．．．周邊組件高速介面裝置
係參照各附圖而以舉例且非限制說明本發明之實施例，在該等附圖中，類似的代號參照到類似的元件。
第1圖示出設有一具有根據某些實施例的有效率的電力減少狀態進入的埠的一系統之一部分。
101．．．運算平台
102．．．中央處理單元晶片
104．．．電源
106．．．平台控制中心
108．．．周邊組件高速介面埠
110．．．鏈路層
112．．．實體層
114．．．周邊組件高速介面裝置

Claims (10)

  1. 一種實施減小電力狀態之晶片，包含：與一對應的裝置通訊之一埠，該埠具有該裝置於進入一減小電力模式時可觸發之一時脈要求節點，其中該埠及該裝置能夠觸發該時脈要求節點。
  2. 如申請專利範圍第1項之晶片，其中該埠是一周邊組件高速介面(PCI Express)埠。
  3. 如申請專利範圍第1項之晶片，其中該時脈要求節點被觸發時，將使一參考時脈被提供給該裝置。
  4. 如申請專利範圍第1項之晶片，包含一系統控制器，該系統控制器在其中包括該裝置的一些功能將處於一減小電力模式時使其本身進入該減小電力模式。
  5. 如申請專利範圍第1項之晶片，其中該減小電力模式是一S0ix狀態。
  6. 一種實施減小電力狀態之運算平台，包含：一中央處理單元(CPU)；一電源；以及一平台控制中心，該平台控制中心包含一系統控制器及與一裝置通訊之至少一埠，該埠具有該裝置於進入一減小電力模式時可觸發之一時脈要求節點，該系統控制器在該節點被停止觸發時減少被供應到該埠的鏈路及實體(PHY)電路之電力，其中該系統控制器及該裝置能夠觸發該時脈要求節點。
  7. 如申請專利範圍第6項之平台，其中該埠是一PCI Express埠。
  8. 如申請專利範圍第6項之平台，其中該時脈要求節點被觸發時，將使一參考時脈被提供給該裝置。
  9. 如申請專利範圍第6項之平台，其中該系統控制器在其中包括該裝置的一些功能將處於該減小電力模式時將進入一減小電力模式。
  10. 如申請專利範圍第6項之平台，其中該減小電力模式是一S0ix狀態。
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