KR101488697B1

KR101488697B1 - 감소된 전력 상태들을 구현하는 시스템 및 방법

Info

Publication number: KR101488697B1
Application number: KR1020127034219A
Authority: KR
Inventors: 짐 월쉬
Original assignee: 인텔 코포레이션
Priority date: 2010-06-30
Filing date: 2011-08-31
Publication date: 2015-02-02
Also published as: TW201222229A; US20120005506A1; US20130283075A1; CN103097985A; US8407504B2; US9501125B2; CN106095045A; TWI518495B; JP5746337B2; EP2588936B1; TW201518922A; EP2588936A4; TWI465892B; WO2012012144A3; JP2013538385A; EP2588936A2; CN106095045B; WO2012012144A2; KR20130081666A; EP3534237A1

Abstract

일부 실시예에서, 디바이스들이 S0ix (또는 그 밖의 다른 것) 엔트리 및 엑시트를 요청하는 방법이 제공된다. 일부 실시예에서, 그것은 시스템 제어기가 S0ix 동안 PCIe 물리 및 링크 층 회로로부터 (비록 전부는 아닐지라도) 많은 전력을 제거하도록 할 수 있다. 일부 실시예에서, 그것은 디바이스들(예를 들면, PCIe 디바이스들)이 S0ix 상태 동안 그의 물리 및 링크 층 회로로부터 (비록 전부는 아닐지라도) 대부분의 전력을 제거하도록 할 수 있다. 일부 실시예에서, 그것은 시스템 전원 공급기(power supply)가 적절한 조건들하에서 S0ix 동안 보다 낮은 전력 상태에 놓이도록 할 수 있다. 일 실시예에 따르면, 대응하는 디바이스와 통신하기 위한 포트를 포함하는 칩이 제공되며, 상기 포트는 디바이스가 감소된 전력 모드로 진입할 때 어서트(assert)하기 위한 클록 요청 노드를 갖는다.

Description

감소된 전력 상태들을 구현하는 시스템 및 방법{SYSTEMS AND METHODS FOR IMPLEMENTING REDUCED POWER STATES}

일반적으로, 본 발명은 컴퓨팅 플랫폼들에서의 감소된 전력 상태들에 관한 것이다.

컴퓨팅 플랫폼들(Windows^TM와 같은 운영 체제와 결합된 플랫폼 하드웨어)은 통상적으로 보다 낮은 전력 상태들로 진입할 수 있다. 예를 들어, 소위 "S" 상태들인 (S0, S3, S4, S5) 상태들은, PCI Express 및 USB3과 같은 일반적인 인터페이스들과 함께, Windows^TM 및 다른 운영 체제들로 구현될 수 있다.

일부 시스템들에서, S0은 최대 활성 상태(active state), S3은 대기 상태(standby state), S4는 동면 상태(hibernate state), S5는 오프 상태(off state)일 수 있다. 최대 활성 상태(S0) 내에서, 플랫폼에서의 전력을 보존하기 위한 활동성을 다르게 하는 추가의 하위 상태들(sub-states)이 존재할 수 있다. 그러한 상태들 중 하나는 S0ix 상태라고 지칭될 수 있다. 이러한 상태에서, PCIe 디바이스들 및 시스템 제어기 및/또는 플랫폼 제어부들과 같은 하드웨어 구성요소들은, 시스템이 S0 (활성) 상태에 있는 경우에도, 감소된 전력 모드들에 있을 수 있다.

일반적으로, S0ix 엔트리(entry) 및 엑시트(exit)는, 예를 들면, 플랫폼 제어기 허브(PCH)와 같은 플랫폼 제어 블록 내의 시스템 제어기와 PCIe(Peripheral Component Interface Express) 디바이스들과 사이의 조정(coordination)을 필요로 한다. 종래 기술의 경우, 전형적으로 디바이스는 Ll(low power PCIe link state) 엑시트를 개시함으로써 (보다 활성적인 동작 모드로 진입하도록) S0ix 엑시트를 시작한다. 불행히도, 이것은 일반적으로 디바이스 및 시스템 제어기, 예를 들면, 그들의 PHY 및 링크 층들이 S0ix(감소된 전력) 모드에 있을 때 전력이 공급된 채로 유지되고, 시스템 제어기가 디바이스에 의한 Ll 엑시트 개시를 모니터링하는 것을 필요로 한다. 즉, 디바이스와 포트 사이의 PCIe 링크가 유휴 상태(idle)일 수 있다고 해도, 두 파트너들은 링크 활동이 발생되는 경우에 대비하여, 적어도 어느 정도로 전력이 공급된 채로 유지될 필요가 있을 수 있다.

따라서, 일부 실시예에서, 디바이스들이 종래 기술의 해결책들의 일부 단점들을 갖지 않는 S0ix(또는 그 밖의) 엔트리 및 엑시트를 요청하는 방법이 제공된다. 예를 들어, 일부 실시예에서, 그것은 시스템 제어기가 S0ix 동안 PCIe 물리 및 링크 층 회로로부터 (비록 전부는 아닐지라도) 많은 전력을 제거하도록 할 수 있다. 일부 실시예에서, 그것은 디바이스들(예를 들면, PCIe 디바이스들)이 S0ix 상태 동안 그의 물리 및 링크 층 회로로부터 (비록 전부는 아닐지라도) 대부분의 전력을 제거하도록 할 수 있다. 일부 실시예에서, 그것은 시스템 전원 공급기(power supply)가 적절한 조건들하에서 S0ix 동안 보다 낮은 전력 상태에 놓이도록 할 수 있다.

본 발명의 실시예들은, 유사한 참조 번호가 유사한 요소들을 나타내는 첨부 도면들에서, 제한적인 것이 아닌, 예로써 도시된다.
도 1은 일부 실시예들에 따른 효율적인 전력 감소 상태 엔트리(entry)를 갖는 포트를 구비한 시스템의 일부에 대한 도면이다.

도 1은 휴대용 컴퓨터, 데스크탑 또는 서버 컴퓨터, 태블릿, 넷북, 스마트폰 등과 같은 컴퓨팅 플랫폼(101)의 일부분을 일반적으로 도시한다. 그것은 CPU(central processing unit) 칩(102), 전원 공급기(104) 및 시스템(또는 플랫폼) 제어 블록(106)을 포함한다. 일부 실시예에서, 플랫폼 제어 블록(106)은, 편리성을 위해, 일반적으로 플랫폼 제어 블록에 대한 참조를 위해 이용될 플랫폼 제어기 허브(platform controller hub; PCH)로 구현될 수 있다. (CPU 및 PCH는 분리된 칩들, 또는 SOC(system-on-chip) 또는 다른 고집적 컴퓨팅 칩과 같은 칩에서의 기능 블록들에 대응할 수 있음을 주지해야 한다.)

PCH(106)는 관련된 링크 및 PHY 층들(110, 112)을 각각 갖는 하나 이상의 PCIe 포트들(108)을 포함한다. 포트(108)는 (무선 네트워크 카드, 이더넷 카드, USB 브릿지 등과 같은) 대응하는 PCI 디바이스(115)와 연결되도록 만들어진다. 그들 각각의 인터페이스들을 통해 함께 연결될 때, 그들은 활성 PCIe 링크를 형성하고, 서로 통신할 수 있다. (PCH(106)는 오디오 포트들, USB 포트들, 하드 드라이브 제어기들, 플랫폼 전력 제어기들 등과 같은 다른 포트들 및 제어기들을 포함할 수 있음을 주지해야 한다. 또한, 간략성을 위해 하나의 PCIe 디바이스가 도시되지만, 다수의 디바이스들이 PCH 내의 다수의 포트들에 연결될 수 있다.)

링크 신호들(예를 들면, 참조된 "PCIe 링크"를 형성할 수 있는 송신 및 수신 레인(lane)들) 이외에, 모든 인터페이스 신호들이 도시된 것은 아니지만, 그들의 인터페이스들은 클록 요청(Clk Request) 신호를 포함할 수도 있다. 일부 실시예에서, Clk Request 신호는 (예를 들면, PCH에서의) 시스템 제어기 또는 디바이스에 의해 어서트(assert)되어, 어느 하나의 링크 파트너가 다른 것에게 통신을 형성할 필요가 있음을 통지할 수 있다. 예를 들어, 그것은 와이어-OR 시그널링(wire-OR signaling)을 이용할 수 있다. 디바이스(115)는 이러한 Clk Request 신호를 이용하여 포트로부터 참조 클록(도시되지 않음)을 요청함으로써, 그것이 포트와 통신할 수 있도록 한다. 종래의 시스템들의 경우, Clk Request 신호는 이러한 참조 클록 활성화 요청을 수행하기 위해서만 통상적으로 이용되지만, 본 명세서에 개시된 일부 일시예들의 경우에는, 그것은 또한 디바이스가 덜 활성적인(예를 들면, S0ix) 상태로 진입할 수 있는지, 진입을 원하는지, 또는 진입할 것인지의 여부를 나타내는데 이용된다. 일부 실시예에서, 이것은 디바이스가 그의 링크 및 PHY 층 회로로부터 전력을 감소시키도록 할 수 있고, 또한 시스템 제어기가 PCH 포트의 대응하는 링크 및 PHY 층들에서의 전력을 감소(예를 들면, 제거)하도록 할 수 있다.

Clk Request 신호가 시스템 제어기(시스템) 또는 디바이스에 의해 어서트가능할 때, 시스템은 그것을 어서트하여 디바이스에게, 시스템이 S0ix에 있지 않으며, 디바이스와의 액세스를 개시할 수 있음을 통지할 수 있다. 그러므로, 디바이스가 비활성(inactive) 상태에 있을 때, 시스템 링크/PHY 및 디바이스 링크/PHY 회로 중 어느 하나 또는 둘다가 전원 차단(powered down)될 수 있다. 그 자신의 판단에 의해, PCIe 디바이스는 Clk Request를 디어서팅(de-asserting)함으로써 감소된 전력 상태로 진입할 수 있으며, (예를 들면, 시스템이 대응하는 PCIe 포트/링크/PHY 회로에 다시 전력을 공급할 뿐만 아니라, 전력(또는 보다 많은 전력)을 디바이스에 제공할 필요가 있을 수 있는 PCIe 송신을 전송하기 위해) 감소된 전력 모드로부터 나올 필요가 있을 때 Clk Request를 어서팅한다.

일부 실시예에서, PCH 시스템 제어기는 임의의 디바이스가 활성인 동안(즉, 임의의 PCIe 디바이스로부터 임의의 Clk Request 신호가 어서트되는 경우) PCH가 S0ix 상태로 진입하는 것을 허용하지 않을 수 있다. 또한, 시스템은 다른 PCH 기능들이 활성으로 되는 경우 시스템 레벨 S0ix 상태를 방지하거나 또는 S0ix 엑시트를 개시할 수 있다. 시스템은 어서트된 상태로의 천이(S0ix 상태로부터 빠져 나옴)를 이용하여, 전력이 포트의 PHY 및 링크 층 회로(110, 112)에 재인가되도록 할 수 있다. 전력이 재인가되면, 시스템 제어기의 PHY 및 링크 층들의 상태는 회복되며, 예를 들면, 통상적인 Ll 엑시트 프로세스가 개시될 수 있다.

따라서, 일부 실시예에서, S0ix 상태로 될 시스템에 대해, 그것의 충분한 수의(예를 들면, 일부 또는 전부의) 포트, 제어기 등이 보다 낮은(예를 들면, S0ix) 상태에 있어야 한다. 일단 시스템이 S0ix 상태에 있게 되면, 시스템 전원 공급기(전원 공급기로부터 PCH로의 전력 레일들)는, 예를 들면, VR 유휴 상태 인에이블 신호(VR Idle Enable signal)를 어서팅함으로써, 적절한 상태 신호를 인가하여 보다 낮은 전력 상태에 놓일 수 있다. 디바이스(또는 임의의 다른 디바이스)가 활성으로 되고자 한다면 Clk Request를 어서트할 수 있으며, 그것은 시스템에 대해서 뿐만 아니라, (시스템이 디바이스(들)에 대한 전력을 제어하는 경우) 활성으로 될 디바이스(들)에 대해 시스템이 전원 공급기를 리어서팅(re-asserting)하게 한다. 일부 실시예에서, 디바이스는 그 자신을 완전히 활성화하기 위해 Clk Request 어서팅 이후에 지정된 양의 시간을 대기함으로써, 예를 들면, 전력 강하(power droops), 과도현상(transients) 등을 피하기 위해, 전원 공급기 및 PCH에게 충분한 시간을 주도록, 회로를 포함할 수 있다. 다른 방안들에서, 예를 들면, 그것은 Clk Request 신호를 어서팅한 후 PCH로부터의 참조 클록을 인지할 때까지 대기할 수 있다. 개별적인 디바이스가 전원 차단(그것의 Clk Request가 디어서팅됨)될 때, 시스템은 전원 공급기에 통지하여, 필요할 때, 즉, 그것이 과도현상 등을 감소시키기 위해 충분한 전력을 제공할 수 있도록 한다.

전술한 설명에서, 다양한 특정 세부사항들이 개시되었다. 그러나, 본 발명의 실시예들은 이들 특정 세부사항들 없이도 실시될 수 있음을 이해할 것이다. 다른 경우, 잘 알려진 회로들, 구조들 및 기술들은 그러한 설명의 이해를 모호하게 하지 않도록 세부적으로 도시되지 않을 수 있다. 이러한 사상으로, "일 실시예", "소정의 실시예", "예시적인 실시예", "다양한 실시예" 등에 대한 참조는, 그렇게 기술된 본 발명의 실시예(들)이 특정한 특징들, 구조들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징들, 구조들 또는 특성들을 포함할 필요는 없음을 나타낸다. 더욱이, 일부 실시예들은 다른 실시예들에 대해 기술된 특징들의 일부를 갖거나, 전부를 갖거나, 또는 전혀 갖지 않을 수 있다.

전술한 설명 및 이하의 특허청구범위에서, 이하의 용어들은 다음과 같이 이해되어야 한다. 즉, "연결된(coupled)" 및 "접속된(connected)"과 더불어 그들의 파생어가 이용될 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지 않음을 이해해야 한다. 그보다는, 특정 실시예들에서, "접속된" 은 둘 이상의 요소들이 서로 직접적인 물리적 또는 전기적 접촉 상태임을 나타내는 데 이용된다. "연결된"은 둘 이상의 요소들이 함께 동작하거나 또는 서로 상호작용하지만, 그들은 직접적인 물리적 또는 전기적 접촉 상태일 수도, 또는 그렇지 않을 수도 있음을 나타내는 데 이용된다.

용어 "PMOS 트랜지스터"는 P형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로, "NMOS 트랜지스터"는 N형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 용어들 "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"가 이용될 때마다, 명시적으로 나타내거나 또는 그들 이용의 특성에 의해 지시되지 않는 한, 그들은 예시적인 방식으로 이용됨을 이해해야 한다. 그들은 단지 몇 가지만 언급하여, 상이한 VT들, 재료 유형들, 절연체 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 상이한 여러가지의 MOS 디바이스들을 포함한다. 더욱이, MOS 등으로 특별히 지칭되지 않는 한, 트랜지스터라는 용어는 다른 적절한 트랜지스터 유형들, 예를 들면, 현재 알려져 있거나 또는 아직 개발되지 않은, 접합 전계 효과 트랜지스터들, 바이폴라 접합 트랜지스터들, 금속 반도체 FET들, 및 다양한 유형의 3차원 트랜지스터들, MOS 또는 다른 것을 포함할 수 있다.

본 발명은 기술된 실시예들로 제한되지 않으며, 첨부된 특허청구범위의 사상 및 영역 내의 변형 및 변경으로 실시될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로(IC) 칩들과 함께 이용하는데 적용가능함을 이해해야 한다. 이들 IC 칩들의 예는, 제한적인 것은 아니지만, 프로세서, 제어기, 칩셋 컴포넌트, PLA(programmable logic arrays), 메모리 칩, 네트워크 칩 등을 포함한다.

또한, 일부 도면에 있어서, 신호 컨덕터 라인들은 라인들로 표현됨을 이해해야 한다. 일부는 보다 구성적인 신호 경로들을 나타내기 위해 보다 두꺼울 수 있고, 다수의 구성 신호 경로들을 나타내기 위해 번호 라벨을 가질 수도 있고, 기본적인 정보 흐름 방향을 나타내기 위해 하나 이상의 단부에서 화살표를 가질 수 있다. 그러나, 이것은 제한적인 방식으로 해석되어서는 않된다. 그보다는, 그러한 추가된 세부사항은 회로를 보다 쉽게 이해하는 것을 용이하게 하도록 하나 이상의 예시적인 실시예와 함께 이용될 수 있다. 임의의 표현된 신호 라인들은, 그것이 추가적인 정보를 갖는지와는 상관없이, 다수의 방향으로 이동할 수 있는 하나 이상의 신호들을 실제로 포함할 수 있으며, 임의의 적절한 유형의 신호 스킴, 예를 들면, 차동 쌍으로 구현된 디지털 또는 아날로그 라인들, 광섬유 라인들, 및/또는 단일 단부 라인들로 구현될 수 있다.

예시적인 크기/모델/값/범위가 주어진 것이며, 본 발명이 그와 동일한 것으로 제한되는 것은 아님을 이해해야 한다. 시간이 지나 제조 기술들(예를 들면, 포토리소그래피)이 충분히 발달됨에 따라, 보다 소형의 디바이스들이 제조될 수 있을 것으로 예상된다. 또한, IC 칩들 및 다른 구성요소들에 대한 잘 알려진 전력/그라운드 접속들은, 예시 및 설명의 간략성을 위해, 그리고 본 발명을 모호하게 하지 않도록, 도면 내에서 도시되거나 또는 도시되지 않을 수 있다. 더욱이, 배열들은 본 발명을 모호하게 하지 않도록, 그리고 그러한 블록도 배열들의 구현에 대한 세부사항들은 본 발명이 구현되는 플랫폼에 매우 의존적, 즉, 그러한 세부사항들은 본 기술 분야의 당업자의 프리뷰 내에 있어야 한다는 관점에서 블록도의 형태로 도시될 수 있다. 본 발명의 예시적인 실시예들을 기술하기 위해 특정 세부사항들(예를 들면, 회로들)이 개시되지만, 본 기술 분야의 당업자라면 특정 세부사항들 없이도, 또는 그것의 변형을 이용하여 실시할 수 있음을 명백히 알 것이다. 따라서, 설명은 제한적인 것이 아니라 예시적인 것으로서 고려되어야 한다.

Claims

대응하는 디바이스와 통신하기 위한 포트를 포함하되,
상기 포트는 상기 디바이스가 감소된 전력 모드로 진입할 때 어서트(assert)하기 위한 클록 요청 노드를 가지며, 상기 클록 요청 노드는 상기 포트 및 상기 디바이스에 의해 어서트가능한
칩.
제1항에 있어서,
상기 포트는 PCI Express 포트인
칩.
제1항에 있어서,
상기 클록 요청 노드는 어서트될 때 상기 디바이스에 참조 클록이 제공되도록 하는
칩.
제1항에 있어서,
상기 디바이스를 포함하는 복수의 기능부들이 상기 감소된 전력 모드에 있는 경우, 스스로 감소된 전력 모드로 진입하는 시스템 제어기를 포함하는
칩.
삭제
제1항에 있어서,
상기 감소된 전력 모드는 S0ix 상태인
칩.
CPU와,
전원 공급기(power supply)와,
디바이스와 통신하기 위한 적어도 하나의 포트 및 시스템 제어기를 포함하는 플랫폼 제어기 허브를 포함하되,
상기 포트는 상기 디바이스가 감소된 전력 모드로 진입할 때 어서트하기 위한 클록 요청 노드를 갖고, 상기 시스템 제어기는 상기 노드가 디어서트(de-asserted)될 때 상기 포트에 대한 링크 및 PHY 회로에 공급된 전력을 감소시키고, 상기 클록 요청 노드는 상기 시스템 제어기 및 상기 디바이스 둘다에 의해 어서트가능한
컴퓨팅 플랫폼.
제7항에 있어서,
상기 포트는 PCI Express 포트인
컴퓨팅 플랫폼.
제7항에 있어서,
상기 클록 요청 노드는 어서트될 때 상기 디바이스에 참조 클록이 제공되도록 하는
컴퓨팅 플랫폼.
제7항에 있어서,
상기 시스템 제어기는 상기 디바이스를 포함하는 복수의 기능부들이 상기 감소된 전력 모드에 있는 경우, 스스로 감소된 전력 모드로 진입하는
컴퓨팅 플랫폼.
삭제
제7항에 있어서,
상기 감소된 전력 모드는 S0ix 상태인
컴퓨팅 플랫폼.