JP2001024675A - 電子機器 - Google Patents
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- JP2001024675A JP2001024675A JP11191415A JP19141599A JP2001024675A JP 2001024675 A JP2001024675 A JP 2001024675A JP 11191415 A JP11191415 A JP 11191415A JP 19141599 A JP19141599 A JP 19141599A JP 2001024675 A JP2001024675 A JP 2001024675A
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Abstract
(57)【要約】
【課題】 電源オフ状態であってもシリアルケーブルを
介して入力される信号を他の機器に出力できるようにす
る。 【解決手段】 第１のデジタルテープレコーダ（ＤＴＲ
＃１）の電源がオフで、且つシリアルケーブルＣ１及び
Ｃ２を介して他の機器（デジタルＴＶ及びＤＴＲ＃２）
と接続状態にある場合は、物理層制御部２３を動作状態
にする。この状態において、第２のデジタルテープレコ
ーダ（ＤＴＲ＃２）からの出力信号はデジタルＴＶに伝
送可能である。
介して入力される信号を他の機器に出力できるようにす
る。 【解決手段】 第１のデジタルテープレコーダ（ＤＴＲ
＃１）の電源がオフで、且つシリアルケーブルＣ１及び
Ｃ２を介して他の機器（デジタルＴＶ及びＤＴＲ＃２）
と接続状態にある場合は、物理層制御部２３を動作状態
にする。この状態において、第２のデジタルテープレコ
ーダ（ＤＴＲ＃２）からの出力信号はデジタルＴＶに伝
送可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルバスに接
続可能な電子機器に関するものである。
続可能な電子機器に関するものである。
【０００２】
【従来の技術】デジタルテープレコーダ、デジタルＴ
Ｖ、パーソナルコンピュータ等の電子機器をシリアルケ
ーブルを介して接続し、これらの電子機器間で映像音声
信号や制御信号を送受信するシステムが製品化され始め
ている。
Ｖ、パーソナルコンピュータ等の電子機器をシリアルケ
ーブルを介して接続し、これらの電子機器間で映像音声
信号や制御信号を送受信するシステムが製品化され始め
ている。
【０００３】図５は、シリアルケーブルを介して接続さ
れる電子機器を示す図であり、同図に示す１０はデジタ
ルＴＶ、２０はデジタルＴＶ１０とシリアルケーブルＣ
１を介して接続される第１のデジタルテープレコーダ
（ＤＴＲ＃１）、３０は第１のデジタルテープレコーダ
２０とシリアルケーブルＣ２を介して接続される第２の
デジタルテープレコーダ（ＤＴＲ＃２）である。
れる電子機器を示す図であり、同図に示す１０はデジタ
ルＴＶ、２０はデジタルＴＶ１０とシリアルケーブルＣ
１を介して接続される第１のデジタルテープレコーダ
（ＤＴＲ＃１）、３０は第１のデジタルテープレコーダ
２０とシリアルケーブルＣ２を介して接続される第２の
デジタルテープレコーダ（ＤＴＲ＃２）である。
【０００４】なお、同図に示す如く、第１のデジタルテ
ープレコーダ２０にはデジタルＴＶ１０及び第２のデジ
タルテープレコーダ３０の双方とシリアルケーブルＣ１
及びＣ２を介して接続する必要性から、２つのシリアル
インターフェースＩ２及びＩ３が設けられている。
ープレコーダ２０にはデジタルＴＶ１０及び第２のデジ
タルテープレコーダ３０の双方とシリアルケーブルＣ１
及びＣ２を介して接続する必要性から、２つのシリアル
インターフェースＩ２及びＩ３が設けられている。
【０００５】これらのシリアルケーブルについて更に説
明すると、該シリアルケーブルはＩＥＥＥ１３９４に準
拠した４芯のシリアルケーブルである。そして、該シリ
アルケーブルは２対のツイストペアケーブルにより構成
され、２対のツイストペアケーブルのうちの一対はデー
タ信号の伝送に使用され、他の一対はストローブ信号の
伝送に使用される。また、各電子機器は、一対のツイス
トペアケーブルに対してバイアス電圧を出力し、他の一
対のツイストペアケーブル上のバイアス電圧を検出す
る。
明すると、該シリアルケーブルはＩＥＥＥ１３９４に準
拠した４芯のシリアルケーブルである。そして、該シリ
アルケーブルは２対のツイストペアケーブルにより構成
され、２対のツイストペアケーブルのうちの一対はデー
タ信号の伝送に使用され、他の一対はストローブ信号の
伝送に使用される。また、各電子機器は、一対のツイス
トペアケーブルに対してバイアス電圧を出力し、他の一
対のツイストペアケーブル上のバイアス電圧を検出す
る。
【０００６】また、各電子機器が有するシリアルインタ
ーフェースは、図６に示す如くＣＰＵ１、リンク層制御
部２、物理層制御部３とにより構成されている。ここ
で、物理層制御部３はＩＣにより構成され、バスのイニ
シャライズ、送受信データのエンコード及びデコード、
バスアービトレーション、バイアス電圧の出力／検出等
の機能を有する。また、リンク層制御部２もＩＣにより
構成され、誤り訂正符号の生成／検出、パケットの生成
／検出等のリンク層のコントロール機能を有する。そし
て、ＣＰＵ３は、マイコンにより構成されており、アプ
リケーション層等のコントロール機能を有する。
ーフェースは、図６に示す如くＣＰＵ１、リンク層制御
部２、物理層制御部３とにより構成されている。ここ
で、物理層制御部３はＩＣにより構成され、バスのイニ
シャライズ、送受信データのエンコード及びデコード、
バスアービトレーション、バイアス電圧の出力／検出等
の機能を有する。また、リンク層制御部２もＩＣにより
構成され、誤り訂正符号の生成／検出、パケットの生成
／検出等のリンク層のコントロール機能を有する。そし
て、ＣＰＵ３は、マイコンにより構成されており、アプ
リケーション層等のコントロール機能を有する。
【０００７】このように各電子機器が接続されるシステ
ムにおいて、各電子機器の電源がオンになると、各電子
機器内のインターフェースにおけるＣＰＵ１、リンク層
制御部２、物理層制御部３の全てに電圧が供給される。
その際、各電子機器の物理層制御部３は、シリアルケー
ブルにおける一対のツイストペアケーブル上にバイアス
電圧を出力する。このバイアス電圧はシリアルケーブル
で接続されている他の電子機器の物理層制御部により検
出され、各電子機器は自分に他の電子機器が接続されて
いることを認識する。
ムにおいて、各電子機器の電源がオンになると、各電子
機器内のインターフェースにおけるＣＰＵ１、リンク層
制御部２、物理層制御部３の全てに電圧が供給される。
その際、各電子機器の物理層制御部３は、シリアルケー
ブルにおける一対のツイストペアケーブル上にバイアス
電圧を出力する。このバイアス電圧はシリアルケーブル
で接続されている他の電子機器の物理層制御部により検
出され、各電子機器は自分に他の電子機器が接続されて
いることを認識する。
【０００８】このようにして、各電子機器の物理層制御
部がシリアルケーブルを介して出力したバイアス電圧
を、他の電子機器の物理層制御部が検出すると、シリア
ルケーブルを使用したバスにリセットが起こり、各電子
機器の物理アドレスの割り付けが所定時間内に自動的に
行われる。そして、各電子機器の物理アドレスの割り付
けが完了すると、各電子機器は、プロトコルにより定め
られたバスリセット時に必要なトランザクションを開始
する。そして、このようなトランザクションを行った後
に各電子機器間での信号の送受信が可能となる。
部がシリアルケーブルを介して出力したバイアス電圧
を、他の電子機器の物理層制御部が検出すると、シリア
ルケーブルを使用したバスにリセットが起こり、各電子
機器の物理アドレスの割り付けが所定時間内に自動的に
行われる。そして、各電子機器の物理アドレスの割り付
けが完了すると、各電子機器は、プロトコルにより定め
られたバスリセット時に必要なトランザクションを開始
する。そして、このようなトランザクションを行った後
に各電子機器間での信号の送受信が可能となる。
【０００９】
【発明が解決しようとする課題】ところが、以上のよう
な電子機器では、電子機器の電源がオフの状態ではシリ
アルインターフェースにおけるＣＰＵ１、リンク層制御
部２、物理層制御部３には、共に電圧が供給されておら
ず、電子機器の電源がオンになってはじめて電圧が供給
される。
な電子機器では、電子機器の電源がオフの状態ではシリ
アルインターフェースにおけるＣＰＵ１、リンク層制御
部２、物理層制御部３には、共に電圧が供給されておら
ず、電子機器の電源がオンになってはじめて電圧が供給
される。
【００１０】従って、図５におけるデジタルＴＶ１０及
び第２のデジタルテープレコーダ３０の電源がオンで、
第１のデジタルテープレコーダ２０の電源がオフである
場合には、デジタルＴＶ１０及び第２のデジタルテープ
レコーダ３０が出力したバイアス電圧を第１のデジタル
テープレコーダ２０が検出できないため、デジタルＴＶ
１０及び第２のデジタルテープレコーダ３０は、自分に
他の電子機器が接続されていることを認識できない。
び第２のデジタルテープレコーダ３０の電源がオンで、
第１のデジタルテープレコーダ２０の電源がオフである
場合には、デジタルＴＶ１０及び第２のデジタルテープ
レコーダ３０が出力したバイアス電圧を第１のデジタル
テープレコーダ２０が検出できないため、デジタルＴＶ
１０及び第２のデジタルテープレコーダ３０は、自分に
他の電子機器が接続されていることを認識できない。
【００１１】つまり、デジタルＴＶ１０及び第２のデジ
タルテープレコーダ３０の電源がオンであっても、第１
のデジタルテープレコーダ２０の電源がオフである場合
には、バスリセットが起こらず、第２のデジタルテープ
レコーダ３０からの映像音声信号または制御信号をデジ
タルＴＶ１０に伝えることができなかった。
タルテープレコーダ３０の電源がオンであっても、第１
のデジタルテープレコーダ２０の電源がオフである場合
には、バスリセットが起こらず、第２のデジタルテープ
レコーダ３０からの映像音声信号または制御信号をデジ
タルＴＶ１０に伝えることができなかった。
【００１２】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明に係る電子機器は、第１の接続機器と信号
の送受信を行うための第１のデジタルポートと、第２の
接続機器と信号の送受信を行うための第２のデジタルポ
ートと、前記第１及び第２のデジタルポートと接続さ
れ、ＣＰＵとリンク層制御部と物理層制御部とを備えた
インターフェース部とを具備した電子機器であり、電源
がオフで機器が動作状態になく、且つ前記第１及び第２
のデジタルポートを介して前記第１及び第２の接続機器
が接続される際には、前記インターフェース部における
物理層制御部を動作状態とすることを特徴とするもので
ある。
めに、本発明に係る電子機器は、第１の接続機器と信号
の送受信を行うための第１のデジタルポートと、第２の
接続機器と信号の送受信を行うための第２のデジタルポ
ートと、前記第１及び第２のデジタルポートと接続さ
れ、ＣＰＵとリンク層制御部と物理層制御部とを備えた
インターフェース部とを具備した電子機器であり、電源
がオフで機器が動作状態になく、且つ前記第１及び第２
のデジタルポートを介して前記第１及び第２の接続機器
が接続される際には、前記インターフェース部における
物理層制御部を動作状態とすることを特徴とするもので
ある。
【００１３】また、アナログ信号が入力可能なアナログ
入力端子と、アナログ信号を出力可能なアナログ出力端
子とを更に備え、電源がオフで機器が動作状態になく、
且つ前記第１及び第２のデジタルポートを介して前記第
１及び第２の接続機器が接続される際には、前記インタ
ーフェース部における物理層制御部を動作状態とすると
共に、前記アナログ入力端子から入力されるアナログ信
号を前記アナログ出力端子から出力することを特徴とす
るものである。
入力端子と、アナログ信号を出力可能なアナログ出力端
子とを更に備え、電源がオフで機器が動作状態になく、
且つ前記第１及び第２のデジタルポートを介して前記第
１及び第２の接続機器が接続される際には、前記インタ
ーフェース部における物理層制御部を動作状態とすると
共に、前記アナログ入力端子から入力されるアナログ信
号を前記アナログ出力端子から出力することを特徴とす
るものである。
【００１４】
【発明の実施の形態】図１は、本発明に係る電子機器の
シリアルインターフェースを説明するための図であり、
ここでは、本発明に係る電子機器を図５における第１の
デジタルテープレコーダ２０に適用した例を示す。な
お、ここで図１に示すＣＰＵ１１、リンク層制御部１
２、物理層制御部１３はそれぞれデジタルＴＶ１０内の
シリアルインターフェースにおける構成であるものと
し、ＣＰＵ２１、リンク層制御部２２、物理層制御部２
３はそれぞれ第１のデジタルテープレコーダ２０内のシ
リアルインターフェースにおける構成であるものとし、
ＣＰＵ３１、リンク層制御部３２、物理層制御部３３は
それぞれ第２のデジタルテープレコーダ３０内のシリア
ルインターフェースにおける構成であるものとする。
シリアルインターフェースを説明するための図であり、
ここでは、本発明に係る電子機器を図５における第１の
デジタルテープレコーダ２０に適用した例を示す。な
お、ここで図１に示すＣＰＵ１１、リンク層制御部１
２、物理層制御部１３はそれぞれデジタルＴＶ１０内の
シリアルインターフェースにおける構成であるものと
し、ＣＰＵ２１、リンク層制御部２２、物理層制御部２
３はそれぞれ第１のデジタルテープレコーダ２０内のシ
リアルインターフェースにおける構成であるものとし、
ＣＰＵ３１、リンク層制御部３２、物理層制御部３３は
それぞれ第２のデジタルテープレコーダ３０内のシリア
ルインターフェースにおける構成であるものとする。
【００１５】また、ここで説明するシリアルインターフ
ェースは、ＩＥＥＥ１３９４に準拠したデジタルインタ
ーフェースであるものとし、シリアルケーブルとはＩＥ
ＥＥ１３９４に準拠したケーブルであるものとする。ま
た、図５では、シリアルインターフェースＩ２及びＩ３
はそれぞれ別々の構成として示したが、シリアルインタ
ーフェースＩ２及びＩ３は図１に示す如く実質的にはそ
の内部で一体であり、ポートのみが複数設けられる構成
となっている。
ェースは、ＩＥＥＥ１３９４に準拠したデジタルインタ
ーフェースであるものとし、シリアルケーブルとはＩＥ
ＥＥ１３９４に準拠したケーブルであるものとする。ま
た、図５では、シリアルインターフェースＩ２及びＩ３
はそれぞれ別々の構成として示したが、シリアルインタ
ーフェースＩ２及びＩ３は図１に示す如く実質的にはそ
の内部で一体であり、ポートのみが複数設けられる構成
となっている。
【００１６】ここで、ＣＰＵ１１、２１、３１は従来例
で説明したと同様にそれぞれアプリケーション層等のコ
ントロール機能を有し、リンク層制御部１２、２２、３
２はそれぞれ誤り訂正符号の生成／検出、パケットの生
成／検出等のリンク層のコントロール機能を有し、物理
層制御部１３、２３、３３はそれぞれバスのイニシャラ
イズ、送受信データのエンコード及びデコード、バスア
ービトレーション、バイアス電圧の出力／検出等の機能
を有する。
で説明したと同様にそれぞれアプリケーション層等のコ
ントロール機能を有し、リンク層制御部１２、２２、３
２はそれぞれ誤り訂正符号の生成／検出、パケットの生
成／検出等のリンク層のコントロール機能を有し、物理
層制御部１３、２３、３３はそれぞれバスのイニシャラ
イズ、送受信データのエンコード及びデコード、バスア
ービトレーション、バイアス電圧の出力／検出等の機能
を有する。
【００１７】ここで、物理層制御部について更に説明す
ると、物理層制御部はその内部に少なくとも１つのポー
ト、バスアービトレーション回路、リシンク回路、ロー
カルクロック発生器、エンコーダを備え、外部機器から
の信号の受信状態においては、外部機器からの信号がポ
ートを介して入力される。そして、リシンク回路はロー
カルクロック発生器からのローカルクロックに基づきポ
ートを介して入力された信号をデコードし、これをリン
ク層制御部に伝える。
ると、物理層制御部はその内部に少なくとも１つのポー
ト、バスアービトレーション回路、リシンク回路、ロー
カルクロック発生器、エンコーダを備え、外部機器から
の信号の受信状態においては、外部機器からの信号がポ
ートを介して入力される。そして、リシンク回路はロー
カルクロック発生器からのローカルクロックに基づきポ
ートを介して入力された信号をデコードし、これをリン
ク層制御部に伝える。
【００１８】また、物理層制御部はその際リシンク回路
にてデコード処理した信号をエンコーダを介して再度エ
ンコードし、ポートを介して他の接続機器に出力する、
いわゆるリピータ機能を有する。このリピータ機能は、
外部機器からの信号を受信している状態でなくても働い
ており、物理層制御部が動作している際にはこのリピー
タ機能により一方のポートから入力された信号を他方の
ポートへと出力することが可能となるなお、物理層制御
部の詳細については、「IEEE Standard for a High Per
formance Serial Bus」Page 36-37，1996年8月30日 Ins
titute of Electrical and Electronics Engineers, In
c.発行に記載の通りである。
にてデコード処理した信号をエンコーダを介して再度エ
ンコードし、ポートを介して他の接続機器に出力する、
いわゆるリピータ機能を有する。このリピータ機能は、
外部機器からの信号を受信している状態でなくても働い
ており、物理層制御部が動作している際にはこのリピー
タ機能により一方のポートから入力された信号を他方の
ポートへと出力することが可能となるなお、物理層制御
部の詳細については、「IEEE Standard for a High Per
formance Serial Bus」Page 36-37，1996年8月30日 Ins
titute of Electrical and Electronics Engineers, In
c.発行に記載の通りである。
【００１９】また、図２は第１のデジタルテープレコー
ダ２０のシリアルインターフェースの動作状態を説明す
るための図である。ここで、電子機器電源オフとは図示
しない電源接続コネクタから第１のデジタルテープレコ
ーダ２０に電源電圧が供給されているものの、電源スイ
ッチがオフとなっている状態を意味し、電子機器電源オ
ンとは該電源接続コネクタから第１のデジタルテープレ
コーダ２０に電源電圧が供給され且つ電源スイッチがオ
ンとなっている状態を意味する。
ダ２０のシリアルインターフェースの動作状態を説明す
るための図である。ここで、電子機器電源オフとは図示
しない電源接続コネクタから第１のデジタルテープレコ
ーダ２０に電源電圧が供給されているものの、電源スイ
ッチがオフとなっている状態を意味し、電子機器電源オ
ンとは該電源接続コネクタから第１のデジタルテープレ
コーダ２０に電源電圧が供給され且つ電源スイッチがオ
ンとなっている状態を意味する。
【００２０】また、バス接続有とは第１のデジタルテー
プレコーダ２０がシリアルケーブルを介して他の電子機
器と接続されている状態を意味し、バス接続無とはシリ
アルケーブルを介して他の電子機器と接続されていない
状態を意味する。更に、リセットとは、電圧が供給され
ずに動作しない状態を意味する。
プレコーダ２０がシリアルケーブルを介して他の電子機
器と接続されている状態を意味し、バス接続無とはシリ
アルケーブルを介して他の電子機器と接続されていない
状態を意味する。更に、リセットとは、電圧が供給され
ずに動作しない状態を意味する。
【００２１】ここで、図１及び図２を用いて第１のデジ
タルテープレコーダ２０の動作について説明すると、ま
ず、電源オンで且つバス接続有の場合には、ＣＰＵ２
１、リンク層制御部２２、物理層制御部２３に共に電圧
が供給されてオン状態となっているためシリアルインタ
ーフェースが完全な動作状態にある。
タルテープレコーダ２０の動作について説明すると、ま
ず、電源オンで且つバス接続有の場合には、ＣＰＵ２
１、リンク層制御部２２、物理層制御部２３に共に電圧
が供給されてオン状態となっているためシリアルインタ
ーフェースが完全な動作状態にある。
【００２２】また、電源オンで且つバス接続無の場合に
は、ＣＰＵ２１と物理層制御部２３とに電圧が供給され
てオン状態となっている一方、リンク層制御部２２は動
作していない。しかし、バス接続が行われると物理層制
御部２３がこの情報をＣＰＵ２１に伝え、ＣＰＵ２１の
制御の基にリンク層制御部２２がオン状態とされるため
シリアルインターフェースとしては待機状態にある。
は、ＣＰＵ２１と物理層制御部２３とに電圧が供給され
てオン状態となっている一方、リンク層制御部２２は動
作していない。しかし、バス接続が行われると物理層制
御部２３がこの情報をＣＰＵ２１に伝え、ＣＰＵ２１の
制御の基にリンク層制御部２２がオン状態とされるため
シリアルインターフェースとしては待機状態にある。
【００２３】そして、電源オフで且つバス接続有の場合
には、ＣＰＵ２１とリンク層制御部２２とは動作してい
ないが物理層制御部２３が動作しているため、他の電子
機器からのバイアス電圧を物理層制御部２３で検出する
ことができる。従って、他の電子機器がバイアス電圧を
出力した場合には、このバイアス電圧の検出に基づきバ
スリセットが起こり、必要なトランザクション完了後に
例えば第２のデジタルテープレコーダ３０からの映像音
声信号または制御信号をデジタルＴＶ１０に伝えること
ができる。つまり、第１のデジタルテープレコーダ２０
に入力される信号を処理することはできないが、リピー
タ機能が働いているためこの信号をそのままデジタルＴ
Ｖ１０に出力することはできる。
には、ＣＰＵ２１とリンク層制御部２２とは動作してい
ないが物理層制御部２３が動作しているため、他の電子
機器からのバイアス電圧を物理層制御部２３で検出する
ことができる。従って、他の電子機器がバイアス電圧を
出力した場合には、このバイアス電圧の検出に基づきバ
スリセットが起こり、必要なトランザクション完了後に
例えば第２のデジタルテープレコーダ３０からの映像音
声信号または制御信号をデジタルＴＶ１０に伝えること
ができる。つまり、第１のデジタルテープレコーダ２０
に入力される信号を処理することはできないが、リピー
タ機能が働いているためこの信号をそのままデジタルＴ
Ｖ１０に出力することはできる。
【００２４】そして、電源オフで且つバス接続無の場合
には、ＣＰＵ２１、リンク層制御部２２、物理層制御部
２３は共に動作状態でない。しかし、バス接続が行われ
ると同時に物理層制御部２３がオン状態へと移行するた
め、他の電子機器からのバイアス電圧を検出することが
可能となる。
には、ＣＰＵ２１、リンク層制御部２２、物理層制御部
２３は共に動作状態でない。しかし、バス接続が行われ
ると同時に物理層制御部２３がオン状態へと移行するた
め、他の電子機器からのバイアス電圧を検出することが
可能となる。
【００２５】このように、本発明に係る電子機器では、
電源オフ状態であってもバス接続有の時には、物理層制
御部２３に電圧が供給され動作状態にあるため、電源オ
フ状態でもシリアルケーブルを介しての信号の送受信が
可能となる。従って、本発明に係る電子機器と他の複数
の電子機器とを図５に示す如く本発明に係る電子機器が
接続の中継器となるように接続した場合、本発明に係る
電子機器の電源のオンオフに関係なく第２のデジタルテ
ープレコーダ３０からの信号をデジタルＴＶ１０に出力
することが可能となる。つまり、第１のデジタルテープ
レコーダ２０の電源をわざわざオンにすることなく、第
２のデジタルテープレコーダ３０からの信号をデジタル
ＴＶ１０に出力することが可能となる。
電源オフ状態であってもバス接続有の時には、物理層制
御部２３に電圧が供給され動作状態にあるため、電源オ
フ状態でもシリアルケーブルを介しての信号の送受信が
可能となる。従って、本発明に係る電子機器と他の複数
の電子機器とを図５に示す如く本発明に係る電子機器が
接続の中継器となるように接続した場合、本発明に係る
電子機器の電源のオンオフに関係なく第２のデジタルテ
ープレコーダ３０からの信号をデジタルＴＶ１０に出力
することが可能となる。つまり、第１のデジタルテープ
レコーダ２０の電源をわざわざオンにすることなく、第
２のデジタルテープレコーダ３０からの信号をデジタル
ＴＶ１０に出力することが可能となる。
【００２６】また、以上の説明では、本発明に係る電子
機器の電源がオフで且つバス接続無の場合には、物理層
制御部２３に電圧が供給されないものとして説明した
が、図３に示す如く、電源がオフで且つバス接続無の状
態に物理層制御部２３に電圧が供給されるよう構成して
も構わない。
機器の電源がオフで且つバス接続無の場合には、物理層
制御部２３に電圧が供給されないものとして説明した
が、図３に示す如く、電源がオフで且つバス接続無の状
態に物理層制御部２３に電圧が供給されるよう構成して
も構わない。
【００２７】また、図４に示す如く、デジタルＴＶ１
０、第１のデジタルテープレコーダ２０、第２のデジタ
ルテープレコーダ３０をシリアルケーブルＣ１及びＣ２
のみならず、アナログケーブルで接続する場合もある。
このような場合には、第１のデジタルテープレコーダ２
０が電源オフの状態であっても、入力端子からの信号を
出力端子へ供給するよう内部接続切替えを行っておくこ
とにより、第２のデジタルテープレコーダ３０からのア
ナログ出力による映像音声信号をデジタルＴＶ１０に伝
えることが可能となる。
０、第１のデジタルテープレコーダ２０、第２のデジタ
ルテープレコーダ３０をシリアルケーブルＣ１及びＣ２
のみならず、アナログケーブルで接続する場合もある。
このような場合には、第１のデジタルテープレコーダ２
０が電源オフの状態であっても、入力端子からの信号を
出力端子へ供給するよう内部接続切替えを行っておくこ
とにより、第２のデジタルテープレコーダ３０からのア
ナログ出力による映像音声信号をデジタルＴＶ１０に伝
えることが可能となる。
【００２８】なお、ここでデジタルＴＶ１０が信号が入
力されるポートに入力ポートを自動で切り替える機能を
有する場合には、第２のデジタルテープレコーダ３０が
著作権情報等に基づきデジタル出力とアナログ出力とを
切り替えて出力するような場合でも、これらの信号をデ
ジタルＴＶ１０に確実に伝えることが可能で、また、デ
ジタルＴＶ１０において一方の入力ポートの信号が途絶
えた際に、他方の入力ポートに入力を切り替えることに
より情報を連続的に表示可能となる。
力されるポートに入力ポートを自動で切り替える機能を
有する場合には、第２のデジタルテープレコーダ３０が
著作権情報等に基づきデジタル出力とアナログ出力とを
切り替えて出力するような場合でも、これらの信号をデ
ジタルＴＶ１０に確実に伝えることが可能で、また、デ
ジタルＴＶ１０において一方の入力ポートの信号が途絶
えた際に、他方の入力ポートに入力を切り替えることに
より情報を連続的に表示可能となる。
【００２９】また、デジタルＴＶ１０が信号が入力され
るポートに入力ポートを自動で切り替える機能を備えて
いない場合でも、同一機器から出力されているデジタル
信号及びアナログ信号の入力ポートの対応関係を例えば
予めメニュー画面上で設定しておき、この時設定された
対応関係に基づき入力を自動で切替えることで、途絶え
ることのない映像の表示が可能となる。即ち、このよう
な場合には、複数のデジタルポート及びアナログポート
を備えていても、同一機器から出力されるデジタル信号
とアナログ信号との間で入力を適切に切り替えることが
可能となる。
るポートに入力ポートを自動で切り替える機能を備えて
いない場合でも、同一機器から出力されているデジタル
信号及びアナログ信号の入力ポートの対応関係を例えば
予めメニュー画面上で設定しておき、この時設定された
対応関係に基づき入力を自動で切替えることで、途絶え
ることのない映像の表示が可能となる。即ち、このよう
な場合には、複数のデジタルポート及びアナログポート
を備えていても、同一機器から出力されるデジタル信号
とアナログ信号との間で入力を適切に切り替えることが
可能となる。
【００３０】ここで、図４に示す第２のデジタルテープ
レコーダ３０が例えばＶＨＳ（登録商標）方式でアナロ
グ信号記録されたビデオテープを再生可能な電子機器で
あると仮定すると、デジタル方式で記録されたビデオテ
ープを再生する際にはデジタルケーブルを介して信号を
出力する一方、アナログ方式で記録されたビデオテープ
を再生する際にはアナログケーブルでのみ信号を出力す
ることも考えられる。
レコーダ３０が例えばＶＨＳ（登録商標）方式でアナロ
グ信号記録されたビデオテープを再生可能な電子機器で
あると仮定すると、デジタル方式で記録されたビデオテ
ープを再生する際にはデジタルケーブルを介して信号を
出力する一方、アナログ方式で記録されたビデオテープ
を再生する際にはアナログケーブルでのみ信号を出力す
ることも考えられる。
【００３１】本発明に係る電子機器においては、このよ
うな状態でも電源のオンオフに拘わらずデジタル信号と
アナログ信号との両方の信号を中継することができるた
め、使用者が電子機器の接続関係を意識することなく機
器を取り扱うことができ、システムとしての使い勝手が
良い。
うな状態でも電源のオンオフに拘わらずデジタル信号と
アナログ信号との両方の信号を中継することができるた
め、使用者が電子機器の接続関係を意識することなく機
器を取り扱うことができ、システムとしての使い勝手が
良い。
【００３２】
【発明の効果】本発明によれば、電源がオフで機器が動
作状態になく、且つ第１及び第２のデジタルポートを介
して第１及び第２の機器が接続される場合には、インタ
ーフェース部における物理層制御部を動作状態にさせる
ため、第１のデジタルポートから入力される映像音声信
号または制御信号を第２のデジタルポートから出力する
ことができ、また同様に第２のデジタルポートから入力
される映像音声信号または制御信号を第１のデジタルポ
ートから出力することができる。
作状態になく、且つ第１及び第２のデジタルポートを介
して第１及び第２の機器が接続される場合には、インタ
ーフェース部における物理層制御部を動作状態にさせる
ため、第１のデジタルポートから入力される映像音声信
号または制御信号を第２のデジタルポートから出力する
ことができ、また同様に第２のデジタルポートから入力
される映像音声信号または制御信号を第１のデジタルポ
ートから出力することができる。
【００３３】従って、本発明による電子機器を複数の接
続機器における中継器として接続した場合に、本発明に
よる電子機器の電源のオンオフに拘わらず、複数の接続
機器間で信号の送受信を行うことが可能となる。
続機器における中継器として接続した場合に、本発明に
よる電子機器の電源のオンオフに拘わらず、複数の接続
機器間で信号の送受信を行うことが可能となる。
【図１】本発明に係る電子機器のシリアルインターフェ
ースを説明するたの図である。
ースを説明するたの図である。
【図２】本発明に係る電子機器のシリアルインターフェ
ースの動作状態を説明するための図である。
ースの動作状態を説明するための図である。
【図３】本発明に係る電子機器のシリアルインターフェ
ースの他の動作状態を説明するための図である。
ースの他の動作状態を説明するための図である。
【図４】本発明に係る電子機器をシリアルケーブルとア
ナログケーブルとで接続した状態を示す図である。
ナログケーブルとで接続した状態を示す図である。
【図５】シリアルケーブルを介して接続される電子機器
を示す図である。
を示す図である。
【図６】シリアルインターフェースの構成を示す図であ
る。
る。
１、１１、２１、３１…ＣＰＵ ２、１２、２２、３２…リンク層制御部 ３、１３、２３、３３…物理層制御部 １０…デジタルＴＶ ２０…第１のデジタルテープレコーダ ３０…第２のデジタルテープレコーダ Ｃ１及びＣ２…シリアルケーブル Ｉ１乃至Ｉ４…シリアルインターフェース
Claims (2)
- 【請求項1】第１の接続機器と信号の送受信を行うため
の第１のデジタルポートと、 第２の接続機器と信号の送受信を行うための第２のデジ
タルポートと、 前記第１及び第２のデジタルポートと接続され、ＣＰＵ
とリンク層制御部と物理層制御部とを備えたインターフ
ェース部とを具備した電子機器であり、 電源がオフで機器が動作状態になく、且つ前記第１及び
第２のデジタルポートを介して前記第１及び第２の接続
機器が接続される際には、前記インターフェース部にお
ける物理層制御部を動作状態とすることを特徴とする電
子機器。 - 【請求項2】アナログ信号が入力可能なアナログ入力端
子と、 アナログ信号を出力可能なアナログ出力端子とを更に備
え、 電源がオフで機器が動作状態になく、且つ前記第１及び
第２のデジタルポートを介して前記第１及び第２の接続
機器が接続される際には、前記インターフェース部にお
ける物理層制御部を動作状態とすると共に、前記アナロ
グ入力端子から入力されるアナログ信号を前記アナログ
出力端子から出力することを特徴とする請求項１記載の
電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191415A JP2001024675A (ja) | 1999-07-06 | 1999-07-06 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191415A JP2001024675A (ja) | 1999-07-06 | 1999-07-06 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024675A true JP2001024675A (ja) | 2001-01-26 |
Family
ID=16274241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191415A Pending JP2001024675A (ja) | 1999-07-06 | 1999-07-06 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295825A (ja) * | 2005-04-14 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び電子機器 |
-
1999
- 1999-07-06 JP JP11191415A patent/JP2001024675A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295825A (ja) * | 2005-04-14 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び電子機器 |
| JP4625712B2 (ja) * | 2005-04-14 | 2011-02-02 | パナソニック株式会社 | 半導体集積回路及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050222 |