JPH06176498A

JPH06176498A - ディジタル信号再生装置

Info

Publication number: JPH06176498A
Application number: JP32565892A
Authority: JP
Inventors: Seiichi Saito; 清一斉藤; Hiroo Okamoto; 宏夫岡本; Nobutaka Amada; 信孝尼田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-04
Filing date: 1992-12-04
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】パーシャルレスポンス検出処理を施した信号
のデータ識別に際し、再生クロックとデータの位相ずれ
によるエラーレートの悪化を防止する。【構成】入力端子１からの再生信号は復調回路２に供
給され、ＰＲ（パーシャルレスポンス）される。このＰ
Ｒ検出された信号はクロック再生回路３に供給されてク
ロックが再生され、このクロックは位相制御回路５で位
相調整される。復調回路２からのＰＲ検出された信号は
Ａ／Ｄ変換回路４でクロック再生回路３からのクロック
のタイミングでＡ／Ｄ変換され、そのＡ／Ｄ変換データ
はデータ識別回路６でこのクロックのタイミングでデー
タ識別される。また、位相制御回路５では、Ａ／Ｄ変換
回路４からＰＲ検出された信号に含まれている２Ｔパタ
ーンの位相調整信号のＡ／Ｄ変換データからＰＲ検出さ
れた信号とクロックとの位相ずれが検出され、これによ
ってクロックの位相が調整される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号再生装
置に係り、特に、再生信号をディジタル信号に変換する
識別回路に関するものである。

【０００２】

【従来の技術】ディジタル情報信号を磁気テープに記録
する際には、磁気テープの特性と情報データの伝送レー
トに合わせた変調が施される。例えばディジタルオーデ
ィオテープレコーダやＨｉ−８ＰＣＭでは、ディジタル
情報信号に８−１０変調を施して磁気テープに記録して
いる。

【０００３】近年、ディジタルＶＴＲ等のように、大量
のデータを磁気テープに記録するための変調方式とし
て、パーシャルレスポンス（以下、ＰＲという）検出処
理が注目されている。このＰＲ検出処理をディジタルＶ
ＴＲに応用した例としては、例えば「テレビジョン学会
誌」第４５巻、１２号ｐｐ．１５１１〜１５１４に
記載されており、これは、画像信号をディジタル信号に
変換して誤り訂正符号を付加し、さらに、ＰＲ検出のた
めのプリコーディングを施して磁気テープに記録し、再
生時には、まず、ＰＲ検出を行ない、しかる後、３値判
定やビタビ復号を行なうことにより、再生信号から元の
ディジタル信号を得るものである。

【０００４】このＰＲ検出処理は磁気テープへの記録再
生の際に発生する符号間干渉を積極的に利用したもので
あって、直流成分がなくて低周波数成分が少ないこと、
ブロック符号変調と比較してＳ／Ｎが良いこと、３値検
出を用いること、ビタビ復号が可能であること等という
特徴があり、磁気記録に適している点が多い。

【０００５】図１０はＰＲ検出信号のアイパターンの例
を模式的に示したものであり、４種程度のデータパター
ンで構成されている。このように、４種程度のパターン
で様々な波形パターンになる。ＰＲ検出処理が行なわれ
たデータの識別には、先に述べたように、データ識別点
において３値検出が行なわれる。図１０において、ＰＲ
検出処理のデータ識別点を最適位置ＳＰ１とすると、出
力レベルは、図１０に●で示すように、“＋１”，
“０”，“−１”の３値に限定される。実際のデータ識
別では、これを利用するのであるが、ノイズが加わるこ
とを考慮し、＋０．５〜−０．５までを“０”、＋０．
５以上を“＋１”、−０．５以下を“−１”としてデー
タを識別している。つまり、±０．５の範囲のレベルの
ノイズに対しても、データを正しく識別できるマージン
がある。

【０００６】

【発明が解決しようとする課題】ところが、温度特性や
製品のばらつきによってデータ識別点に位相ずれが発生
し、データ識別点が例えば図１０でのＳＰ２となった場
合、アイパターンが様々な波形で構成されているため、
出力レベルが、図１０に○で示すように、様々な値にば
らついてしまうことになり、これにより、ノイズに対す
るマージンが減少してエラーレートが悪化する。特に、
ビタビ復号を行なう場合、出力レベルを演算して復号を
行なうために、位相ずれによる出力レベルのばらつきが
演算誤差になってしまい、充分なエラーレートの改善効
果が得られなくなる。このようにデータ識別点の位相ず
れによってエラーレートが悪化すると、画質や音質が劣
化するから、特に、ディジタルＶＴＲ等のように伝送レ
ートの高いシステムにおいては、より高精度の位相調整
が必要になる。

【０００７】本発明の目的は、かかる問題を解消し、高
い伝送レートの記録再生システムに対しても、ディジタ
ル信号を常に良好に再生可能としたディジタル信号再生
装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、復調された再生信号からクロックを再生
し、このクロックを用いて該復調された再生信号をディ
ジタル化してデータ判別をするに際し、ディジタル化さ
れた該再生信号からこの再生信号とクロックとの位相ず
れを検出し、この検出結果によってかかる位相ずれをな
くす位相制御回路を設ける。

【０００９】

【作用】復調された再生信号とこれから再生されたクロ
ックの間に位相ずれがあると、復調されてさらにディジ
タル化された信号においては、そのサンプルデータにこ
の位相ずれの影響が現われる。位相制御回路はこれをも
とに位相ずれを検出し、ディジタル化された再生信号と
クロックとの間の位相関係を調整する。

【００１０】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明によるディジタル信号再生装置の一実
施例を示すブロック図であって、１は再生信号の入力端
子、２は復調回路、３はクロック再生回路、４はＡ／Ｄ
（アナログ／ディジタル）変換回路、５は位相制御回
路、６はデータ識別回路、７はデータの出力端子、８は
再生クロックの出力端子、９は制御エリア信号の入力端
子である。

【００１１】同図において、図示しない磁気テープ等か
らの再生信号は入力端子１から復調回路２に入力され
る。復調回路２では、この再生信号に波形等化が施され
てＰＲ検出が行なわれ、ＰＲ検出された信号はクロック
再生回路３とＡ／Ｄ変換回路４とに供給される。クロッ
ク再生回路３では、ＰＲ検出された信号からＡ／Ｄ変換
のためのクロックが再生され、Ａ／Ｄ変換回路４では、
ＰＲ検出された信号がこの再生クロックの周期でＡ／Ｄ
変換され、Ａ／Ｄ変換データとして、位相制御回路５と
データ識別回路６とに供給される。位相制御回路５で
は、このＡ／Ｄ変換データを用いて、制御エリア入力端
子９から入力された制御エリア信号内で位相の制御が行
なわれる。

【００１２】ここで、再生信号は、図２（Ａ）に示すよ
うに、単位ブロックのデータ２１に位相調整信号２０が
付加されており、図２（Ｂ）に示す“Ｈ”（高レベル）
の制御エリア信号は、Ａ／Ｄ変換回路４から供給される
Ａ／Ｄ変換データとしてのこの位相調整信号２０にタイ
ミングが一致するように、制御エリア入力端子９から入
力される。即ち、位相制御回路５は、この制御エリア信
号の信号期間動作し、位相調整信号２０から位相ずれを
検出してクロック再生回路３からのクロックの位相調整
量を設定し、次に位相ずれを検出するまでの期間、この
設定された位相調整量でクロックの位相を調整する。

【００１３】ディジタルＶＴＲのようにディジタル信号
をバースト状にして記録再生するシステムでは、クロッ
ク再生にある程度の時間を必要とするため、クロック再
生のためのクロック再生信号を記録する必要がある。位
相調整信号２０は、Ｔをデータ識別回路６でのデータ識
別点の周期とすると、２Ｔ周期のパターン、即ち２Ｔパ
ターンであり、このため、クロック再生にも適した信号
である。この２Ｔパターンは、プリコーディングを施す
場合には、“１１１１…”あるいは“１０１０１０…”
のパターンを、プリコーディングを施さない場合には、
“１１００１１００…”あるいは“１０００１０００
…”のパターンを夫々記録することで得られる。再生時
には、まず、この２Ｔパターンの位相調整信号２０を再
生し、これでもってクロックを再生し、このクロックを
用いてデータの再生を行なう。

【００１４】図３は図１での位相制御回路５の一具体例
を示すブロック図であって、３０は再生クロックの入力
端子、３１は位相調整回路、３２はクロックの出力端
子、３３は位相判別回路、３４はラッチ回路、３５はＡ
／Ｄ変換データの入力端子、３６は制御エリア信号の入
力端子である。

【００１５】同図において、２Ｔパターンの位相調整信
号２０から図１のクロック再生回路３で再生されたクロ
ックが入力端子３０から入力され、まず、初期遅延量が
設定されている位相調整回路３１でその初期遅延量に応
じた位相調整がなされて、出力端子３２から図１のＡ／
Ｄ変換回路４とデータ識別回路６とに供給される。Ａ／
Ｄ変換回路４では、最初のＰＲ検出された２Ｔパターン
が位相制御回路５からのクロックのタイミングでＡ／Ｄ
変換処理され、Ａ／Ｄ変換データが、データ識別回路６
に供給されるとともに、位相制御回路５にも供給され
る。

【００１６】ここで、位相調整回路３１に設定される上
記の初期遅延量は、ＰＲ検出された信号と再生クロック
との間に位相ずれがないようにするものである。しか
し、この初期遅延量は固定値であり、クロック再生回路
３等に温度特性や製品のばらつきがあると、出力端子３
２から出力されるクロックとＰＲ検出された信号との間
に位相のずれが生ずる。

【００１７】位相制御回路５では、この２Ｔパターンの
Ａ／Ｄ変換データが入力端子３５から入力され、そのサ
ンプルデータが順次ラッチ回路３４でラッチされるとと
もに、位相判別回路３３にも供給される。このとき、入
力端子３６から図２（Ｂ）に示した制御エリア信号が入
力され、位相判別回路３３は判別動作状態にある。

【００１８】図４（Ａ）はＰＲ検出された２Ｔパターン
のＡ／Ｄ変換データの一例を示すものであって、先のプ
リコーディングが施される２Ｔパターン“１１１１…
…”またはプリコーディングが施される２Ｔパターン
“１１００１１００……”に対するものである。このＡ
／Ｄ変換データの周期は再生クロックの周期の４倍であ
って、ＰＲ検出の結果が（即ち、データ識別点の値が）
“１，１，−１，−１，……”と順次変化する。ここ
で、○は位相ずれがないときのサンプルデータを、■は
位相遅れのときのサンプルデータを、□は位相進みのと
きのサンプルデータを夫々示している。

【００１９】ＰＲ検出された２Ｔパターンの周期が再生
クロックの周期の４倍であるから、そのＡ／Ｄ変換デー
タにはその１周期に４サンプルデータがある。位相調整
回路３１の遅延量は、この位相調整回路３１から出力さ
れる再生クロックがＰＲ検出された２Ｔパターンの周期
毎にその周期の開始点からπ/4，３π/4，５π/4，７π
/4のタイミングとなるように、位相判別回路３３の判別
結果に応じて調整される。再生クロックの位相がこのよ
うに正しく調整されているときには、ＰＲ検出された２
ＴパターンのＡ／Ｄ変換データのサンプル点は図４
（Ａ）の○で示す位置であり、これらサンプル点のデー
タ（サンプルデータ）の絶対値は互いに等しくなる。従
って、隣同志のサンプルデータの絶対値が等しい。

【００２０】これに対し、再生クロックに対してＰＲ検
出された２Ｔパターンの位相が進んでいる場合には、サ
ンプルデータは図４（Ａ）に■で示す位置となり、ま
た、再生クロックに対してＰＲ検出された２Ｔパターン
の位相が遅れている場合には、サンプルデータは図４
（Ａ）に□で示す位置となる。従って、いずれの場合に
おいても、隣同志のサンプルデータの絶対値は等しくな
い。

【００２１】そこで、位相判別回路３３はＰＲ検出され
た２ＴパターンのＡ／Ｄ変換データの隣同志のサンプル
データの絶対値を比較してこれらの大小関係を判定し、
その判定結果に応じて位相調整回路３１の遅延量を制御
するものである。そこで、図４（Ａ）において、いま、
時点（Ｋ−１），時点（Ｋ），時点（Ｋ＋１），時点
（Ｋ＋２）でのサンプルデータを夫々ＡＤ（Ｋ−１），
ＡＤ（Ｋ），ＡＤ（Ｋ＋１），ＡＤ（Ｋ＋２）とする
と、ＰＲ検出された２Ｔパターンの同じ1/2周期内にあ
るサンプルデータを、ＡＤ（Ｋ−１）とＡＤ（Ｋ）、サ
ンプルデータをＡＤ（Ｋ−１）とＡＤ（Ｋ）というよう
に、２つずつそれらの絶対値を比較し、図４（Ｂ）に示
すように、これらサンプルデータの絶対値が等しいと
き、サンプルデータは図４（Ａ）の○で示す位置にある
として位相調整回路３１の遅延量をそのまま保持させ
る。また、図４（Ｃ）に示すように、先行するサンプル
データＡＤ（Ｋ−１）の絶対値がこれに続くサンプルデ
ータＡＤ（Ｋ）の絶対値よりも大きいときには、サンプ
ルデータは図４（Ａ）の■で示す位置にあるとして位相
調整回路３１の遅延量を減少させ、再生クロックの位相
を進めるし、図４（Ｄ）に示すように、先行するサンプ
ルデータＡＤ（Ｋ−１）の絶対値がこれに続くサンプル
データＡＤ（Ｋ）の絶対値よりも小さいときには、サン
プルデータは図４（Ａ）の□で示す位置にあるとして位
相調整回路３１の遅延量を増加させ、再生クロックの位
相を進める。

【００２２】図３においては、ラッチ回路３４が入力端
子３５からのＡ／Ｄ変換データをそのサンプル周期分遅
らせて位相判別回路３３に送る。この位相判別回路３３
は、入力端子３５からのＡ／Ｄ変換データとラッチ回路
３４からの遅延されたＡ／Ｄ変換データとのサンプルデ
ータを同じタイミングで１つおきに取り込む。この場
合、これらから取り込むサンプルデータは、正と正，負
と負というように、同じ符号のものである。これによ
り、位相判定回路３３は、上記のように、ＰＲ検出され
た２Ｔパターンの同じ1/2周期内にある２つのサンプル
データの比較が可能となる。

【００２３】図６に位相判別回路３３の以上説明した機
能をまとめて示す。

【００２４】図５（Ａ）はＰＲ検出された２Ｔパターン
のＡ／Ｄ変換データの他の例を示すものであって、先の
プリコーディングが施される２Ｔパターン“１０１０１
０……”またはプリコーディングが施される２Ｔパター
ン“１０００１０００……”に対するものである。この
Ａ／Ｄ変換データの周期も再生クロックの周期の４倍で
あるが、ＰＲ検出の結果（即ち、データ識別点の値）が
“１，０，−１，０”を順次繰り返すものである。ここ
でも、図４と同様に、○は位相ずれがないときのサンプ
ルデータを、■は位相遅れのときのサンプルデータを、
□は位相進みのときのサンプルデータを夫々示してい
る。

【００２５】ＰＲ検出された２Ｔパターンの周期が再生
クロックの周期の４倍であるから、このＡ／Ｄ変換デー
タでもその１周期に４サンプルデータがある。しかし、
この場合の位相調整回路３１の遅延量は、この位相調整
回路３１から出力される再生クロックがＰＲ検出された
２Ｔパターンの周期毎にその周期の開始点から０，π/
2，2π/2，3π/2のタイミングとなるように、位相判別
回路３３の判別結果に応じて調整される。再生クロック
の位相がこのように正しく調整されているときには、Ｐ
Ｒ検出された２ＴパターンのＡ／Ｄ変換データのサンプ
ル点は図５（Ａ）の○で示す位置であり、１つおきのサ
ンプルデータは０レベルになっている。

【００２６】そこで、位相判別回路３３はＰＲ検出され
た２ＴパターンのＡ／Ｄ変換データの１つおきのサンプ
ルデータを比較し、これらの大小関係を判定してこの判
定結果に応じて位相調整回路３１の遅延量を制御するも
のである。原理的には、図５（Ａ）において、いま、時
点（Ｋ−２），時点（Ｋ−１），時点（Ｋ）でのサンプ
ルデータを夫々ＡＤ（Ｋ−２），ＡＤ（Ｋ−１），ＡＤ
（Ｋ）とすると、ＰＲ検出された２Ｔパターンの１つお
きのサンプルデータＡＤ（Ｋ−２）とＡＤ（Ｋ）を比較
し、図５（Ｂ）に示すように、これらサンプルデータが
ともに０レベルのとき、サンプルデータは図５（Ａ）の
○で示す位置にあるとして位相調整回路３１の遅延量を
そのまま保持させる。また、図５（Ｃ）に示すように、
先行するサンプルデータＡＤ（Ｋ−２）のレベルがこれ
より２つ後のサンプルデータＡＤ（Ｋ）のレベルよりも
大きいときには、サンプルデータは図５（Ａ）の■で示
す位置にあるとして位相調整回路３１の遅延量を減少さ
せ、再生クロックの位相を進めるし、図５（Ｄ）に示す
ように、先行するサンプルデータＡＤ（Ｋ−２）のレベ
ルがサンプルデータＡＤ（Ｋ）のレベルよりも小さいと
きには、サンプルデータは図５（Ａ）の□で示す位置に
あるとして位相調整回路３１の遅延量を増加させ、再生
クロックの位相を進める。

【００２７】図３においては、ラッチ回路３４が入力端
子３５からのＡ／Ｄ変換データをその２サンプル周期分
遅らせて位相判別回路３３に送る。この位相判別回路３
３は、入力端子３５からのＡ／Ｄ変換データとラッチ回
路３４からの遅延されたＡ／Ｄ変換データとのサンプル
データを同じタイミングで２つおきに取り込む。この場
合、これらから取り込むサンプルデータが、図５（Ａ）
に示す時点（Ｋ−１）のものではなく、時点（Ｋ−
２），（Ｋ）のもののように、０レベルに近いものとな
るようにする。このために、位相判別回路３３は、初期
動作として、入力端子３５もしくはラッチ回路３４から
のＡ／Ｄ変換データの続いてくる２つのサンプルデータ
を取り込み、絶対値を大小比較して、値が小さい方のサ
ンプルデータのタイミングで、以後、取り込むようにす
る。

【００２８】図７に位相判別回路３３の以上説明した機
能をまとめて示す。

【００２９】位相判別回路３３のかかる遅延量調整動作
は入力端子３６から制御エリア信号が入力されている期
間に行なわれ、この期間が過ぎると、位相調整回路３１
の遅延量をその遅延量調整期間に調整した遅延量のまま
に保持する。

【００３０】なお、この制御エリア信号は、例えば、図
１のクロック再生回路で位相調整信号２０からクロック
を再生する際のこの位相調整信号２０の検出をもとの生
成することができる。また、また、制御エリア信号とし
ては位相判別回路３３の位相判定動作を起動させるだけ
てもよく、位相調整信号２０の信号期間（パルス数）が
ほぼ決まっているので、この期間を計測して位相判別動
作期間を決定するようにしてもよい。

【００３１】以上のようにして、位相調整回路３１で
は、位相判別回路３３の判別結果に応じて遅延量が増減
され、Ａ／Ｄ変換データに対する再生クロックの位相が
最適になったとき、即ち、図４（Ａ）や図５（Ａ）に○
で示す位置となったとき、そのときの位相調整回路３１
の遅延量をそのまま保持させる。

【００３２】図８は図３における位相判別回路３３の一
具体例を示すブロック図であって、６０，６１はＡ／Ｄ
変換データの入力端子、６２は符号判別回路、６３，６
４は平均化処理回路、６５は比較回路、６６は遅延量制
御信号の出力端子である。

【００３３】同図において、いま、入力端子６０からは
図３のラッチ回路３４からの遅延されたＡ／Ｄ変換デー
タが、また、入力端子６１からは図３の入力端子３５か
らのＡ／Ｄ変換データが、サンプルデータの位相が同期
して、夫々入力され、符号判別回路６２に供給される。
この符号判別回路６２では、これらＡ／Ｄ変換データの
サンプルデータが同符号か異符号かの判断や変換レベル
からドロップアウトの判断を行ない、上記のように位相
判別のできるサンプルデータのみを絶対値化して平均化
処理回路６３，６４に夫々供給する。

【００３４】ここで、図４に示した動作をする場合に
は、符号判別回路６２は、同時に入力されるサンプルデ
ータは同符号となるものを取り込み、入力端子６０から
のサンプルデータは平均化処理回路６３に、入力端子６
１からのサンプルデータは平均化処理回路６４に夫々絶
対値化して供給される。

【００３５】かかる平均化処理回路６３，６４は、複数
のサンプルデータを平均化してノイズによって発生する
誤差を除去するものである。この平均化処理する代り
に、頻度からレベルを求めるようにしてもよい。これら
平均化処理回路６３，６４の出力レベルは比較回路６５
で比較され、図６に示した判別条件に従って遅延量制御
信号を生成し、出力端子６６から図３の位相調整回路３
１に供給する。

【００３６】また、図５に示した動作をする場合には、
符号判別回路６２は、初期段階で、入力端子６０，６１
からの０レベルに等しい、もしくは０レベルに近いサン
プルデータを１つおきに取り込み、夫々を平均化処理回
路６３，６４に供給する。そして、上記のように、比較
回路６５はこれら平均化処理回路６３，６４の出力レベ
ルを比較し、図７に示したように遅延量制御させるため
の遅延量制御信号が生成されるのであるが、単にかかる
制御をさせただけでは、一意的に正しい制御は行なわれ
ない。

【００３７】即ち、いま、符号判別回路６２が、図５
（Ａ）において、時点（Ｋ−２），（Ｋ）でのサンプル
データを同時に取り込むように動作したときには、比較
回路６５は正しい比較動作を行ない、位相ずれがなくな
るように再生クロックが位相調整されるのであるが、取
り込みタイミングがこれとは異なり、符号判別回路６２
が、図５（Ａ）において、上記とは取り込み位相がずれ
た時点（Ｋ），（Ｋ＋２）でのサンプルデータを同時に
取り込むように動作したときには、比較回路６５は上記
とは全く反対の比較結果を出し、位相ずれが大きくなる
ように再生クロックを位相調整する。

【００３８】そこで、比較回路６５は、初期動作とし
て、まず、平均化処理回路６３，６４の出力レベルを比
較しながらこれらの差が大きくなるか否かを検出し、大
きくなるときには、平均化処理回路６３，６４の出力レ
ベルの比較演算を逆にするか、もしくは、符号判別回路
６２を例えば次のように制御する。即ち、取り込む２つ
のサンプルデータの符号を反転して平均化処理回路６
３，６４に供給するようにするか、入力端子６０，６１
から取り込んだサンプルデータの平均化処理回路６３，
６４への供給を入れ替えるか、あるいは、サンプルデー
タの取込みタイミングを再生クロックの２周期分ずらす
ようにする。このようにして、再生クロックの正しい位
相調整ができるようになる。

【００３９】なお、Ａ／Ｄ変換回路４の量子化誤差や位
相調整回路３１の遅延ステップ量、あるいはノイズの影
響等により、図４（Ａ）や図５（Ａ）に示したように、
正確にレベルが一致しないことも考えられるが、比較さ
れるレベルの差の絶対値をある値以下となったときや、
遅延量が増加から減少にもしくは減少から増加に転じた
とき、位相最適位置とするようにすればよい。

【００４０】図９は図３における位相調整回路３１の一
具体例を示すブロック図であって、７０は遅延量制御信
号の入力端子、７１はカウンタ、７２は再生クロックの
入力端子、７３は遅延素子、７４はセレクタ、７５はク
ロックの出力端子である。

【００４１】同図において、入力端子７０から入力され
た遅延量制御信号はカウンタ７１に供給され、その増減
に合わせてカウントアップ／ダウンされる。このカウン
タ７１のカウント値はセレクタ７４の選択制御信号とな
る。一方、入力端子７２から入力された再生クロックは
複数の遅延素子７３によって順次遅延され、これら遅延
素子７３の出力がセレクタ７４に供給される。これら遅
延素子７３の出力とカウンタ７１のカウント値とは一対
一に対応している。そして、セレクタ７４はカウンタ７
１のカウント値に対応した遅延素子７３の出力を選択す
る。

【００４２】そこで、例えば、遅延量制御信号が遅延量
を増加させるための信号であるとすると、カウンタ７１
のカウント値が１だけアップし、これにより、セレクタ
７４はこれまで選択していた遅延素子の出力信号よりも
１つ分だけ遅延量を増やす遅延素子からの出力信号を選
択するように切り替わり、また、カウンタ７１のカウン
ト値が１だけダウンすると、これにより、セレクタ７４
はこれまで選択していた遅延素子の出力信号よりも１つ
分だけ遅延量を減らす遅延素子からの出力信号を選択す
るように切り替わる。

【００４３】以上のようにして、位相調整信号２０（図
２（Ｂ））の期間中に再生クロックの位相が最適に調整
される。

【００４４】

【発明の効果】以上の説明のように、本発明によれば、
製品のばらつきや温度特性による遅延量のばらつきから
発生するデータ識別点の位相ずれを、データの前に再生
されるクロック再生信号で調整することができるので、
データの再生部において、位相ずれによるエラーレート
の悪化を防ぐことができ、特に、データの識別にビタビ
復号を用いる場合には、位相ずれによるレベルのばらつ
きを抑えることができるので、本来のビタビ復号の効果
を得ることができる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号再生装置の一実施
例を示すブロック図である。

【図２】図１に示した実施例における再生信号の構成と
制御エリア信号とを示す図である。

【図３】図１における位相制御回路の一具体例を示すブ
ロック図である。

【図４】図３における位相判別回路の一動作例を示す図
である。

【図５】図３における位相判別回路の他の動作例を示す
図である。

【図６】図４で示した動作に基づく図３における位相判
別回路の機能を示す図である。

【図７】図５で示した動作に基づく図３における位相判
別回路の機能を示す図である。

【図８】図３における位相判別回路の一具体例を示すブ
ロック図である。

【図９】図３における位相調整回路の一具体例を示すブ
ロック図である。

【図１０】ＰＲ検出信号のアイパターンの模式図であ
る。

【符号の説明】

１再生信号の入力端子２復調回路３クロック再生回路４Ａ／Ｄ変換回路５位相制御回路６データ識別回路３１位相調整回路３３位相判別回路３４ラッチ回路６２符号判別回路６３，６４平均化処理回路６５比較回路７１カウンタ７３遅延素子７４セレクタ

Claims

【特許請求の範囲】

【請求項１】記録媒体からアナログ波形で再生される
ディジタル情報信号を復調する復調回路と、該復調回路
の出力信号からクロックを再生するクロック再生回路
と、該復調回路の出力信号を該クロック再生回路からの
クロックのタイミングでディジタル化するアナログ／デ
ィジタル変換回路と、該クロック再生回路からのクロッ
クを用いて該アナログ／ディジタル変換回路の出力信号
のデータ識別を行なうデータ識別回路とを備えたディジ
タル信号再生装置において、該アナログ／ディジタル変換回路の出力データの差分か
ら該復調回路の出力信号と該クロック再生回路からのク
ロックとの位相ずれを検出し、その検出結果に応じて該
アナログ／ディジタル変換回路の出力データの差分から
該復調回路の出力信号と該クロック再生回路からのクロ
ックとの位相関係を制御する位相制御回路を設け、該位相ずれをなくすことができるように構成したことを
特徴とするディジタル信号再生装置。
【請求項２】請求項１において、前記復調回路はパーシャルレスポンス検出処理回路であ
って、前記位相制御回路は、前記アナログ／ディジタル変換回
路の出力データにおけるデータ識別周期の２倍の周期の
信号から前記位相ずれを検出することを特徴とするディ
ジタル信号再生装置。
【請求項３】請求項１または請求項２において、前記位相制御回路はクロック再生回路からのクロックを
遅延する遅延回路を有し、該遅延回路の遅延量を前記検
出した位相ずれに応じて制御することを特徴とするディ
ジタル信号再生装置。