JPS59167813A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS59167813A JPS59167813A JP58040735A JP4073583A JPS59167813A JP S59167813 A JPS59167813 A JP S59167813A JP 58040735 A JP58040735 A JP 58040735A JP 4073583 A JP4073583 A JP 4073583A JP S59167813 A JPS59167813 A JP S59167813A
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- JP
- Japan
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- amount
- delay
- delay line
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は磁気ディスク装置などにおける位相同期回路（
以後ＰＬＬと称す）に関する。
以後ＰＬＬと称す）に関する。
［発明の技術的背景とその問題点］
磁気ディスク装置は大容量の記憶装置として各方面で研
究開発が進められている。高密度記録を目指す磁気ディ
スク装置では、ディスク上にデータと復調用のタイミン
グクロックを別々に記録するわけにはゆかず、両者が混
在する変調方式（以後セルフクロック方式と称す）を用
いて記録している。
究開発が進められている。高密度記録を目指す磁気ディ
スク装置では、ディスク上にデータと復調用のタイミン
グクロックを別々に記録するわけにはゆかず、両者が混
在する変調方式（以後セルフクロック方式と称す）を用
いて記録している。
再生時においては、磁気ヘッドによって読み出した変調
信号からクロックとデータを分離して復調を行なうが、
このクロックとデータの分離をする際にＰＬＬを用いる
。
信号からクロックとデータを分離して復調を行なうが、
このクロックとデータの分離をする際にＰＬＬを用いる
。
磁気ディスクに使用されるＰＬＬは、■ロジックで構成
される位相比較器、０位相比較器によって検出された位
相差を電流あるいは電圧に変換するチャージポンプ、■
ローパスフィルタ（以後ＬＰＦと称す）、■電圧によっ
て周波数を変化させる電圧制御発振器（以後ＶＣＯと称
す）などから晟る０ 以後セルフクロック方式にＭＦＭを採用した場合を例に
とり、データ弁別の過程を説明する。
される位相比較器、０位相比較器によって検出された位
相差を電流あるいは電圧に変換するチャージポンプ、■
ローパスフィルタ（以後ＬＰＦと称す）、■電圧によっ
て周波数を変化させる電圧制御発振器（以後ＶＣＯと称
す）などから晟る０ 以後セルフクロック方式にＭＦＭを採用した場合を例に
とり、データ弁別の過程を説明する。
第１図は従来のデータ弁別回路のブロック図であシ、第
２図はデータ弁別の過程を示すタイムチャートである。
２図はデータ弁別の過程を示すタイムチャートである。
まず第２図を用いて説明する０第２図（ａ）は記録すべ
き”１”、′６”のデータ列である０（ｂ）は前記デー
タ列をＭＦＭで変調して記録し再生ヘッドによって再生
した信号波形である。再生信号（ｂ）は回転むらやノイ
ズによるジッタを含み図中矢印の方向にゆれる波形とな
る。波形（Ｃ）は再生信号（ｂ）の変化点をパルス信号
に変換したものである。波形（ψはデータ列（ａ）のビ
ット周期（以後ビットセルと称す）をＴとしたとき、波
形（Ｃ）を１／４Ｔだけ遅延させた波形である。波形（
ｅ）はＰ Ｔ、 Ｌの出力信号で、データ弁別の際、弁
別窓（以後ウィンドウと称す）として用い、位相比較器
の入力信号でもある。
き”１”、′６”のデータ列である０（ｂ）は前記デー
タ列をＭＦＭで変調して記録し再生ヘッドによって再生
した信号波形である。再生信号（ｂ）は回転むらやノイ
ズによるジッタを含み図中矢印の方向にゆれる波形とな
る。波形（Ｃ）は再生信号（ｂ）の変化点をパルス信号
に変換したものである。波形（ψはデータ列（ａ）のビ
ット周期（以後ビットセルと称す）をＴとしたとき、波
形（Ｃ）を１／４Ｔだけ遅延させた波形である。波形（
ｅ）はＰ Ｔ、 Ｌの出力信号で、データ弁別の際、弁
別窓（以後ウィンドウと称す）として用い、位相比較器
の入力信号でもある。
ＰＬＬは入力信号と出力信号の位相差を無くす様に動作
するため、定常状態では波形（ｄ）とウィンドウ（ｅ）
は図の様に位相が同期している。波形（０はデータ弁別
出力であわ、ウィンドウ（ｅ）の−・イレベル１Ｈ′の
期間に存在する波形（Ｃ）のパルスを取シ出したもので
ある。データ列（ａ）と波形（ｆ）に注目すると、波形
（ｆ）はデータが１１１のときだけそのビットセルにパ
ルスが存在する波形となる。
するため、定常状態では波形（ｄ）とウィンドウ（ｅ）
は図の様に位相が同期している。波形（０はデータ弁別
出力であわ、ウィンドウ（ｅ）の−・イレベル１Ｈ′の
期間に存在する波形（Ｃ）のパルスを取シ出したもので
ある。データ列（ａ）と波形（ｆ）に注目すると、波形
（ｆ）はデータが１１１のときだけそのビットセルにパ
ルスが存在する波形となる。
次に第２図のタイムチャートを参照しながら第１図の動
作を説明する。第１図の端子７には、第２図の波形（Ｃ
）が印加され、ディレーラインｆと分離回路６に入力さ
れる。ディレーライン１の出力は、第２図（ｄ）に対応
する波形で、位相比較器２の一方に入力される。また位
相比較器２の他方の入力には■ＣＯからの出力である第
２図のウィンドウ（ｅ）が入力される。位相比較器２に
よって、前記２つの入力である第２図の波形（ｄ）とウ
ィンドウ（ｅ）の位相差をチャージポンプ３に入力する
。前記位相差は、チャージポンプ３とＬＰＦ４によりて
電圧に変換され、ＶＣＯ５に入力される。ＶＣＯ５は入
力電圧によって出力の周波数を変化させる機能を有し、
その出力は位相比較器と分離回路６に入力される。分離
回路６は端子７に入力される第２図の波形（Ｃ）とＶＣ
Ｏ５からの出力である第２図のウィンドウ（ｅ）から第
２図の波形（ｆ）を出力することによって一連のデータ
弁別を完了する。
作を説明する。第１図の端子７には、第２図の波形（Ｃ
）が印加され、ディレーラインｆと分離回路６に入力さ
れる。ディレーライン１の出力は、第２図（ｄ）に対応
する波形で、位相比較器２の一方に入力される。また位
相比較器２の他方の入力には■ＣＯからの出力である第
２図のウィンドウ（ｅ）が入力される。位相比較器２に
よって、前記２つの入力である第２図の波形（ｄ）とウ
ィンドウ（ｅ）の位相差をチャージポンプ３に入力する
。前記位相差は、チャージポンプ３とＬＰＦ４によりて
電圧に変換され、ＶＣＯ５に入力される。ＶＣＯ５は入
力電圧によって出力の周波数を変化させる機能を有し、
その出力は位相比較器と分離回路６に入力される。分離
回路６は端子７に入力される第２図の波形（Ｃ）とＶＣ
Ｏ５からの出力である第２図のウィンドウ（ｅ）から第
２図の波形（ｆ）を出力することによって一連のデータ
弁別を完了する。
第２図において（Ｃ）と（ｄ）との間の位相差を厳密に
１／４Ｔだけずらすことによって（Ｃ）のパルスがウィ
ンドウ（ｅ）の中心で発生するようにできる。この１／
４Ｔに相当する遅延量はあらかじめ第１図１のディレー
ラインを調整しておくことによって得られる。しかし時
間がたつにつれて、ロジック回路の温度ドリフトなどの
理由によってこの遅延量に変化が生じる。従って第２図
（Ｃ）のパルスがウィンドウ（ｅ）の中心からずれた位
置に存在することになり、そのずれ分だけ、データの時
間的位置がずれても読み誤らない範囲（以後マージンと
称す）が低下する。
１／４Ｔだけずらすことによって（Ｃ）のパルスがウィ
ンドウ（ｅ）の中心で発生するようにできる。この１／
４Ｔに相当する遅延量はあらかじめ第１図１のディレー
ラインを調整しておくことによって得られる。しかし時
間がたつにつれて、ロジック回路の温度ドリフトなどの
理由によってこの遅延量に変化が生じる。従って第２図
（Ｃ）のパルスがウィンドウ（ｅ）の中心からずれた位
置に存在することになり、そのずれ分だけ、データの時
間的位置がずれても読み誤らない範囲（以後マージンと
称す）が低下する。
従来の位相同期回路はこのずれ分を放置したままにして
おくのが一般的であった。あるいは、上記欠点を改善す
るための方策として、第２図（Ｃ）と（ｄ）の間の遅延
量が１／４Ｔとなるようにディレーラインを外部からス
イッチ等によって切り換えることもできる。しかしこの
場合正確ガドリフト量がわからないため、最適な選択が
できない。また温度ドリフトの小さいロジックを構成す
ればよいがドリフトの小さい部品だけを温度試、験を行
って選択したシ、温度特性のよい高価な部品を使う必要
が生じ、手間もかかり、装置価格も高くなるなどの不利
益を生ずる。
おくのが一般的であった。あるいは、上記欠点を改善す
るための方策として、第２図（Ｃ）と（ｄ）の間の遅延
量が１／４Ｔとなるようにディレーラインを外部からス
イッチ等によって切り換えることもできる。しかしこの
場合正確ガドリフト量がわからないため、最適な選択が
できない。また温度ドリフトの小さいロジックを構成す
ればよいがドリフトの小さい部品だけを温度試、験を行
って選択したシ、温度特性のよい高価な部品を使う必要
が生じ、手間もかかり、装置価格も高くなるなどの不利
益を生ずる。
［発明の目的］
本発明は上述した従来装置の欠点を改良したもので、デ
ータパルスが常にウィンドウの中心にあってマージンの
低下を最少とするように調整可能とした位相同期回路を
提供することを目的とする。
ータパルスが常にウィンドウの中心にあってマージンの
低下を最少とするように調整可能とした位相同期回路を
提供することを目的とする。
［発明の概要］
本発明は磁気ディスク装置内にデータ発生回路、エラー
検出回路、ドリフト量計算回路、コントロール回路よ構
成る遅延量調整回路を設置することによシ、定期的にデ
ータパルスのウィンドウ中心からのずれ量を測定し、Ｐ
ＬＬ内のディレーラインを調整することによシ、常にデ
ータパルスがウィンドウの中心に来るようにしたもので
ある。
検出回路、ドリフト量計算回路、コントロール回路よ構
成る遅延量調整回路を設置することによシ、定期的にデ
ータパルスのウィンドウ中心からのずれ量を測定し、Ｐ
ＬＬ内のディレーラインを調整することによシ、常にデ
ータパルスがウィンドウの中心に来るようにしたもので
ある。
［発明の効果コ
本発明によれば、低摩、容易かつ正確にデータパルスが
ウィンドウの中心に来るように調整でき常に最大のマー
ジンを確保することができる。また本発明によれば、高
価な部品を使用する必要もなく、特性のよい部品を選択
する手間もはふけるので、装置価格も安くすることがで
きる。
ウィンドウの中心に来るように調整でき常に最大のマー
ジンを確保することができる。また本発明によれば、高
価な部品を使用する必要もなく、特性のよい部品を選択
する手間もはふけるので、装置価格も安くすることがで
きる。
［発明の実施例］
次に本発明を図面を参照しながら詳細に説明する。第３
図は本発明におけるディスク装置をブロック図で示しだ
ものである。２１がディスク、ｎがヘッド、るがアナロ
グ増幅回路、Ｕが二値化回路、ｚ５がＰＬＬ回路、あが
データ分離回路、τがディスク装置のつながれているＣ
ＰＵをそれぞれ示している。また侵が本発明によシ新た
に付は加えられた遅延量調整回路で、路がコン） ｏ
−ル回路、２９がドリフト量計算回路、（９）がシフト
データ発生回路、３１がエラー検出回路である。平常時
においてスイッチ回路３３は（イ）側へ倒れておシ、デ
ィスクからＣＰＵまで一連の回路が連結され、データ藺
み出し動作を行っている。
図は本発明におけるディスク装置をブロック図で示しだ
ものである。２１がディスク、ｎがヘッド、るがアナロ
グ増幅回路、Ｕが二値化回路、ｚ５がＰＬＬ回路、あが
データ分離回路、τがディスク装置のつながれているＣ
ＰＵをそれぞれ示している。また侵が本発明によシ新た
に付は加えられた遅延量調整回路で、路がコン） ｏ
−ル回路、２９がドリフト量計算回路、（９）がシフト
データ発生回路、３１がエラー検出回路である。平常時
においてスイッチ回路３３は（イ）側へ倒れておシ、デ
ィスクからＣＰＵまで一連の回路が連結され、データ藺
み出し動作を行っている。
次に遅延量を測定し、調整する場合について考える。こ
の調整は一定時間ごとに周期的に行われる。一定時間経
過するとコントロール回路部よりスイッチ回路３３ヘス
イツチを（ロ）側へ倒す指示が伝わる。この指示が伝わ
った時にディスク装置がＣＰＵによってアクセスされて
いた場合、スイッチ回路３３は上記動作をそのアクセス
がとぎれるのを待って実行する。その後の回路の動作を
第４図を用いながら説明する。シフトデータ発生回路Ｉ
からあるデータ列に対応する第２図（Ｃ）に相当するパ
ルス列が発生される。このデータ列は任意でよいが、今
説明のためデータ１１＠のくり返し情報とする。上記発
生されたパルス列はＰ Ｌ Ｌ ２５に入る。
の調整は一定時間ごとに周期的に行われる。一定時間経
過するとコントロール回路部よりスイッチ回路３３ヘス
イツチを（ロ）側へ倒す指示が伝わる。この指示が伝わ
った時にディスク装置がＣＰＵによってアクセスされて
いた場合、スイッチ回路３３は上記動作をそのアクセス
がとぎれるのを待って実行する。その後の回路の動作を
第４図を用いながら説明する。シフトデータ発生回路Ｉ
からあるデータ列に対応する第２図（Ｃ）に相当するパ
ルス列が発生される。このデータ列は任意でよいが、今
説明のためデータ１１＠のくり返し情報とする。上記発
生されたパルス列はＰ Ｌ Ｌ ２５に入る。
ただしこの１１１のパルス列において、あるビット間隔
（数１０ビット以上）ごとに１つのデータをコントロー
ル回路で決定された遅延量だけ遅らせる。
（数１０ビット以上）ごとに１つのデータをコントロー
ル回路で決定された遅延量だけ遅らせる。
また上記遅延を施さない原データ列を比較データとして
シフトデータ発生回路Ｉからエラー検出回路３１へ送出
する。上記遅延されたデータ前後のパルス列の状態を第
４図（Ｃ）に示している。上記遅延量が十分小さい場合
、データ分離回路あで誤シなくデータは分離される。エ
ラー検出回路３１においてｉの分離後のデータと前にシ
フトデータ発生回路３１よシ送出された遅延パルスを含
まないパルス列から分離したデータとを比較する。この
場合は誤シなく分離されているので、当然誤シなしの情
報がコントロール回路路に送出される。この情報を得て
コントロール回路部はさらに大きな遅延量の指示をシフ
トデータ発生回路頷に出す。以上の操作を繰シ返すうち
に、上記遅延量が第４図（Ｃ）中央に示すようにτに達
すると、データパルスが第４図（→のウィンドウの外側
に存在するようになる。
シフトデータ発生回路Ｉからエラー検出回路３１へ送出
する。上記遅延されたデータ前後のパルス列の状態を第
４図（Ｃ）に示している。上記遅延量が十分小さい場合
、データ分離回路あで誤シなくデータは分離される。エ
ラー検出回路３１においてｉの分離後のデータと前にシ
フトデータ発生回路３１よシ送出された遅延パルスを含
まないパルス列から分離したデータとを比較する。この
場合は誤シなく分離されているので、当然誤シなしの情
報がコントロール回路路に送出される。この情報を得て
コントロール回路部はさらに大きな遅延量の指示をシフ
トデータ発生回路頷に出す。以上の操作を繰シ返すうち
に、上記遅延量が第４図（Ｃ）中央に示すようにτに達
すると、データパルスが第４図（→のウィンドウの外側
に存在するようになる。
データ分離回路あの出力は第４図（ｆ）の如く遅延パル
スの部分では消失するので、エラー検出回路３１におい
て誤シが起きたと判断され、誤シ有シの情報をコントロ
ール回路部に送出する。この情報を受はコントロール回
路路はその時の遅延量τの値をドリア、′ト量計算回路
四に送出する。本来情報１１１のデータパルスとウィン
ドウの位置関係は第５図（Ｃ）と（ｅ）のようにウィン
ドウ（ｅ）の中心にデータパルス（Ｃ）の立ち上シが存
在するようＫＰＬＬ内部のディレーラインが調整されて
いることが望ましい。しかし上記操作の結果τ＞ １／
４ Ｔ （第５図（Ｃ）”）の場合、ＰＬ、Ｌ内部のデ
ィレーラインの遅延量がτ−］／４ Ｔだけ過多であシ
、またτ＜ １／４ Ｔ （第５図（Ｃ）’）の場合は
、１／４Ｔ−τだけ上記遅延量が不足している。ドリフ
ト量計算回路において、上記の如＜ ＰＬＬ内部のディ
レーラインの遅延量の補正分を計算し５適切な調整をＰ
ＬＬ回路内部のディレーラインに施す。とれによシデー
タパルス列とウィンドウの間の位相差を常に最適に保つ
ことができる。
スの部分では消失するので、エラー検出回路３１におい
て誤シが起きたと判断され、誤シ有シの情報をコントロ
ール回路部に送出する。この情報を受はコントロール回
路路はその時の遅延量τの値をドリア、′ト量計算回路
四に送出する。本来情報１１１のデータパルスとウィン
ドウの位置関係は第５図（Ｃ）と（ｅ）のようにウィン
ドウ（ｅ）の中心にデータパルス（Ｃ）の立ち上シが存
在するようＫＰＬＬ内部のディレーラインが調整されて
いることが望ましい。しかし上記操作の結果τ＞ １／
４ Ｔ （第５図（Ｃ）”）の場合、ＰＬ、Ｌ内部のデ
ィレーラインの遅延量がτ−］／４ Ｔだけ過多であシ
、またτ＜ １／４ Ｔ （第５図（Ｃ）’）の場合は
、１／４Ｔ−τだけ上記遅延量が不足している。ドリフ
ト量計算回路において、上記の如＜ ＰＬＬ内部のディ
レーラインの遅延量の補正分を計算し５適切な調整をＰ
ＬＬ回路内部のディレーラインに施す。とれによシデー
タパルス列とウィンドウの間の位相差を常に最適に保つ
ことができる。
上記一連の操作はデータＪｌの連続パターン忙ついて述
べたが、データが１０″の場合も第６図如示す如くパル
スの最適位置（（Ｃ）に点線で示す）よりｌ／４ Ｔシ
フトした時に読み誤シが起こる。従って上記一連の操作
は任意のデータ列に適用しうろことがわかる。
べたが、データが１０″の場合も第６図如示す如くパル
スの最適位置（（Ｃ）に点線で示す）よりｌ／４ Ｔシ
フトした時に読み誤シが起こる。従って上記一連の操作
は任意のデータ列に適用しうろことがわかる。
第７図に本発明の具体的回路構成を示す。第７図におい
て点線で囲まれたＵの部分はＰＬＬであシ、タップ付デ
ィレーライン４１、位相比較器４２、ＶＣＯ４３、切り
換えスイッチ４５等から成っている。
て点線で囲まれたＵの部分はＰＬＬであシ、タップ付デ
ィレーライン４１、位相比較器４２、ＶＣＯ４３、切り
換えスイッチ４５等から成っている。
また点線で囲まれ九ηの部分は信号発生器４６、信号合
成回路４７、タップ付ディレーライン４９、切り換えス
イッチ５２よ構成る。点線で囲まれた醍の部分はコント
ロール回路であり、タップ切り換え回路５３より成る。
成回路４７、タップ付ディレーライン４９、切り換えス
イッチ５２よ構成る。点線で囲まれた醍の部分はコント
ロール回路であり、タップ切り換え回路５３より成る。
この他にデータ分離回路４４、ＰＬＬ遅延遅延線タップ
切シロ路４８、ドリフト量計算回路Ｉ、エラー検出回路
５１よシ構成されている。
切シロ路４８、ドリフト量計算回路Ｉ、エラー検出回路
５１よシ構成されている。
信号発生器４６は（イ）端子からＰＬＬを正常に引き込
むだめの同期バイト及びデータの始シを示す頭出しコー
ドを出力し、に）端子から任意のデータパルス列を出力
する。（ロ）端子からは上記に）端子より出力されるデ
ータパルス列から数１０ビット以上の間隔ごとにパルス
の消失したパルス列が出力される。またＧ−→端子から
は上記消失したパルスの位置にタイミングを合わせたパ
ルスを発生させた信号を出力する。（イ）（ロ）端子よ
シ出カした信号と（ハ）端子の出力を４９のタップ付デ
ィレーラインで遅延させた信号とを信号合成回路で同期
バイト、頭出しバイト、（ロ）端子出力と４９のタップ
付ディレーラインを通過した信号の和信号の順に合成し
、ＰＬＬ内部のディレーライン４１へ入力する６、また
タップ切シ換え回路５３が４９のタップ付ディレーライ
ンにおける遅延量を決める。エラー検出回路５１は、５
３のタップ切）換え回路にエラーの有無を伝える。そし
てエラーが無い場合、タップ切シ換え回路５３は４９の
タップ付ディレーラインの遅延量を増して、上記一連の
操作を繰シ返す。エラーが有った場合は、その時の４９
のタップ付ディレーラインの遅延量をドリフト量計算回
路刃に伝える。ドリフト量計算回路５０では、上記遅延
量をもとにドリフト量を計算し、その結果をＰＬＬ遅延
線タップ切り換え回路４８に送る。ＰＬ’Ｌ遅延線タッ
プ切シ換え回路４８は上記ドリフト量をもとに、ＰＬＬ
回路中のディレーライン４１を調整する。
むだめの同期バイト及びデータの始シを示す頭出しコー
ドを出力し、に）端子から任意のデータパルス列を出力
する。（ロ）端子からは上記に）端子より出力されるデ
ータパルス列から数１０ビット以上の間隔ごとにパルス
の消失したパルス列が出力される。またＧ−→端子から
は上記消失したパルスの位置にタイミングを合わせたパ
ルスを発生させた信号を出力する。（イ）（ロ）端子よ
シ出カした信号と（ハ）端子の出力を４９のタップ付デ
ィレーラインで遅延させた信号とを信号合成回路で同期
バイト、頭出しバイト、（ロ）端子出力と４９のタップ
付ディレーラインを通過した信号の和信号の順に合成し
、ＰＬＬ内部のディレーライン４１へ入力する６、また
タップ切シ換え回路５３が４９のタップ付ディレーライ
ンにおける遅延量を決める。エラー検出回路５１は、５
３のタップ切）換え回路にエラーの有無を伝える。そし
てエラーが無い場合、タップ切シ換え回路５３は４９の
タップ付ディレーラインの遅延量を増して、上記一連の
操作を繰シ返す。エラーが有った場合は、その時の４９
のタップ付ディレーラインの遅延量をドリフト量計算回
路刃に伝える。ドリフト量計算回路５０では、上記遅延
量をもとにドリフト量を計算し、その結果をＰＬＬ遅延
線タップ切り換え回路４８に送る。ＰＬ’Ｌ遅延線タッ
プ切シ換え回路４８は上記ドリフト量をもとに、ＰＬＬ
回路中のディレーライン４１を調整する。
以上述べたように本発明はパルス発生器やタップ付ディ
レーラインによシ、現在の技術を用いて簡単に構成する
ことができる。本発明による操作を定期的に行うことに
よって、温度などによってずれを生じたＰＬＬ回路中の
ディレーラインの遅延量を補正することによシ、データ
パルスを常にウィンドウの中心にあるように保ち、いつ
も最大のマージンを確保することができる。
レーラインによシ、現在の技術を用いて簡単に構成する
ことができる。本発明による操作を定期的に行うことに
よって、温度などによってずれを生じたＰＬＬ回路中の
ディレーラインの遅延量を補正することによシ、データ
パルスを常にウィンドウの中心にあるように保ち、いつ
も最大のマージンを確保することができる。
以上の説明において、本発明をディスク装置に用いた場
合の説明をしだが、本発明はセルフクロックの変調方式
を用いた他の記録システムにおいても同様に適用できる
ものである０
合の説明をしだが、本発明はセルフクロックの変調方式
を用いた他の記録システムにおいても同様に適用できる
ものである０
第１図は磁気ディスク装置に用いられるＰＬＬ回路のブ
ロック図、第２図はデータ弁別動作を示すタイムチャー
ト、第３図は本発明によるディスク装置のブロック図、
第４図、第５図及び第６図は本発明による位相同期回路
の動作を説明するタイムチャート、第７図は本発明の具
体的回路構成を示したブロック図である０ δ・・・位相同期回路、η・・・遅延量調整回路、路・
・・コントロール回路、 ２９・・・ドリフト量計算回路、 加・・・シフトデータ発生回路、 ３１・・・エラー検出回路。 第１図 第２図 （ （ （ （・ （・
ロック図、第２図はデータ弁別動作を示すタイムチャー
ト、第３図は本発明によるディスク装置のブロック図、
第４図、第５図及び第６図は本発明による位相同期回路
の動作を説明するタイムチャート、第７図は本発明の具
体的回路構成を示したブロック図である０ δ・・・位相同期回路、η・・・遅延量調整回路、路・
・・コントロール回路、 ２９・・・ドリフト量計算回路、 加・・・シフトデータ発生回路、 ３１・・・エラー検出回路。 第１図 第２図 （ （ （ （・ （・
Claims (1)
- 磁気記録装置に、セルフクロック方式で変調し記録され
た信号を再生し、復調するときに用いる位相同期回路に
おいて、遅延量調整回路を具備し、前記遅延量調整回路
は、既知量遅延したデータを上記位相同期回路−に入力
して、誤シ発生の有無を判断することによシ、データパ
ルス列とウィンド間の位相ずれ量を測定し、上記位相ず
れ量を適当な値に調整することを特徴とする位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040735A JPS59167813A (ja) | 1983-03-14 | 1983-03-14 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040735A JPS59167813A (ja) | 1983-03-14 | 1983-03-14 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167813A true JPS59167813A (ja) | 1984-09-21 |
Family
ID=12588887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040735A Pending JPS59167813A (ja) | 1983-03-14 | 1983-03-14 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167813A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116420A (ja) * | 1984-11-12 | 1986-06-03 | Hitachi Ltd | 位相比較方式 |
| FR2585169A1 (fr) * | 1985-07-17 | 1987-01-23 | Ampex | Systeme de recuperation d'horloge perfectionne pour un dispositif de reproduction magnetique numerique |
| EP0258031A2 (en) * | 1986-08-25 | 1988-03-02 | Guzik Technical Enterprises, Inc. | Method and apparatus for data window centering in a multifrequency data separator |
| JPS63177370A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | デ−タストロ−ブ装置 |
| JPH01133269A (ja) * | 1987-10-06 | 1989-05-25 | Smc Standard Microsyst Corp | アナログフロッピーディスクデータセパレータ |
| EP0428411A2 (en) * | 1989-11-16 | 1991-05-22 | Canon Kabushiki Kaisha | Information processing apparatus |
| US5545988A (en) * | 1994-09-13 | 1996-08-13 | Tdk Corporation | Waveform signal processor with selective sampling |
-
1983
- 1983-03-14 JP JP58040735A patent/JPS59167813A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116420A (ja) * | 1984-11-12 | 1986-06-03 | Hitachi Ltd | 位相比較方式 |
| FR2585169A1 (fr) * | 1985-07-17 | 1987-01-23 | Ampex | Systeme de recuperation d'horloge perfectionne pour un dispositif de reproduction magnetique numerique |
| EP0258031A2 (en) * | 1986-08-25 | 1988-03-02 | Guzik Technical Enterprises, Inc. | Method and apparatus for data window centering in a multifrequency data separator |
| JPS63177370A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | デ−タストロ−ブ装置 |
| JPH01133269A (ja) * | 1987-10-06 | 1989-05-25 | Smc Standard Microsyst Corp | アナログフロッピーディスクデータセパレータ |
| EP0428411A2 (en) * | 1989-11-16 | 1991-05-22 | Canon Kabushiki Kaisha | Information processing apparatus |
| US5347517A (en) * | 1989-11-16 | 1994-09-13 | Canon Kabushiki Kaisha | Information processing apparatus |
| US5545988A (en) * | 1994-09-13 | 1996-08-13 | Tdk Corporation | Waveform signal processor with selective sampling |
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