JPH087490A - ディジタル信号再生装置 - Google Patents
ディジタル信号再生装置Info
- Publication number
- JPH087490A JPH087490A JP33156794A JP33156794A JPH087490A JP H087490 A JPH087490 A JP H087490A JP 33156794 A JP33156794 A JP 33156794A JP 33156794 A JP33156794 A JP 33156794A JP H087490 A JPH087490 A JP H087490A
- Authority
- JP
- Japan
- Prior art keywords
- reproduced
- clock
- signal
- supplied
- asymmetry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 ＤＣ成分フリーではない記録手法において、
アシンメトリ補正を効率よく施すことができる。 【構成】 コンパレータ３では、アシンメトリ検出回路
から供給された補正量と、スライスレベル４から供給さ
れたスライスレベルとが加算器５において、加算、すな
わち補正されたスライスレベルを基準として、イコライ
ズ化された再生ＲＦ信号が２値化される。アシンメトリ
検出回路６では、コンパレータ３から再生２値化データ
と、ＰＬＬ生成回路７から再生クロックとから補正量が
決定され、加算器５へ供給される。弁別器８では、再生
２値化データと、再生クロックとから再生信号が生成さ
れる。
アシンメトリ補正を効率よく施すことができる。 【構成】 コンパレータ３では、アシンメトリ検出回路
から供給された補正量と、スライスレベル４から供給さ
れたスライスレベルとが加算器５において、加算、すな
わち補正されたスライスレベルを基準として、イコライ
ズ化された再生ＲＦ信号が２値化される。アシンメトリ
検出回路６では、コンパレータ３から再生２値化データ
と、ＰＬＬ生成回路７から再生クロックとから補正量が
決定され、加算器５へ供給される。弁別器８では、再生
２値化データと、再生クロックとから再生信号が生成さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、例えば、光ディスク
装置、磁気テープ装置、磁気ディスク装置等、ディジタ
ルデータを再生する機能を有する装置全般に適用するこ
とができるディジタル信号再生装置に関する。
装置、磁気テープ装置、磁気ディスク装置等、ディジタ
ルデータを再生する機能を有する装置全般に適用するこ
とができるディジタル信号再生装置に関する。
【０００２】
【従来の技術】例えば、光磁気ディスク装置において
は、メディアの記録感度の変動、記録光パワーの変動、
環境温度の変動等の要因によって、記録されるマークの
長さが変動し、マーク長の非対称性、すなわちアシンメ
トリが発生していた。一方、再生信号の処理に用いるク
ロックは、再生され２値化さたデータのエッジ情報に基
づいて形成される。
は、メディアの記録感度の変動、記録光パワーの変動、
環境温度の変動等の要因によって、記録されるマークの
長さが変動し、マーク長の非対称性、すなわちアシンメ
トリが発生していた。一方、再生信号の処理に用いるク
ロックは、再生され２値化さたデータのエッジ情報に基
づいて形成される。
【０００３】このように、アシンメトリによって、再生
クロックの位相のズレが生じ、またデータ自身の長さが
正規のものからズレる結果、再生データを正しく読み取
ることができない。すなわち、アシンメトリは、エラー
レートを悪化させる大きな要因となるため、アシンメト
リを抑圧することは、非常に重要な技術である。
クロックの位相のズレが生じ、またデータ自身の長さが
正規のものからズレる結果、再生データを正しく読み取
ることができない。すなわち、アシンメトリは、エラー
レートを悪化させる大きな要因となるため、アシンメト
リを抑圧することは、非常に重要な技術である。
【０００４】従来、２値化されたデータを記録するとき
に、ある長い時間ｔの間、記録コードのマーク `＋１'
とマークでない所 `−１' の割合が１対１なるように変
調する直流成分を持たない変調方式、例えばＥＦＭ（Ei
ght to Fourteen Modulation）変調が知られている。こ
の場合には、２値化したデータを時間ｔの間、記録コー
ドを積分することにより、＋側に偏っているか、或いは
−側に偏っているかを検出し、検出によって、アシンメ
トリ補正量（最適なマーク長を検出する最適スライスレ
ベルと実際にスライスしているスライスレベルとのズレ
量）を算出してアシンメトリ補正を行っていた。
に、ある長い時間ｔの間、記録コードのマーク `＋１'
とマークでない所 `−１' の割合が１対１なるように変
調する直流成分を持たない変調方式、例えばＥＦＭ（Ei
ght to Fourteen Modulation）変調が知られている。こ
の場合には、２値化したデータを時間ｔの間、記録コー
ドを積分することにより、＋側に偏っているか、或いは
−側に偏っているかを検出し、検出によって、アシンメ
トリ補正量（最適なマーク長を検出する最適スライスレ
ベルと実際にスライスしているスライスレベルとのズレ
量）を算出してアシンメトリ補正を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、この手
法は、直流成分を持たない変調方式のＥＦＭ等には有効
であるが、（１，７）ＲＬＬ（Run Length Limit）記録
のような直流成分を持つ変調方式には用いることができ
なかった。
法は、直流成分を持たない変調方式のＥＦＭ等には有効
であるが、（１，７）ＲＬＬ（Run Length Limit）記録
のような直流成分を持つ変調方式には用いることができ
なかった。
【０００６】従って、この発明は、直流成分を持つ変調
方式においても、有効にアシンメトリが検出することが
できるディジタル信号再生装置を提供することを目的と
する。
方式においても、有効にアシンメトリが検出することが
できるディジタル信号再生装置を提供することを目的と
する。
【０００７】
【課題を解決するための手段】この発明は、記録媒体か
ら再生された再生信号を２値化することによって、ディ
ジタル信号を得るようにしたディジタル信号再生装置に
おいて、再生信号をスライスレベルと比較し、再生２値
化データを得るためのコンパレータ手段と、コンパレー
タ手段からの再生２値化データと同期した再生クロック
を生成するためのＰＬＬと、ＰＬＬからの再生クロック
によって、再生２値化データを同期化させるための手段
と、再生２値化データと再生クロックとの位相比較出力
を形成し、この位相比較出力の平均的レベルから再生信
号のアシンメトリ量を検出する出力を備えていることを
特徴とするディジタル信号再生装置である。
ら再生された再生信号を２値化することによって、ディ
ジタル信号を得るようにしたディジタル信号再生装置に
おいて、再生信号をスライスレベルと比較し、再生２値
化データを得るためのコンパレータ手段と、コンパレー
タ手段からの再生２値化データと同期した再生クロック
を生成するためのＰＬＬと、ＰＬＬからの再生クロック
によって、再生２値化データを同期化させるための手段
と、再生２値化データと再生クロックとの位相比較出力
を形成し、この位相比較出力の平均的レベルから再生信
号のアシンメトリ量を検出する出力を備えていることを
特徴とするディジタル信号再生装置である。
【０００８】
【作用】この発明に係るディジタル信号再生装置は、デ
ィジタルデータにより記録されている信号のアシンメト
リ補正を効率よく行うことができる。
ィジタルデータにより記録されている信号のアシンメト
リ補正を効率よく行うことができる。
【０００９】
【実施例】以下、この発明に係るアシンメトリ補正を施
す実施例について図面を参照しながら詳細に説明する。
図１は、シングルＰＬＬ（Phase Locked Loop ）型のア
シンメトリ補正回路の一実施例のブロック図である。１
で示される入力端子は、記録媒体から再生されたＲＦ信
号（以下、再生ＲＦ信号と称する）が供給される。供給
された再生ＲＦ信号は、等化器２に供給され、等化器２
からのＥＱ信号として、コンパレータ３へ供給される。
なお、等化器２の有無は、この発明には、直接影響しな
い。
す実施例について図面を参照しながら詳細に説明する。
図１は、シングルＰＬＬ（Phase Locked Loop ）型のア
シンメトリ補正回路の一実施例のブロック図である。１
で示される入力端子は、記録媒体から再生されたＲＦ信
号（以下、再生ＲＦ信号と称する）が供給される。供給
された再生ＲＦ信号は、等化器２に供給され、等化器２
からのＥＱ信号として、コンパレータ３へ供給される。
なお、等化器２の有無は、この発明には、直接影響しな
い。
【００１０】コンパレータ３では、スライスレベル４か
ら供給されるスライスレベルを基準として、等化器２か
ら供給されるＥＱ信号の２値化がなされる。このコンパ
レータ３から出力される再生２値化データは、アシンメ
トリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ
供給される。再生２値化データが供給されたＰＬＬ生成
回路７では、再生クロックが生成され、この再生クロッ
クは、ＰＬＬ生成回路７からアシンメトリ検出回路６、
および弁別器８へ供給される。
ら供給されるスライスレベルを基準として、等化器２か
ら供給されるＥＱ信号の２値化がなされる。このコンパ
レータ３から出力される再生２値化データは、アシンメ
トリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ
供給される。再生２値化データが供給されたＰＬＬ生成
回路７では、再生クロックが生成され、この再生クロッ
クは、ＰＬＬ生成回路７からアシンメトリ検出回路６、
および弁別器８へ供給される。
【００１１】アシンメトリ検出回路６では、ＰＬＬ生成
回路７から再生クロックが供給され、供給された再生ク
ロックを１／４チャンネルクロック遅延させた信号（以
下、Ｔ／４クロックと称し、Ｔは、チャンネルクロック
周期を表す）と、コンパレータ３からの再生２値化デー
タとからアシンメトリが検出された後、補正量が加算器
５へ供給される。この加算器５では、スライスレベル４
から供給されるスライスレベルへ、アシンメトリ検出回
路６から供給される補正量が加算されることにより、ス
ライスレベルの補正がなされる。
回路７から再生クロックが供給され、供給された再生ク
ロックを１／４チャンネルクロック遅延させた信号（以
下、Ｔ／４クロックと称し、Ｔは、チャンネルクロック
周期を表す）と、コンパレータ３からの再生２値化デー
タとからアシンメトリが検出された後、補正量が加算器
５へ供給される。この加算器５では、スライスレベル４
から供給されるスライスレベルへ、アシンメトリ検出回
路６から供給される補正量が加算されることにより、ス
ライスレベルの補正がなされる。
【００１２】補正がなされたスライスレベルは、コンパ
レータ３へ供給され、コンパレータ３において、上述し
たようにＥＱ信号の２値化が施される。弁別器８は、コ
ンパレータ３からの再生２値化データをＰＬＬ生成回路
７からの再生クロックに同期して、出力するための回路
である。この弁別器８から再生データが生成され、出力
端子９から取り出される。
レータ３へ供給され、コンパレータ３において、上述し
たようにＥＱ信号の２値化が施される。弁別器８は、コ
ンパレータ３からの再生２値化データをＰＬＬ生成回路
７からの再生クロックに同期して、出力するための回路
である。この弁別器８から再生データが生成され、出力
端子９から取り出される。
【００１３】ここで、アシンメトリ検出回路６の詳細な
構成を図２を用いて説明する。端子１１から再生２値化
データがＥＸＯＲ回路１３へ供給され、端子１２から再
生クロック（Ｔ／４クロック）がＥＸＯＲ回路１３へ供
給される。ＥＸＯＲ回路１３では、再生２値化データ
と、再生クロックとの排他的論理和が施され、排他的論
理和が施されたデータは、ＬＰＦ１４へ供給される。
構成を図２を用いて説明する。端子１１から再生２値化
データがＥＸＯＲ回路１３へ供給され、端子１２から再
生クロック（Ｔ／４クロック）がＥＸＯＲ回路１３へ供
給される。ＥＸＯＲ回路１３では、再生２値化データ
と、再生クロックとの排他的論理和が施され、排他的論
理和が施されたデータは、ＬＰＦ１４へ供給される。
【００１４】ＬＰＦ１４では、供給されたデータの積分
がなされ、中心値に対して＋側または、−側のどちらに
偏っているかが検出される。ゲイン調整回路１５では、
アシンメトリ検出量に対して、アシンメトリ補正量が設
定される。ゲイン調整回路１５から設定された補正量が
出力端子１６を介して、図１中の加算器５へ供給され
る。すなわち、Ｔ／４クロックと再生２値化データとの
排他的論理和出力の平均的レベルからアシンメトリが検
出され、補正量が設定される。
がなされ、中心値に対して＋側または、−側のどちらに
偏っているかが検出される。ゲイン調整回路１５では、
アシンメトリ検出量に対して、アシンメトリ補正量が設
定される。ゲイン調整回路１５から設定された補正量が
出力端子１６を介して、図１中の加算器５へ供給され
る。すなわち、Ｔ／４クロックと再生２値化データとの
排他的論理和出力の平均的レベルからアシンメトリが検
出され、補正量が設定される。
【００１５】ここで、図３は、上述の図２のＥＸＯＲ回
路１３の一例を示すタイミングチャートである。図３Ａ
は、適正なマーク長（以下、適正マーク長と称する）２
１を示し、図３Ｂは、その適正マーク長２１を再生２値
化データとして表した信号、すなわちコンパレータ３か
らアシンメトリ検出回路６へ供給される再生２値化デー
タを示している。図３Ｃは、ＰＬＬ生成回路７からの再
生クロックを示し、図３Ｄは、図３Ｃの再生クロックに
対するＴ／４クロックを示す。
路１３の一例を示すタイミングチャートである。図３Ａ
は、適正なマーク長（以下、適正マーク長と称する）２
１を示し、図３Ｂは、その適正マーク長２１を再生２値
化データとして表した信号、すなわちコンパレータ３か
らアシンメトリ検出回路６へ供給される再生２値化デー
タを示している。図３Ｃは、ＰＬＬ生成回路７からの再
生クロックを示し、図３Ｄは、図３Ｃの再生クロックに
対するＴ／４クロックを示す。
【００１６】図３Ｅは、図３Ｂの再生２値化データと、
図３ＤのＴ／４クロックとを排他的論理和がなされた信
号を示す。すなわち、この図３Ｅは、コンパレータ３か
ら供給された再生２値化データと、ＰＬＬ生成回路７か
ら供給された再生クロック、すなわちＴ／４クロックと
をＥＸＯＲ回路１３において、排他的論理和の演算がな
され、ＬＰＦ１４へ出力する信号を示している。また、
この図３の一例では、ＬＰＦ１４において、積分された
値が `０' すなわち、中心値とされ、ゲイン調整回路１
５において、補正量は、 `０' となされる。
図３ＤのＴ／４クロックとを排他的論理和がなされた信
号を示す。すなわち、この図３Ｅは、コンパレータ３か
ら供給された再生２値化データと、ＰＬＬ生成回路７か
ら供給された再生クロック、すなわちＴ／４クロックと
をＥＸＯＲ回路１３において、排他的論理和の演算がな
され、ＬＰＦ１４へ出力する信号を示している。また、
この図３の一例では、ＬＰＦ１４において、積分された
値が `０' すなわち、中心値とされ、ゲイン調整回路１
５において、補正量は、 `０' となされる。
【００１７】ここで、図４は、検出されるマーク長（以
下、検出マーク長と称する）が適正マーク長より長い場
合の一例を示すタイミングチャートである。図４Ａは、
マーク長を示し、２１は、適正マーク長が示され、２２
は、検出マーク長が示されている。図４Ｂは、検出マー
ク長を再生２値化データとして、表した信号である。図
４Ｃは、Ｔ／４クロックを示し、図４Ｄは、図４Ｂの再
生２値化データと、図４ＣのＴ／４クロックとを排他的
論理和がなされた信号を示す。
下、検出マーク長と称する）が適正マーク長より長い場
合の一例を示すタイミングチャートである。図４Ａは、
マーク長を示し、２１は、適正マーク長が示され、２２
は、検出マーク長が示されている。図４Ｂは、検出マー
ク長を再生２値化データとして、表した信号である。図
４Ｃは、Ｔ／４クロックを示し、図４Ｄは、図４Ｂの再
生２値化データと、図４ＣのＴ／４クロックとを排他的
論理和がなされた信号を示す。
【００１８】この図４中に矢印で示されている部分が増
加分となり、図２中のＬＰＦ１４において、積分された
値は、中心値に対して＋側に偏り、ゲイン調整回路１５
において、補正量が設定される。
加分となり、図２中のＬＰＦ１４において、積分された
値は、中心値に対して＋側に偏り、ゲイン調整回路１５
において、補正量が設定される。
【００１９】また、図５は、検出マーク長が適正マーク
長より短い場合の一例を示すタイミングチャートであ
る。図５Ａは、マーク長を示し、２１は、適正マーク長
が示され、２２は、検出マーク長が示されている。図５
Ｂは、検出マーク長を再生２値化データとして、表した
信号である。図５Ｃは、Ｔ／４クロックを示し、図５Ｄ
は、図５Ｂの再生２値化データと、図５ＣのＴ／４クロ
ックとを排他的論理和がなされた信号を示す。
長より短い場合の一例を示すタイミングチャートであ
る。図５Ａは、マーク長を示し、２１は、適正マーク長
が示され、２２は、検出マーク長が示されている。図５
Ｂは、検出マーク長を再生２値化データとして、表した
信号である。図５Ｃは、Ｔ／４クロックを示し、図５Ｄ
は、図５Ｂの再生２値化データと、図５ＣのＴ／４クロ
ックとを排他的論理和がなされた信号を示す。
【００２０】この図５中に矢印で示されている部分が減
少分となり、図２中のＬＰＦ１４において、積分された
値は、中心値に対して−側に偏り、ゲイン調整回路１５
において、補正量が設定される。
少分となり、図２中のＬＰＦ１４において、積分された
値は、中心値に対して−側に偏り、ゲイン調整回路１５
において、補正量が設定される。
【００２１】ここで、図６は、シングルＰＬＬ型のアシ
ンメトリ検出のエラー電圧とマークシフト量の関係を示
す。Ｔは、クロック周期を示し、中心の `０' が適正マ
ーク長を示している。適正マーク長より検出マーク長が
長くなると、０〜Ｔの範囲では、エラー電圧は、中心値
に対して＋側とされるため、積分された値が中心値に対
して＋側に偏る。また、適正マーク長より検出マーク長
が短くなると、０〜−Ｔの範囲では、エラー電圧は、中
心値に対して−側とされるため、積分された値が中心値
に対して−側に偏る。
ンメトリ検出のエラー電圧とマークシフト量の関係を示
す。Ｔは、クロック周期を示し、中心の `０' が適正マ
ーク長を示している。適正マーク長より検出マーク長が
長くなると、０〜Ｔの範囲では、エラー電圧は、中心値
に対して＋側とされるため、積分された値が中心値に対
して＋側に偏る。また、適正マーク長より検出マーク長
が短くなると、０〜−Ｔの範囲では、エラー電圧は、中
心値に対して−側とされるため、積分された値が中心値
に対して−側に偏る。
【００２２】さらに、図６Ａに示すようにこれらの範囲
のＴ／２と−Ｔ／２を中心として、中心値に対して＋側
の０〜Ｔ／２の範囲では、エラー電圧が上昇し、Ｔ／２
〜Ｔの範囲では、エラー電圧が下降し、Ｔを超える領域
では、エラー電圧は、中心値に対して−側へ移る。同様
に、中心値に対して−側の０〜−Ｔ／２の範囲では、エ
ラー電圧が下降し、−Ｔ／２〜−Ｔの範囲では、エラー
電圧が上昇し、−Ｔを超える領域では、エラー電圧は、
中心値に対して＋側へ移る。なお、上述の位相比較と異
なる手法を用いることにより、図６Ｂに示すように−Ｔ
〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系
を構成することも可能である。
のＴ／２と−Ｔ／２を中心として、中心値に対して＋側
の０〜Ｔ／２の範囲では、エラー電圧が上昇し、Ｔ／２
〜Ｔの範囲では、エラー電圧が下降し、Ｔを超える領域
では、エラー電圧は、中心値に対して−側へ移る。同様
に、中心値に対して−側の０〜−Ｔ／２の範囲では、エ
ラー電圧が下降し、−Ｔ／２〜−Ｔの範囲では、エラー
電圧が上昇し、−Ｔを超える領域では、エラー電圧は、
中心値に対して＋側へ移る。なお、上述の位相比較と異
なる手法を用いることにより、図６Ｂに示すように−Ｔ
〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系
を構成することも可能である。
【００２３】ここで、図７は、シングルＰＬＬ型のアシ
ンメトリ補正回路の異なる実施例を示すブロック図であ
る。入力端子１を介して、記録媒体から供給される再生
ＲＦ信号を等化器２へ供給し、等化器２からのＥＱ信号
が減算器２３へ供給される。アシンメトリ検出回路６か
ら供給された補正量と、等化器２から供給されたＥＱ信
号とを減算器２３において、演算がなされる。これによ
って、ＥＱ信号の中心レベルが制御され、すなわち補正
が施されたＥＱ信号は、コンパレータ３へ供給される。
ンメトリ補正回路の異なる実施例を示すブロック図であ
る。入力端子１を介して、記録媒体から供給される再生
ＲＦ信号を等化器２へ供給し、等化器２からのＥＱ信号
が減算器２３へ供給される。アシンメトリ検出回路６か
ら供給された補正量と、等化器２から供給されたＥＱ信
号とを減算器２３において、演算がなされる。これによ
って、ＥＱ信号の中心レベルが制御され、すなわち補正
が施されたＥＱ信号は、コンパレータ３へ供給される。
【００２４】コンパレータ３では、スライスレベル４か
ら供給されるスライスレベルを基準として、補正が施さ
れたＥＱ信号の２値化が行われる。２値化が行われたデ
ータは、コンパレータ３から再生２値化データとして、
アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁
別器８へ供給される。上述のようにＰＬＬ生成回路７で
は、再生クロックが生成され、アシンメトリ検出回路６
では、再生２値化データと、再生クロック（Ｔ／４クロ
ック）からアシンメトリが検出され、補正量が出力され
る。また、再生２値化データと再生クロックとが供給さ
れる弁別器８では、再生データが生成され、出力端子９
から取り出される。
ら供給されるスライスレベルを基準として、補正が施さ
れたＥＱ信号の２値化が行われる。２値化が行われたデ
ータは、コンパレータ３から再生２値化データとして、
アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁
別器８へ供給される。上述のようにＰＬＬ生成回路７で
は、再生クロックが生成され、アシンメトリ検出回路６
では、再生２値化データと、再生クロック（Ｔ／４クロ
ック）からアシンメトリが検出され、補正量が出力され
る。また、再生２値化データと再生クロックとが供給さ
れる弁別器８では、再生データが生成され、出力端子９
から取り出される。
【００２５】ここで、図８は、デュアル（ダブル）ＰＬ
Ｌ型のアシンメトリ補正回路の一実施例のブロック図で
ある。３１は、入力端子を示し、記録媒体から再生され
た再生ＲＦ信号が供給される。入力端子３１から供給さ
れた再生ＲＦ信号は、等化器３２へ供給され、等化器３
２では、ＥＱ信号としてコンパレータ３３へ供給され
る。コンパレータ３３では、等化器３２から供給された
ＥＱ信号をスライスレベル３４から供給されるスライス
レベルを基準として、２値化が施される。ここで、コン
パレータ３３へ供給されるスライスレベルは、加算器３
５において、アシンメトリ検出回路３６から供給される
補正量が加算されている。
Ｌ型のアシンメトリ補正回路の一実施例のブロック図で
ある。３１は、入力端子を示し、記録媒体から再生され
た再生ＲＦ信号が供給される。入力端子３１から供給さ
れた再生ＲＦ信号は、等化器３２へ供給され、等化器３
２では、ＥＱ信号としてコンパレータ３３へ供給され
る。コンパレータ３３では、等化器３２から供給された
ＥＱ信号をスライスレベル３４から供給されるスライス
レベルを基準として、２値化が施される。ここで、コン
パレータ３３へ供給されるスライスレベルは、加算器３
５において、アシンメトリ検出回路３６から供給される
補正量が加算されている。
【００２６】コンパレータ３３から再生２値化データが
エッジ検出回路３７、および弁別器４０へ供給される。
エッジ検出回路３７では、供給された再生２値化データ
から立ち上がりエッジ、および立ち下がりエッジが検出
され、検出された立ち上がりエッジは、ＰＬＬ３８へ供
給され、立ち下がりエッジは、ＰＬＬ３９へ供給され
る。ＰＬＬ３８では、供給された立ち上がりエッジから
再生クロックが生成され、ＰＬＬ３９では、供給された
立ち下がりエッジから再生されたクロックを反転した再
生クロック（以下、反転再生クロックと称する）が生成
される。
エッジ検出回路３７、および弁別器４０へ供給される。
エッジ検出回路３７では、供給された再生２値化データ
から立ち上がりエッジ、および立ち下がりエッジが検出
され、検出された立ち上がりエッジは、ＰＬＬ３８へ供
給され、立ち下がりエッジは、ＰＬＬ３９へ供給され
る。ＰＬＬ３８では、供給された立ち上がりエッジから
再生クロックが生成され、ＰＬＬ３９では、供給された
立ち下がりエッジから再生されたクロックを反転した再
生クロック（以下、反転再生クロックと称する）が生成
される。
【００２７】ＰＬＬ３８において、生成される再生クロ
ックは、アシンメトリ検出回路３６、および弁別器４０
へ供給され、ＰＬＬ３９において、生成される反転再生
クロックは、アシンメトリ検出回路３６、および弁別器
４０へ供給される。ＰＬＬ３８からの再生クロックがセ
ットパルスとして、ＰＬＬ３９からの反転再生クロック
がリセットパルスとして、供給されるアシンメトリ検出
回路３６では、後述するように、検出されるアシンメト
リに基づいて、補正量が設定され、その補正量は、加算
器３５へ供給される。
ックは、アシンメトリ検出回路３６、および弁別器４０
へ供給され、ＰＬＬ３９において、生成される反転再生
クロックは、アシンメトリ検出回路３６、および弁別器
４０へ供給される。ＰＬＬ３８からの再生クロックがセ
ットパルスとして、ＰＬＬ３９からの反転再生クロック
がリセットパルスとして、供給されるアシンメトリ検出
回路３６では、後述するように、検出されるアシンメト
リに基づいて、補正量が設定され、その補正量は、加算
器３５へ供給される。
【００２８】加算器３５では、上述したようにコンパレ
ータ３３において、基準となるスライスレベルへ補正量
が加算される。弁別器４０は、ＰＬＬ３８からの再生ク
ロックと、ＰＬＬ３９からの反転再生クロックとに同期
して、コンパレータ３３からの再生２値化データを出力
するための回路である。この弁別器４０から再生データ
が生成され、出力端子４１から取り出される。
ータ３３において、基準となるスライスレベルへ補正量
が加算される。弁別器４０は、ＰＬＬ３８からの再生ク
ロックと、ＰＬＬ３９からの反転再生クロックとに同期
して、コンパレータ３３からの再生２値化データを出力
するための回路である。この弁別器４０から再生データ
が生成され、出力端子４１から取り出される。
【００２９】ここで、図９は、上述したアシンメトリ検
出回路３６の詳細な構成をブロック図で示す。入力端子
５１から再生クロックが供給され、入力端子５２から反
転再生クロックが供給される。位相比較器５３では、供
給された再生クロックは、セットパルスとして、供給さ
れた反転再生クロックは、リセットパルスとして用いら
れ、出力信号の生成がなされ、ＬＰＦ５４へ供給され
る。ＬＰＦ５４において、供給された出力信号の積分が
なされ、供給された出力信号の中心値に対する偏りが検
出される。
出回路３６の詳細な構成をブロック図で示す。入力端子
５１から再生クロックが供給され、入力端子５２から反
転再生クロックが供給される。位相比較器５３では、供
給された再生クロックは、セットパルスとして、供給さ
れた反転再生クロックは、リセットパルスとして用いら
れ、出力信号の生成がなされ、ＬＰＦ５４へ供給され
る。ＬＰＦ５４において、供給された出力信号の積分が
なされ、供給された出力信号の中心値に対する偏りが検
出される。
【００３０】検出された偏りは、ゲイン調整回路５５に
おいて、アシンメトリ検出量に対して、アシンメトリ補
正量が設定され、出力端子５６を介して、図８中の加算
器３５へ供給される。すなわち、セットパルスとリセッ
トパルスの位相比較出力の平均的レベルからアシンメト
リが検出され、補正量が設定される。
おいて、アシンメトリ検出量に対して、アシンメトリ補
正量が設定され、出力端子５６を介して、図８中の加算
器３５へ供給される。すなわち、セットパルスとリセッ
トパルスの位相比較出力の平均的レベルからアシンメト
リが検出され、補正量が設定される。
【００３１】ここで、図１０は、上述の図９の位相比較
器５３の一例を示すタイミングチャートである。図１０
Ａは、６１で示される適正マーク長と検出マーク長を示
し、適正マーク長と、検出マーク長とが同じ長さを有し
ている場合を表している。図１０Ｂは、その適正マーク
長を再生２値化データとして表した信号を示し、図１０
Ｃは、ＰＬＬ３８から供給される再生クロック、すなわ
ちセットパルスを示している。図１０Ｄは、立ち下がり
エッジを示し、図１０Ｅは、ＰＬＬ３９から供給される
反転再生クロック、すなわちリセットパルスを示してい
る。
器５３の一例を示すタイミングチャートである。図１０
Ａは、６１で示される適正マーク長と検出マーク長を示
し、適正マーク長と、検出マーク長とが同じ長さを有し
ている場合を表している。図１０Ｂは、その適正マーク
長を再生２値化データとして表した信号を示し、図１０
Ｃは、ＰＬＬ３８から供給される再生クロック、すなわ
ちセットパルスを示している。図１０Ｄは、立ち下がり
エッジを示し、図１０Ｅは、ＰＬＬ３９から供給される
反転再生クロック、すなわちリセットパルスを示してい
る。
【００３２】図１０Ｆは、図１０Ｃのセットパルスと、
図１０Ｅのリセットパルスにより生成された、位相比較
器５３の出力信号が示されている。この出力信号は、Ｌ
ＰＦ５４へ供給され、ＬＰＦ５４において、積分された
値が `０' すなわち、中心値とされ、ゲイン調整回路６
を介して、補正量は、 `０' となされる。このとき、Δ
Ｔは、最適マーク長と検出マーク長とが同じ長さのため
`０' とされる。
図１０Ｅのリセットパルスにより生成された、位相比較
器５３の出力信号が示されている。この出力信号は、Ｌ
ＰＦ５４へ供給され、ＬＰＦ５４において、積分された
値が `０' すなわち、中心値とされ、ゲイン調整回路６
を介して、補正量は、 `０' となされる。このとき、Δ
Ｔは、最適マーク長と検出マーク長とが同じ長さのため
`０' とされる。
【００３３】ここで、図１１は、検出マーク長が適正マ
ーク長より長い場合の一例を示すタイミングチャートで
ある。図１１Ａは、マーク長を示し、６１は、適正マー
ク長が示され、６２は、検出マーク長が示されている。
図１１Ｂは、検出マーク長を再生２値化データとして、
表した信号である。図１１Ｃは、図８に示すＰＬＬ３８
から供給される再生クロック、すなわちセットパルスが
示され、図１１Ｄは、ＰＬＬ３９から供給される反転再
生クロック、すなわちリセットパルスが示されている。
ーク長より長い場合の一例を示すタイミングチャートで
ある。図１１Ａは、マーク長を示し、６１は、適正マー
ク長が示され、６２は、検出マーク長が示されている。
図１１Ｂは、検出マーク長を再生２値化データとして、
表した信号である。図１１Ｃは、図８に示すＰＬＬ３８
から供給される再生クロック、すなわちセットパルスが
示され、図１１Ｄは、ＰＬＬ３９から供給される反転再
生クロック、すなわちリセットパルスが示されている。
【００３４】図１１Ｅは、図９に示す位相比較器５３の
出力信号が示されている。この図１１Ｅは、図１１Ｃの
セットパルスに対応して `１' となり、図１１Ｄのリセ
ット信号に対応して `０' となる。ここでは、Ｔ／２＋
ΔＴの時間、 `１' となる。また、ΔＴは、適正マーク
長６１と検出マーク長６２の誤差を示す。ここで、図９
のＬＰＦ５４において、積分された値は、中心値に対し
て＋側に偏り、ゲイン調整回路６において、補正量が出
力される。
出力信号が示されている。この図１１Ｅは、図１１Ｃの
セットパルスに対応して `１' となり、図１１Ｄのリセ
ット信号に対応して `０' となる。ここでは、Ｔ／２＋
ΔＴの時間、 `１' となる。また、ΔＴは、適正マーク
長６１と検出マーク長６２の誤差を示す。ここで、図９
のＬＰＦ５４において、積分された値は、中心値に対し
て＋側に偏り、ゲイン調整回路６において、補正量が出
力される。
【００３５】また、図１２は、検出マーク長が適正マー
ク長より短い場合の一例を示すタイミングチャートであ
る。図１２Ａは、マーク長を示し、６１は、適正マーク
長が示され、６２は、検出マーク長が示されている。図
１２Ｂは、検出マーク長を再生２値化データとして、表
した信号である。図１２Ｃは、図８中に示すＰＬＬ３８
から供給される再生クロック、すなわちセットパルスが
示され、図１２Ｄは、ＰＬＬ３９から供給される反転再
生クロック、すなわちリセットパルスが示されている。
ク長より短い場合の一例を示すタイミングチャートであ
る。図１２Ａは、マーク長を示し、６１は、適正マーク
長が示され、６２は、検出マーク長が示されている。図
１２Ｂは、検出マーク長を再生２値化データとして、表
した信号である。図１２Ｃは、図８中に示すＰＬＬ３８
から供給される再生クロック、すなわちセットパルスが
示され、図１２Ｄは、ＰＬＬ３９から供給される反転再
生クロック、すなわちリセットパルスが示されている。
【００３６】図１２Ｅは、図９に示す位相比較器５３の
出力信号が示されている。この図１２Ｅは、図１２Ｃの
セットパルスに対応して `１' となり、図１２Ｄのリセ
ットパルスに対応して `０' となる。ここでは、Ｔ／２
−ΔＴの時間、 `１' となる。また、ΔＴは、適正マー
ク長６１と検出マーク長６２の誤差を示す。ここで、図
９中のＬＰＦ５４において、積分された値は、中心値に
対して−側に偏り、ゲイン調整回路６において、補正量
が出力される。
出力信号が示されている。この図１２Ｅは、図１２Ｃの
セットパルスに対応して `１' となり、図１２Ｄのリセ
ットパルスに対応して `０' となる。ここでは、Ｔ／２
−ΔＴの時間、 `１' となる。また、ΔＴは、適正マー
ク長６１と検出マーク長６２の誤差を示す。ここで、図
９中のＬＰＦ５４において、積分された値は、中心値に
対して−側に偏り、ゲイン調整回路６において、補正量
が出力される。
【００３７】ここで、図１３は、デュアル（ダブル）Ｐ
ＬＬ型のアシンメトリ検出のエラー電圧とマークシフト
量の関係を示す。Ｔは、クロック周期を示し、中心の `
０'が適正マーク長を示している。適正マーク長より検
出マーク長が長くなると、０〜Ｔ／２の範囲、および−
Ｔ／２〜−Ｔの範囲では、エラー電圧は、中心値に対し
て＋側とされるため、積分された値が中心値に対して＋
側に偏る。また、適正マーク長より検出マーク長が短く
なると、Ｔ／２〜Ｔの範囲、および０〜−Ｔ／２の範囲
では、エラー電圧は、中心値に対して−側とされるた
め、積分された値が中心値に対して−側に偏る。なお、
このデュアル（ダブル）ＰＬＬの立ち上がりクロック、
立ち下がりクロックを用い、上述の位相比較と異なる手
法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの
範囲でエラー電圧が単調増加（減少）する検出系を構成
することも可能である。
ＬＬ型のアシンメトリ検出のエラー電圧とマークシフト
量の関係を示す。Ｔは、クロック周期を示し、中心の `
０'が適正マーク長を示している。適正マーク長より検
出マーク長が長くなると、０〜Ｔ／２の範囲、および−
Ｔ／２〜−Ｔの範囲では、エラー電圧は、中心値に対し
て＋側とされるため、積分された値が中心値に対して＋
側に偏る。また、適正マーク長より検出マーク長が短く
なると、Ｔ／２〜Ｔの範囲、および０〜−Ｔ／２の範囲
では、エラー電圧は、中心値に対して−側とされるた
め、積分された値が中心値に対して−側に偏る。なお、
このデュアル（ダブル）ＰＬＬの立ち上がりクロック、
立ち下がりクロックを用い、上述の位相比較と異なる手
法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの
範囲でエラー電圧が単調増加（減少）する検出系を構成
することも可能である。
【００３８】また、図１４および図１５は、上述の図９
の位相比較器５３の他の例を示すタイミングチャートで
ある。図１４は、検出マーク長が適正マーク長より長い
場合の一例を示す。図１４Ａは、マーク長を示し、６１
は、適正マーク長が示され、６２は、検出マーク長が示
されている。図１４Ｂは、検出マーク長を再生２値化デ
ータとして、表した信号である。図１４Ｃは、再生２値
化データの立ち上がりエッジから再生した立ち上がりク
ロックを示し、図１４Ｄは、再生２値化データの立ち下
がりエッジから再生した立ち下がりクロックを示す。
の位相比較器５３の他の例を示すタイミングチャートで
ある。図１４は、検出マーク長が適正マーク長より長い
場合の一例を示す。図１４Ａは、マーク長を示し、６１
は、適正マーク長が示され、６２は、検出マーク長が示
されている。図１４Ｂは、検出マーク長を再生２値化デ
ータとして、表した信号である。図１４Ｃは、再生２値
化データの立ち上がりエッジから再生した立ち上がりク
ロックを示し、図１４Ｄは、再生２値化データの立ち下
がりエッジから再生した立ち下がりクロックを示す。
【００３９】図１４Ｅは、図１４Ｃの立ち上がりクロッ
クを反転した信号を示している。再生２値化データ（図
１４Ｂ）が反転立ち上がりクロック（図１４Ｅ）の立ち
上がりクロック時に読み出された信号は、図１４Ｆに示
される。図１４Ｇは、再生２値化データ（図１４Ｂ）を
反転した信号を示し、この反転再生２値化データ（図１
４Ｇ）の信号と図１４Ｆの信号のＡＮＤ出力が図１４Ｈ
に示す信号となる。ここでは、Ｔ／２−ΔＴの時間、 `
１' となる。また、ΔＴは、適正マーク長６１と検出マ
ーク長６２の誤差を示す。ここで、図９のＬＰＦ５４に
おいて、積分された値は、中心値に対して＋側に偏り、
ゲイン調整回路６において、補正量が出力される。
クを反転した信号を示している。再生２値化データ（図
１４Ｂ）が反転立ち上がりクロック（図１４Ｅ）の立ち
上がりクロック時に読み出された信号は、図１４Ｆに示
される。図１４Ｇは、再生２値化データ（図１４Ｂ）を
反転した信号を示し、この反転再生２値化データ（図１
４Ｇ）の信号と図１４Ｆの信号のＡＮＤ出力が図１４Ｈ
に示す信号となる。ここでは、Ｔ／２−ΔＴの時間、 `
１' となる。また、ΔＴは、適正マーク長６１と検出マ
ーク長６２の誤差を示す。ここで、図９のＬＰＦ５４に
おいて、積分された値は、中心値に対して＋側に偏り、
ゲイン調整回路６において、補正量が出力される。
【００４０】また、図１５は、検出マーク長が適正マー
ク長より短い場合の一例を示すタイミングチャートであ
る。図１５Ａは、マーク長を示し、６１は、適正マーク
長が示され、６２は、検出マーク長が示されている。図
１５Ｂは、検出マーク長を再生２値化データとして、表
した信号である。図１５Ｃは、再生２値化データの立ち
上がりエッジから再生した立ち上がりクロックを示し、
図１５Ｄは、再生２値化データの立ち下がりエッジから
再生した立ち下がりクロックを示す。
ク長より短い場合の一例を示すタイミングチャートであ
る。図１５Ａは、マーク長を示し、６１は、適正マーク
長が示され、６２は、検出マーク長が示されている。図
１５Ｂは、検出マーク長を再生２値化データとして、表
した信号である。図１５Ｃは、再生２値化データの立ち
上がりエッジから再生した立ち上がりクロックを示し、
図１５Ｄは、再生２値化データの立ち下がりエッジから
再生した立ち下がりクロックを示す。
【００４１】図１５Ｅは、図１５Ｃの立ち上がりクロッ
クを反転した信号を示している。再生２値化データ（図
１５Ｂ）が反転立ち上がりクロック（図１５Ｅ）の立ち
上がりクロック時に読み出された信号は、図１５Ｆに示
される。図１５Ｇは、再生２値化データ（図１５Ｂ）を
反転した信号を示し、この反転再生２値化データ（図１
５Ｇ）の信号と図１５Ｆの信号のＡＮＤ出力が図１５Ｈ
に示す信号となる。ここでは、Ｔ／２＋ΔＴの時間、 `
１' となる。また、ΔＴは、適正マーク長６１と検出マ
ーク長６２の誤差を示す。ここで、図９のＬＰＦ５４に
おいて、積分された値は、中心値に対して−側に偏り、
ゲイン調整回路６において、補正量が出力される。
クを反転した信号を示している。再生２値化データ（図
１５Ｂ）が反転立ち上がりクロック（図１５Ｅ）の立ち
上がりクロック時に読み出された信号は、図１５Ｆに示
される。図１５Ｇは、再生２値化データ（図１５Ｂ）を
反転した信号を示し、この反転再生２値化データ（図１
５Ｇ）の信号と図１５Ｆの信号のＡＮＤ出力が図１５Ｈ
に示す信号となる。ここでは、Ｔ／２＋ΔＴの時間、 `
１' となる。また、ΔＴは、適正マーク長６１と検出マ
ーク長６２の誤差を示す。ここで、図９のＬＰＦ５４に
おいて、積分された値は、中心値に対して−側に偏り、
ゲイン調整回路６において、補正量が出力される。
【００４２】図１６は、デュアル（ダブル）ＰＬＬ型の
アシンメトリ補正回路の他の実施例を示すブロック図で
ある。入力端子３１を介して、記録媒体から再生された
再生ＲＦ信号が入力され、等化器３２へ供給される。供
給された再生ＲＦ信号は、等化器３２からのＥＱ信号と
して、減算器６３へ供給される。減算器６３では、等化
器３２から供給されたＥＱ信号が、アシンメトリ検出回
路３６から供給された補正量によって、補正がなされ
る。
アシンメトリ補正回路の他の実施例を示すブロック図で
ある。入力端子３１を介して、記録媒体から再生された
再生ＲＦ信号が入力され、等化器３２へ供給される。供
給された再生ＲＦ信号は、等化器３２からのＥＱ信号と
して、減算器６３へ供給される。減算器６３では、等化
器３２から供給されたＥＱ信号が、アシンメトリ検出回
路３６から供給された補正量によって、補正がなされ
る。
【００４３】コンパレータ３３では、補正が施されたＥ
Ｑ信号がスライスレベル３４から供給される基準となる
スライスレベルによって、２値化が行われる。コンパレ
ータ３３からエッジ検出回路３７、および弁別器４０へ
再生２値化データが供給される。上述のようにエッジ検
出回路３７では、立ち上がりエッジ、および立ち下がり
エッジが検出され、ＰＬＬ３８において、再生クロック
が生成され、ＰＬＬ３９において、反転再生クロックが
生成される。
Ｑ信号がスライスレベル３４から供給される基準となる
スライスレベルによって、２値化が行われる。コンパレ
ータ３３からエッジ検出回路３７、および弁別器４０へ
再生２値化データが供給される。上述のようにエッジ検
出回路３７では、立ち上がりエッジ、および立ち下がり
エッジが検出され、ＰＬＬ３８において、再生クロック
が生成され、ＰＬＬ３９において、反転再生クロックが
生成される。
【００４４】再生クロック、すなわちセットパルス、お
よび反転再生クロック、すなわちリセットパルスが供給
されたアシンメトリ検出回路３６では、アシンメトリが
検出され、補正量が減算器６３へ供給される。弁別器４
０では、再生クロック、反転再生クロック、および再生
２値化データが供給され、再生データが出力端子４１か
ら取り出される。
よび反転再生クロック、すなわちリセットパルスが供給
されたアシンメトリ検出回路３６では、アシンメトリが
検出され、補正量が減算器６３へ供給される。弁別器４
０では、再生クロック、反転再生クロック、および再生
２値化データが供給され、再生データが出力端子４１か
ら取り出される。
【００４５】
【発明の効果】この発明を用いることにより、アシンメ
トリ補正を行うことが可能となり、再生エラーレートを
向上させることができる。また、再生エラーレートが向
上することにより、ディジタルデータの記録／再生装置
の記録密度の向上、記録時間の向上、信頼性の向上等の
効果が得ることができる。
トリ補正を行うことが可能となり、再生エラーレートを
向上させることができる。また、再生エラーレートが向
上することにより、ディジタルデータの記録／再生装置
の記録密度の向上、記録時間の向上、信頼性の向上等の
効果が得ることができる。
【図１】この発明に係るシングルＰＬＬ型のアシンメト
リ補正回路の一実施例のブロック図である。
リ補正回路の一実施例のブロック図である。
【図２】この発明に係るアシンメトリ検出回路の一例の
ブロック図である。
ブロック図である。
【図３】この発明に係るシングルＰＬＬ型のアシンメト
リ検出回路の一例のタイミングチャートである。
リ検出回路の一例のタイミングチャートである。
【図４】この発明に係るシングルＰＬＬ型のアシンメト
リ検出回路の一例のタイミングチャートである。
リ検出回路の一例のタイミングチャートである。
【図５】この発明に係るシングルＰＬＬ型のアシンメト
リ検出回路の一例のタイミングチャートである。
リ検出回路の一例のタイミングチャートである。
【図６】エラー電圧とマークシフト量の関係を示した一
例の略線図である。
例の略線図である。
【図７】この発明に係るシングルＰＬＬ型のアシンメト
リ補正回路の他の実施例のブロック図である。
リ補正回路の他の実施例のブロック図である。
【図８】この発明に係るデュアル（ダブル）ＰＬＬ型の
アシンメトリ補正回路の一実施例のブロック図である。
アシンメトリ補正回路の一実施例のブロック図である。
【図９】この発明に係るアシンメトリ検出回路の他の例
のブロック図である。
のブロック図である。
【図１０】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
【図１１】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
【図１２】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
のアシンメトリ検出回路の一例のタイミングチャートで
ある。
【図１３】エラー電圧とマークシフト量の関係を示した
一例の略線図である。
一例の略線図である。
【図１４】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ検出回路の他の例のタイミングチャート
である。
のアシンメトリ検出回路の他の例のタイミングチャート
である。
【図１５】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ検出回路の他の例のタイミングチャート
である。
のアシンメトリ検出回路の他の例のタイミングチャート
である。
【図１６】この発明に係るデュアル（ダブル）ＰＬＬ型
のアシンメトリ補正回路の他の実施例のブロック図であ
る。
のアシンメトリ補正回路の他の実施例のブロック図であ
る。
２ 等化器 ３ コンパレータ ４ スライスレベル ６ アシンメトリ検出回路 ７ ＰＬＬ生成回路 ８ 弁別器
Claims (5)
- 【請求項１】 記録媒体から再生された再生信号を２値
化することによって、ディジタル信号を得るようにした
ディジタル信号再生装置において、 上記再生信号をスライスレベルと比較し、再生２値化デ
ータを得るためのコンパレータ手段と、 上記コンパレータ手段からの上記再生２値化データと同
期した再生クロックを生成するためのＰＬＬと、 上記ＰＬＬからの上記再生クロックによって、上記再生
２値化データを同期化させるための手段と、 上記再生２値化データと上記再生クロックとの位相比較
出力を形成し、この位相比較出力の平均的レベルから上
記再生信号のアシンメトリ量を検出する出力を備えてい
ることを特徴とするディジタル信号再生装置。 - 【請求項２】 記録媒体から再生された再生信号を２値
化することによって、ディジタル信号を得るようにした
ディジタル信号再生装置において、 上記再生信号をスライスレベルと比較し、再生２値化デ
ータを得るためのコンパレータ手段と、 上記再生２値化データとデータの立ち上がりエッジから
再生した立ち上がりクロックを生成するための第１のＰ
ＬＬと、 上記再生２値化データとデータの立ち下がりエッジから
再生した立ち下がりクロックを生成するための第２のＰ
ＬＬと、 上記立ち上がりクロックと上記立ち下がりクロックとの
位相比較出力を形成し、上記位相比較出力の平均値レベ
ルから上記再生信号のアシンメトリ量を検出する手段を
備えていることを特徴とするディジタル信号再生装置。 - 【請求項３】 記録媒体から再生された再生信号を２値
化することによって、ディジタル信号を得るようにした
ディジタル信号再生装置において、 上記再生信号をスライスレベルと比較し、再生２値化デ
ータを得るためのコンパレータ手段と、 上記再生２値化データとデータの立ち上がりエッジから
再生した立ち上がりクロックを生成するための第１のＰ
ＬＬと、 上記再生２値化データとデータの立ち下がりエッジから
再生した立ち下がりクロックを生成するための第２のＰ
ＬＬと、 上記立ち上がりクロック、上記立ち下がりクロック、上
記再生２値化データから、上記再生信号のアシンメトリ
量を検出する手段を備えていることを特徴とするディジ
タル信号再生装置。 - 【請求項４】 請求項１、および請求項２に記載のディ
ジタル信号再生装置において、 検出された上記アシンメトリに基づいて、上記コンパレ
ータ手段のスライスレベルを制御することによって、ア
シンメトリ補正を行うことを特徴とするディジタル信号
再生装置。 - 【請求項５】 請求項１、および請求項２に記載のディ
ジタル信号再生装置において、 検出された上記アシンメトリに基づいて、上記コンパレ
ータに供給されるまえの上記再生信号の中心レベルを制
御することによって、アシンメトリ補正を行うことを特
徴とするディジタル信号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33156794A JP3613827B2 (ja) | 1994-04-19 | 1994-12-09 | ディジタル信号再生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10470894 | 1994-04-19 | ||
| JP6-104708 | 1994-04-19 | ||
| JP33156794A JP3613827B2 (ja) | 1994-04-19 | 1994-12-09 | ディジタル信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH087490A true JPH087490A (ja) | 1996-01-12 |
| JP3613827B2 JP3613827B2 (ja) | 2005-01-26 |
Family
ID=26445115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33156794A Expired - Fee Related JP3613827B2 (ja) | 1994-04-19 | 1994-12-09 | ディジタル信号再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613827B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19715274A1 (de) * | 1997-04-12 | 1998-10-15 | Thomson Brandt Gmbh | Gerät zum Lesen und/oder Beschreiben optischer Aufzeichnungsträger |
| WO2010104027A1 (ja) | 2009-03-10 | 2010-09-16 | 国立大学法人岐阜大学 | チアゾール誘導体およびその製造方法 |
-
1994
- 1994-12-09 JP JP33156794A patent/JP3613827B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19715274A1 (de) * | 1997-04-12 | 1998-10-15 | Thomson Brandt Gmbh | Gerät zum Lesen und/oder Beschreiben optischer Aufzeichnungsträger |
| US6169716B1 (en) | 1997-04-12 | 2001-01-02 | Deutsche Thomson-Brandt Gmbh | Data slicer for an apparatus and a method for reading from and/or writing to optical recording media |
| WO2010104027A1 (ja) | 2009-03-10 | 2010-09-16 | 国立大学法人岐阜大学 | チアゾール誘導体およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3613827B2 (ja) | 2005-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07264057A (ja) | 位相同期回路および記録再生装置 | |
| JP3345515B2 (ja) | ピークシフト補正回路およびそれを使用した磁気記録媒体再生装置 | |
| US8085639B2 (en) | Information reproducing device | |
| JP4515713B2 (ja) | 光記録媒体上の位相基準信号とウォッブル信号との位相差検出装置及び方法 | |
| JPH087490A (ja) | ディジタル信号再生装置 | |
| JPS59167813A (ja) | 位相同期回路 | |
| JP3684589B2 (ja) | ディジタル信号再生装置 | |
| JPH0896516A (ja) | クロック発生装置 | |
| JP2675096B2 (ja) | 再生信号補正方法 | |
| JP2006164425A (ja) | 位相差検出回路、位相差検出方法、光ディスク装置及び光ディスク装置の制御方法 | |
| JP3528272B2 (ja) | デジタル信号再生装置 | |
| JPH07296515A (ja) | ディジタル信号再生装置 | |
| JPH0879059A (ja) | 基準クロック発生回路 | |
| JPH0660555A (ja) | データ再生装置 | |
| JPH11149715A (ja) | 再生信号処理装置 | |
| JPH08180588A (ja) | 再生データの抜き出し装置 | |
| JPH07334930A (ja) | 再生装置 | |
| JPH0526264B2 (ja) | ||
| KR20040098209A (ko) | 광 디스크의 클럭 생성장치 및 방법 | |
| JPH0777385B2 (ja) | デイジタル情報再生装置 | |
| JPH0540978A (ja) | 光学的情報記録再生装置 | |
| JP2003068023A (ja) | ２値化信号生成回路及び２値化信号生成方法 | |
| JPS60216627A (ja) | デジタルデ−タ生成装置 | |
| JPH0666091B2 (ja) | 光学式記録再生装置 | |
| JPH07211008A (ja) | ディジタル情報再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Effective date: 20040524 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041025 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20081112 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |