JP3613827B2 - ディジタル信号再生装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、例えば、光ディスク装置、磁気テープ装置、磁気ディスク装置等、ディジタルデータを再生する機能を有する装置全般に適用することができるディジタル信号再生装置に関する。
【０００２】
【従来の技術】
例えば、光磁気ディスク装置においては、メディアの記録感度の変動、記録光パワーの変動、環境温度の変動等の要因によって、記録されるマークの長さが変動し、マーク長の非対称性、すなわちアシンメトリが発生していた。一方、再生信号の処理に用いるクロックは、再生され２値化さたデータのエッジ情報に基づいて形成される。
【０００３】
このように、アシンメトリによって、再生クロックの位相のズレが生じ、またデータ自身の長さが正規のものからズレる結果、再生データを正しく読み取ることができない。すなわち、アシンメトリは、エラーレートを悪化させる大きな要因となるため、アシンメトリを抑圧することは、非常に重要な技術である。
【０００４】
従来、２値化されたデータを記録するときに、ある長い時間ｔの間、記録コードのマーク ｀＋１’ とマークでない所 ｀−１’ の割合が１対１なるように変調する直流成分を持たない変調方式、例えばＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調が知られている。この場合には、２値化したデータを時間ｔの間、記録コードを積分することにより、＋側に偏っているか、或いは−側に偏っているかを検出し、検出によって、アシンメトリ補正量（最適なマーク長を検出する最適スライスレベルと実際にスライスしているスライスレベルとのズレ量）を算出してアシンメトリ補正を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、この手法は、直流成分を持たない変調方式のＥＦＭ等には有効であるが、（１，７）ＲＬＬ（Ｒｕｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）記録のような直流成分を持つ変調方式には用いることができなかった。
【０００６】
従って、この発明は、直流成分を持つ変調方式においても、有効にアシンメトリが検出することができるディジタル信号再生装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、コンパレータから出力された再生２値化データと同期した再生クロックを生成するＰＬＬと、再生２値化データをＰＬＬから出力された再生クロックと同期させる手段と、再生２値化データと再生クロックとの位相比較を行い、この位相比較の出力の平均値に基づいて再生信号のアシンメトリを検出する検出手段と、検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置である。
【０００８】
【作用】
この発明に係るディジタル信号再生装置は、ディジタルデータにより記録されている信号のアシンメトリ補正を効率よく行うことができる。
【０００９】
【実施例】
以下、この発明に係るアシンメトリ補正を施す実施例について図面を参照しながら詳細に説明する。図１は、シングルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）型のアシンメトリ補正回路の一実施例のブロック図である。１で示される入力端子は、記録媒体から再生されたＲＦ信号（以下、再生ＲＦ信号と称する）が供給される。供給された再生ＲＦ信号は、等化器２に供給され、等化器２からのＥＱ信号として、コンパレータ３へ供給される。なお、等化器２の有無は、この発明には、直接影響しない。
【００１０】
コンパレータ３では、スライスレベル４から供給されるスライスレベルを基準として、等化器２から供給されるＥＱ信号の２値化がなされる。このコンパレータ３から出力される再生２値化データは、アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ供給される。再生２値化データが供給されたＰＬＬ生成回路７では、再生クロックが生成され、この再生クロックは、ＰＬＬ生成回路７からアシンメトリ検出回路６、および弁別器８へ供給される。
【００１１】
アシンメトリ検出回路６では、ＰＬＬ生成回路７から再生クロックが供給され、供給された再生クロックを１／４チャンネルクロック遅延させた信号（以下、Ｔ／４クロックと称し、Ｔは、チャンネルクロック周期を表す）と、コンパレータ３からの再生２値化データとからアシンメトリが検出された後、補正量が加算器５へ供給される。この加算器５では、スライスレベル４から供給されるスライスレベルへ、アシンメトリ検出回路６から供給される補正量が加算されることにより、スライスレベルの補正がなされる。
【００１２】
補正がなされたスライスレベルは、コンパレータ３へ供給され、コンパレータ３において、上述したようにＥＱ信号の２値化が施される。弁別器８は、コンパレータ３からの再生２値化データをＰＬＬ生成回路７からの再生クロックに同期して、出力するための回路である。この弁別器８から再生データが生成され、出力端子９から取り出される。
【００１３】
ここで、アシンメトリ検出回路６の詳細な構成を図２を用いて説明する。端子１１から再生２値化データがＥＸＯＲ回路１３へ供給され、端子１２から再生クロック（Ｔ／４クロック）がＥＸＯＲ回路１３へ供給される。ＥＸＯＲ回路１３では、再生２値化データと、再生クロックとの排他的論理和が施され、排他的論理和が施されたデータは、ＬＰＦ１４へ供給される。
【００１４】
ＬＰＦ１４では、供給されたデータの積分がなされ、中心値に対して＋側または、−側のどちらに偏っているかが検出される。ゲイン調整回路１５では、アシンメトリ検出量に対して、アシンメトリ補正量が設定される。ゲイン調整回路１５から設定された補正量が出力端子１６を介して、図１中の加算器５へ供給される。すなわち、Ｔ／４クロックと再生２値化データとの排他的論理和出力の平均的レベルからアシンメトリが検出され、補正量が設定される。
【００１５】
ここで、図３は、上述の図２のＥＸＯＲ回路１３の一例を示すタイミングチャートである。図３Ａは、適正なマーク長（以下、適正マーク長と称する）２１を示し、図３Ｂは、その適正マーク長２１を再生２値化データとして表した信号、すなわちコンパレータ３からアシンメトリ検出回路６へ供給される再生２値化データを示している。図３Ｃは、ＰＬＬ生成回路７からの再生クロックを示し、図３Ｄは、図３Ｃの再生クロックに対するＴ／４クロックを示す。
【００１６】
図３Ｅは、図３Ｂの再生２値化データと、図３ＤのＴ／４クロックとを排他的論理和がなされた信号を示す。すなわち、この図３Ｅは、コンパレータ３から供給された再生２値化データと、ＰＬＬ生成回路７から供給された再生クロック、すなわちＴ／４クロックとをＥＸＯＲ回路１３において、排他的論理和の演算がなされ、ＬＰＦ１４へ出力する信号を示している。また、この図３の一例では、ＬＰＦ１４において、積分された値が ｀０’ すなわち、中心値とされ、ゲイン調整回路１５において、補正量は、 ｀０’ となされる。
【００１７】
ここで、図４は、検出されるマーク長（以下、検出マーク長と称する）が適正マーク長より長い場合の一例を示すタイミングチャートである。図４Ａは、マーク長を示し、２１は、適正マーク長が示され、２２は、検出マーク長が示されている。図４Ｂは、検出マーク長を再生２値化データとして、表した信号である。図４Ｃは、Ｔ／４クロックを示し、図４Ｄは、図４Ｂの再生２値化データと、図４ＣのＴ／４クロックとを排他的論理和がなされた信号を示す。
【００１８】
この図４中に矢印で示されている部分が増加分となり、図２中のＬＰＦ１４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路１５において、補正量が設定される。
【００１９】
また、図５は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図５Ａは、マーク長を示し、２１は、適正マーク長が示され、２２は、検出マーク長が示されている。図５Ｂは、検出マーク長を再生２値化データとして、表した信号である。図５Ｃは、Ｔ／４クロックを示し、図５Ｄは、図５Ｂの再生２値化データと、図５ＣのＴ／４クロックとを排他的論理和がなされた信号を示す。
【００２０】
この図５中に矢印で示されている部分が減少分となり、図２中のＬＰＦ１４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路１５において、補正量が設定される。
【００２１】
ここで、図６は、シングルＰＬＬ型のアシンメトリ検出のエラー電圧とマークシフト量の関係を示す。Ｔは、クロック周期を示し、中心の ｀０’ が適正マーク長を示している。適正マーク長より検出マーク長が長くなると、０〜Ｔの範囲では、エラー電圧は、中心値に対して＋側とされるため、積分された値が中心値に対して＋側に偏る。また、適正マーク長より検出マーク長が短くなると、０〜−Ｔの範囲では、エラー電圧は、中心値に対して−側とされるため、積分された値が中心値に対して−側に偏る。
【００２２】
さらに、図６Ａに示すようにこれらの範囲のＴ／２と−Ｔ／２を中心として、中心値に対して＋側の０〜Ｔ／２の範囲では、エラー電圧が上昇し、Ｔ／２〜Ｔの範囲では、エラー電圧が下降し、Ｔを超える領域では、エラー電圧は、中心値に対して−側へ移る。同様に、中心値に対して−側の０〜−Ｔ／２の範囲では、エラー電圧が下降し、−Ｔ／２〜−Ｔの範囲では、エラー電圧が上昇し、−Ｔを超える領域では、エラー電圧は、中心値に対して＋側へ移る。なお、上述の位相比較と異なる手法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系を構成することも可能である。
【００２３】
ここで、図７は、シングルＰＬＬ型のアシンメトリ補正回路の異なる実施例を示すブロック図である。入力端子１を介して、記録媒体から供給される再生ＲＦ信号を等化器２へ供給し、等化器２からのＥＱ信号が減算器２３へ供給される。アシンメトリ検出回路６から供給された補正量と、等化器２から供給されたＥＱ信号とを減算器２３において、演算がなされる。これによって、ＥＱ信号の中心レベルが制御され、すなわち補正が施されたＥＱ信号は、コンパレータ３へ供給される。
【００２４】
コンパレータ３では、スライスレベル４から供給されるスライスレベルを基準として、補正が施されたＥＱ信号の２値化が行われる。２値化が行われたデータは、コンパレータ３から再生２値化データとして、アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ供給される。上述のようにＰＬＬ生成回路７では、再生クロックが生成され、アシンメトリ検出回路６では、再生２値化データと、再生クロック（Ｔ／４クロック）からアシンメトリが検出され、補正量が出力される。また、再生２値化データと再生クロックとが供給される弁別器８では、再生データが生成され、出力端子９から取り出される。
【００２５】
ここで、図８は、デュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。３１は、入力端子を示し、記録媒体から再生された再生ＲＦ信号が供給される。入力端子３１から供給された再生ＲＦ信号は、等化器３２へ供給され、等化器３２では、ＥＱ信号としてコンパレータ３３へ供給される。コンパレータ３３では、等化器３２から供給されたＥＱ信号をスライスレベル３４から供給されるスライスレベルを基準として、２値化が施される。ここで、コンパレータ３３へ供給されるスライスレベルは、加算器３５において、アシンメトリ検出回路３６から供給される補正量が加算されている。
【００２６】
コンパレータ３３から再生２値化データがエッジ検出回路３７、および弁別器４０へ供給される。エッジ検出回路３７では、供給された再生２値化データから立ち上がりエッジ、および立ち下がりエッジが検出され、検出された立ち上がりエッジは、ＰＬＬ３８へ供給され、立ち下がりエッジは、ＰＬＬ３９へ供給される。ＰＬＬ３８では、供給された立ち上がりエッジから再生クロックが生成され、ＰＬＬ３９では、供給された立ち下がりエッジから再生されたクロックを反転した再生クロック（以下、反転再生クロックと称する）が生成される。
【００２７】
ＰＬＬ３８において、生成される再生クロックは、アシンメトリ検出回路３６、および弁別器４０へ供給され、ＰＬＬ３９において、生成される反転再生クロックは、アシンメトリ検出回路３６、および弁別器４０へ供給される。ＰＬＬ３８からの再生クロックがセットパルスとして、ＰＬＬ３９からの反転再生クロックがリセットパルスとして、供給されるアシンメトリ検出回路３６では、後述するように、検出されるアシンメトリに基づいて、補正量が設定され、その補正量は、加算器３５へ供給される。
【００２８】
加算器３５では、上述したようにコンパレータ３３において、基準となるスライスレベルへ補正量が加算される。弁別器４０は、ＰＬＬ３８からの再生クロックと、ＰＬＬ３９からの反転再生クロックとに同期して、コンパレータ３３からの再生２値化データを出力するための回路である。この弁別器４０から再生データが生成され、出力端子４１から取り出される。
【００２９】
ここで、図９は、上述したアシンメトリ検出回路３６の詳細な構成をブロック図で示す。入力端子５１から再生クロックが供給され、入力端子５２から反転再生クロックが供給される。位相比較器５３では、供給された再生クロックは、セットパルスとして、供給された反転再生クロックは、リセットパルスとして用いられ、出力信号の生成がなされ、ＬＰＦ５４へ供給される。ＬＰＦ５４において、供給された出力信号の積分がなされ、供給された出力信号の中心値に対する偏りが検出される。
【００３０】
検出された偏りは、ゲイン調整回路５５において、アシンメトリ検出量に対して、アシンメトリ補正量が設定され、出力端子５６を介して、図８中の加算器３５へ供給される。すなわち、セットパルスとリセットパルスの位相比較出力の平均的レベルからアシンメトリが検出され、補正量が設定される。
【００３１】
ここで、図１０は、上述の図９の位相比較器５３の一例を示すタイミングチャートである。図１０Ａは、６１で示される適正マーク長と検出マーク長を示し、適正マーク長と、検出マーク長とが同じ長さを有している場合を表している。図１０Ｂは、その適正マーク長を再生２値化データとして表した信号を示し、図１０Ｃは、ＰＬＬ３８から供給される再生クロック、すなわちセットパルスを示している。図１０Ｄは、立ち下がりエッジを示し、図１０Ｅは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスを示している。
【００３２】
図１０Ｆは、図１０Ｃのセットパルスと、図１０Ｅのリセットパルスにより生成された、位相比較器５３の出力信号が示されている。この出力信号は、ＬＰＦ５４へ供給され、ＬＰＦ５４において、積分された値が ｀０’ すなわち、中心値とされ、ゲイン調整回路６を介して、補正量は、 ｀０’ となされる。このとき、ΔＴは、最適マーク長と検出マーク長とが同じ長さのため ｀０’ とされる。
【００３３】
ここで、図１１は、検出マーク長が適正マーク長より長い場合の一例を示すタイミングチャートである。図１１Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１１Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１１Ｃは、図８に示すＰＬＬ３８から供給される再生クロック、すなわちセットパルスが示され、図１１Ｄは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスが示されている。
【００３４】
図１１Ｅは、図９に示す位相比較器５３の出力信号が示されている。この図１１Ｅは、図１１Ｃのセットパルスに対応して ｀１’ となり、図１１Ｄのリセット信号に対応して ｀０’ となる。ここでは、Ｔ／２＋ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路６において、補正量が出力される。
【００３５】
また、図１２は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図１２Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１２Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１２Ｃは、図８中に示すＰＬＬ３８から供給される再生クロック、すなわちセットパルスが示され、図１２Ｄは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスが示されている。
【００３６】
図１２Ｅは、図９に示す位相比較器５３の出力信号が示されている。この図１２Ｅは、図１２Ｃのセットパルスに対応して ｀１’ となり、図１２Ｄのリセットパルスに対応して ｀０’ となる。ここでは、Ｔ／２−ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９中のＬＰＦ５４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路６において、補正量が出力される。
【００３７】
ここで、図１３は、デュアル（ダブル）ＰＬＬ型のアシンメトリ検出のエラー電圧とマークシフト量の関係を示す。Ｔは、クロック周期を示し、中心の ｀０’ が適正マーク長を示している。適正マーク長より検出マーク長が長くなると、０〜Ｔ／２の範囲、および−Ｔ／２〜−Ｔの範囲では、エラー電圧は、中心値に対して＋側とされるため、積分された値が中心値に対して＋側に偏る。また、適正マーク長より検出マーク長が短くなると、Ｔ／２〜Ｔの範囲、および０〜−Ｔ／２の範囲では、エラー電圧は、中心値に対して−側とされるため、積分された値が中心値に対して−側に偏る。なお、このデュアル（ダブル）ＰＬＬの立ち上がりクロック、立ち下がりクロックを用い、上述の位相比較と異なる手法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系を構成することも可能である。
【００３８】
また、図１４および図１５は、上述の図９の位相比較器５３の他の例を示すタイミングチャートである。図１４は、検出マーク長が適正マーク長より長い場合の一例を示す。図１４Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１４Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１４Ｃは、再生２値化データの立ち上がりエッジから再生した立ち上がりクロックを示し、図１４Ｄは、再生２値化データの立ち下がりエッジから再生した立ち下がりクロックを示す。
【００３９】
図１４Ｅは、図１４Ｃの立ち上がりクロックを反転した信号を示している。再生２値化データ（図１４Ｂ）が反転立ち上がりクロック（図１４Ｅ）の立ち上がりクロック時に読み出された信号は、図１４Ｆに示される。図１４Ｇは、再生２値化データ（図１４Ｂ）を反転した信号を示し、この反転再生２値化データ（図１４Ｇ）の信号と図１４Ｆの信号のＡＮＤ出力が図１４Ｈに示す信号となる。ここでは、Ｔ／２−ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路６において、補正量が出力される。
【００４０】
また、図１５は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図１５Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１５Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１５Ｃは、再生２値化データの立ち上がりエッジから再生した立ち上がりクロックを示し、図１５Ｄは、再生２値化データの立ち下がりエッジから再生した立ち下がりクロックを示す。
【００４１】
図１５Ｅは、図１５Ｃの立ち上がりクロックを反転した信号を示している。再生２値化データ（図１５Ｂ）が反転立ち上がりクロック（図１５Ｅ）の立ち上がりクロック時に読み出された信号は、図１５Ｆに示される。図１５Ｇは、再生２値化データ（図１５Ｂ）を反転した信号を示し、この反転再生２値化データ（図１５Ｇ）の信号と図１５Ｆの信号のＡＮＤ出力が図１５Ｈに示す信号となる。ここでは、Ｔ／２＋ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路６において、補正量が出力される。
【００４２】
図１６は、デュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の他の実施例を示すブロック図である。入力端子３１を介して、記録媒体から再生された再生ＲＦ信号が入力され、等化器３２へ供給される。供給された再生ＲＦ信号は、等化器３２からのＥＱ信号として、減算器６３へ供給される。減算器６３では、等化器３２から供給されたＥＱ信号が、アシンメトリ検出回路３６から供給された補正量によって、補正がなされる。
【００４３】
コンパレータ３３では、補正が施されたＥＱ信号がスライスレベル３４から供給される基準となるスライスレベルによって、２値化が行われる。コンパレータ３３からエッジ検出回路３７、および弁別器４０へ再生２値化データが供給される。上述のようにエッジ検出回路３７では、立ち上がりエッジ、および立ち下がりエッジが検出され、ＰＬＬ３８において、再生クロックが生成され、ＰＬＬ３９において、反転再生クロックが生成される。
【００４４】
再生クロック、すなわちセットパルス、および反転再生クロック、すなわちリセットパルスが供給されたアシンメトリ検出回路３６では、アシンメトリが検出され、補正量が減算器６３へ供給される。弁別器４０では、再生クロック、反転再生クロック、および再生２値化データが供給され、再生データが出力端子４１から取り出される。
【００４５】
【発明の効果】
この発明を用いることにより、アシンメトリ補正を行うことが可能となり、再生エラーレートを向上させることができる。また、再生エラーレートが向上することにより、ディジタルデータの記録／再生装置の記録密度の向上、記録時間の向上、信頼性の向上等の効果が得ることができる。
【図面の簡単な説明】
【図１】この発明に係るシングルＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。
【図２】この発明に係るアシンメトリ検出回路の一例のブロック図である。
【図３】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図４】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図５】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図６】エラー電圧とマークシフト量の関係を示した一例の略線図である。
【図７】この発明に係るシングルＰＬＬ型のアシンメトリ補正回路の他の実施例のブロック図である。
【図８】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。
【図９】この発明に係るアシンメトリ検出回路の他の例のブロック図である。
【図１０】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１１】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１２】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１３】エラー電圧とマークシフト量の関係を示した一例の略線図である。
【図１４】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の他の例のタイミングチャートである。
【図１５】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の他の例のタイミングチャートである。
【図１６】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の他の実施例のブロック図である。
【符号の説明】
２ 等化器
３ コンパレータ
４ スライスレベル
６ アシンメトリ検出回路
７ ＰＬＬ生成回路
８ 弁別器
【産業上の利用分野】
この発明は、例えば、光ディスク装置、磁気テープ装置、磁気ディスク装置等、ディジタルデータを再生する機能を有する装置全般に適用することができるディジタル信号再生装置に関する。
【０００２】
【従来の技術】
例えば、光磁気ディスク装置においては、メディアの記録感度の変動、記録光パワーの変動、環境温度の変動等の要因によって、記録されるマークの長さが変動し、マーク長の非対称性、すなわちアシンメトリが発生していた。一方、再生信号の処理に用いるクロックは、再生され２値化さたデータのエッジ情報に基づいて形成される。
【０００３】
このように、アシンメトリによって、再生クロックの位相のズレが生じ、またデータ自身の長さが正規のものからズレる結果、再生データを正しく読み取ることができない。すなわち、アシンメトリは、エラーレートを悪化させる大きな要因となるため、アシンメトリを抑圧することは、非常に重要な技術である。
【０００４】
従来、２値化されたデータを記録するときに、ある長い時間ｔの間、記録コードのマーク ｀＋１’ とマークでない所 ｀−１’ の割合が１対１なるように変調する直流成分を持たない変調方式、例えばＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）変調が知られている。この場合には、２値化したデータを時間ｔの間、記録コードを積分することにより、＋側に偏っているか、或いは−側に偏っているかを検出し、検出によって、アシンメトリ補正量（最適なマーク長を検出する最適スライスレベルと実際にスライスしているスライスレベルとのズレ量）を算出してアシンメトリ補正を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、この手法は、直流成分を持たない変調方式のＥＦＭ等には有効であるが、（１，７）ＲＬＬ（Ｒｕｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）記録のような直流成分を持つ変調方式には用いることができなかった。
【０００６】
従って、この発明は、直流成分を持つ変調方式においても、有効にアシンメトリが検出することができるディジタル信号再生装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、コンパレータから出力された再生２値化データと同期した再生クロックを生成するＰＬＬと、再生２値化データをＰＬＬから出力された再生クロックと同期させる手段と、再生２値化データと再生クロックとの位相比較を行い、この位相比較の出力の平均値に基づいて再生信号のアシンメトリを検出する検出手段と、検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置である。
【０００８】
【作用】
この発明に係るディジタル信号再生装置は、ディジタルデータにより記録されている信号のアシンメトリ補正を効率よく行うことができる。
【０００９】
【実施例】
以下、この発明に係るアシンメトリ補正を施す実施例について図面を参照しながら詳細に説明する。図１は、シングルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）型のアシンメトリ補正回路の一実施例のブロック図である。１で示される入力端子は、記録媒体から再生されたＲＦ信号（以下、再生ＲＦ信号と称する）が供給される。供給された再生ＲＦ信号は、等化器２に供給され、等化器２からのＥＱ信号として、コンパレータ３へ供給される。なお、等化器２の有無は、この発明には、直接影響しない。
【００１０】
コンパレータ３では、スライスレベル４から供給されるスライスレベルを基準として、等化器２から供給されるＥＱ信号の２値化がなされる。このコンパレータ３から出力される再生２値化データは、アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ供給される。再生２値化データが供給されたＰＬＬ生成回路７では、再生クロックが生成され、この再生クロックは、ＰＬＬ生成回路７からアシンメトリ検出回路６、および弁別器８へ供給される。
【００１１】
アシンメトリ検出回路６では、ＰＬＬ生成回路７から再生クロックが供給され、供給された再生クロックを１／４チャンネルクロック遅延させた信号（以下、Ｔ／４クロックと称し、Ｔは、チャンネルクロック周期を表す）と、コンパレータ３からの再生２値化データとからアシンメトリが検出された後、補正量が加算器５へ供給される。この加算器５では、スライスレベル４から供給されるスライスレベルへ、アシンメトリ検出回路６から供給される補正量が加算されることにより、スライスレベルの補正がなされる。
【００１２】
補正がなされたスライスレベルは、コンパレータ３へ供給され、コンパレータ３において、上述したようにＥＱ信号の２値化が施される。弁別器８は、コンパレータ３からの再生２値化データをＰＬＬ生成回路７からの再生クロックに同期して、出力するための回路である。この弁別器８から再生データが生成され、出力端子９から取り出される。
【００１３】
ここで、アシンメトリ検出回路６の詳細な構成を図２を用いて説明する。端子１１から再生２値化データがＥＸＯＲ回路１３へ供給され、端子１２から再生クロック（Ｔ／４クロック）がＥＸＯＲ回路１３へ供給される。ＥＸＯＲ回路１３では、再生２値化データと、再生クロックとの排他的論理和が施され、排他的論理和が施されたデータは、ＬＰＦ１４へ供給される。
【００１４】
ＬＰＦ１４では、供給されたデータの積分がなされ、中心値に対して＋側または、−側のどちらに偏っているかが検出される。ゲイン調整回路１５では、アシンメトリ検出量に対して、アシンメトリ補正量が設定される。ゲイン調整回路１５から設定された補正量が出力端子１６を介して、図１中の加算器５へ供給される。すなわち、Ｔ／４クロックと再生２値化データとの排他的論理和出力の平均的レベルからアシンメトリが検出され、補正量が設定される。
【００１５】
ここで、図３は、上述の図２のＥＸＯＲ回路１３の一例を示すタイミングチャートである。図３Ａは、適正なマーク長（以下、適正マーク長と称する）２１を示し、図３Ｂは、その適正マーク長２１を再生２値化データとして表した信号、すなわちコンパレータ３からアシンメトリ検出回路６へ供給される再生２値化データを示している。図３Ｃは、ＰＬＬ生成回路７からの再生クロックを示し、図３Ｄは、図３Ｃの再生クロックに対するＴ／４クロックを示す。
【００１６】
図３Ｅは、図３Ｂの再生２値化データと、図３ＤのＴ／４クロックとを排他的論理和がなされた信号を示す。すなわち、この図３Ｅは、コンパレータ３から供給された再生２値化データと、ＰＬＬ生成回路７から供給された再生クロック、すなわちＴ／４クロックとをＥＸＯＲ回路１３において、排他的論理和の演算がなされ、ＬＰＦ１４へ出力する信号を示している。また、この図３の一例では、ＬＰＦ１４において、積分された値が ｀０’ すなわち、中心値とされ、ゲイン調整回路１５において、補正量は、 ｀０’ となされる。
【００１７】
ここで、図４は、検出されるマーク長（以下、検出マーク長と称する）が適正マーク長より長い場合の一例を示すタイミングチャートである。図４Ａは、マーク長を示し、２１は、適正マーク長が示され、２２は、検出マーク長が示されている。図４Ｂは、検出マーク長を再生２値化データとして、表した信号である。図４Ｃは、Ｔ／４クロックを示し、図４Ｄは、図４Ｂの再生２値化データと、図４ＣのＴ／４クロックとを排他的論理和がなされた信号を示す。
【００１８】
この図４中に矢印で示されている部分が増加分となり、図２中のＬＰＦ１４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路１５において、補正量が設定される。
【００１９】
また、図５は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図５Ａは、マーク長を示し、２１は、適正マーク長が示され、２２は、検出マーク長が示されている。図５Ｂは、検出マーク長を再生２値化データとして、表した信号である。図５Ｃは、Ｔ／４クロックを示し、図５Ｄは、図５Ｂの再生２値化データと、図５ＣのＴ／４クロックとを排他的論理和がなされた信号を示す。
【００２０】
この図５中に矢印で示されている部分が減少分となり、図２中のＬＰＦ１４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路１５において、補正量が設定される。
【００２１】
ここで、図６は、シングルＰＬＬ型のアシンメトリ検出のエラー電圧とマークシフト量の関係を示す。Ｔは、クロック周期を示し、中心の ｀０’ が適正マーク長を示している。適正マーク長より検出マーク長が長くなると、０〜Ｔの範囲では、エラー電圧は、中心値に対して＋側とされるため、積分された値が中心値に対して＋側に偏る。また、適正マーク長より検出マーク長が短くなると、０〜−Ｔの範囲では、エラー電圧は、中心値に対して−側とされるため、積分された値が中心値に対して−側に偏る。
【００２２】
さらに、図６Ａに示すようにこれらの範囲のＴ／２と−Ｔ／２を中心として、中心値に対して＋側の０〜Ｔ／２の範囲では、エラー電圧が上昇し、Ｔ／２〜Ｔの範囲では、エラー電圧が下降し、Ｔを超える領域では、エラー電圧は、中心値に対して−側へ移る。同様に、中心値に対して−側の０〜−Ｔ／２の範囲では、エラー電圧が下降し、−Ｔ／２〜−Ｔの範囲では、エラー電圧が上昇し、−Ｔを超える領域では、エラー電圧は、中心値に対して＋側へ移る。なお、上述の位相比較と異なる手法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系を構成することも可能である。
【００２３】
ここで、図７は、シングルＰＬＬ型のアシンメトリ補正回路の異なる実施例を示すブロック図である。入力端子１を介して、記録媒体から供給される再生ＲＦ信号を等化器２へ供給し、等化器２からのＥＱ信号が減算器２３へ供給される。アシンメトリ検出回路６から供給された補正量と、等化器２から供給されたＥＱ信号とを減算器２３において、演算がなされる。これによって、ＥＱ信号の中心レベルが制御され、すなわち補正が施されたＥＱ信号は、コンパレータ３へ供給される。
【００２４】
コンパレータ３では、スライスレベル４から供給されるスライスレベルを基準として、補正が施されたＥＱ信号の２値化が行われる。２値化が行われたデータは、コンパレータ３から再生２値化データとして、アシンメトリ検出回路６、ＰＬＬ生成回路７、および弁別器８へ供給される。上述のようにＰＬＬ生成回路７では、再生クロックが生成され、アシンメトリ検出回路６では、再生２値化データと、再生クロック（Ｔ／４クロック）からアシンメトリが検出され、補正量が出力される。また、再生２値化データと再生クロックとが供給される弁別器８では、再生データが生成され、出力端子９から取り出される。
【００２５】
ここで、図８は、デュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。３１は、入力端子を示し、記録媒体から再生された再生ＲＦ信号が供給される。入力端子３１から供給された再生ＲＦ信号は、等化器３２へ供給され、等化器３２では、ＥＱ信号としてコンパレータ３３へ供給される。コンパレータ３３では、等化器３２から供給されたＥＱ信号をスライスレベル３４から供給されるスライスレベルを基準として、２値化が施される。ここで、コンパレータ３３へ供給されるスライスレベルは、加算器３５において、アシンメトリ検出回路３６から供給される補正量が加算されている。
【００２６】
コンパレータ３３から再生２値化データがエッジ検出回路３７、および弁別器４０へ供給される。エッジ検出回路３７では、供給された再生２値化データから立ち上がりエッジ、および立ち下がりエッジが検出され、検出された立ち上がりエッジは、ＰＬＬ３８へ供給され、立ち下がりエッジは、ＰＬＬ３９へ供給される。ＰＬＬ３８では、供給された立ち上がりエッジから再生クロックが生成され、ＰＬＬ３９では、供給された立ち下がりエッジから再生されたクロックを反転した再生クロック（以下、反転再生クロックと称する）が生成される。
【００２７】
ＰＬＬ３８において、生成される再生クロックは、アシンメトリ検出回路３６、および弁別器４０へ供給され、ＰＬＬ３９において、生成される反転再生クロックは、アシンメトリ検出回路３６、および弁別器４０へ供給される。ＰＬＬ３８からの再生クロックがセットパルスとして、ＰＬＬ３９からの反転再生クロックがリセットパルスとして、供給されるアシンメトリ検出回路３６では、後述するように、検出されるアシンメトリに基づいて、補正量が設定され、その補正量は、加算器３５へ供給される。
【００２８】
加算器３５では、上述したようにコンパレータ３３において、基準となるスライスレベルへ補正量が加算される。弁別器４０は、ＰＬＬ３８からの再生クロックと、ＰＬＬ３９からの反転再生クロックとに同期して、コンパレータ３３からの再生２値化データを出力するための回路である。この弁別器４０から再生データが生成され、出力端子４１から取り出される。
【００２９】
ここで、図９は、上述したアシンメトリ検出回路３６の詳細な構成をブロック図で示す。入力端子５１から再生クロックが供給され、入力端子５２から反転再生クロックが供給される。位相比較器５３では、供給された再生クロックは、セットパルスとして、供給された反転再生クロックは、リセットパルスとして用いられ、出力信号の生成がなされ、ＬＰＦ５４へ供給される。ＬＰＦ５４において、供給された出力信号の積分がなされ、供給された出力信号の中心値に対する偏りが検出される。
【００３０】
検出された偏りは、ゲイン調整回路５５において、アシンメトリ検出量に対して、アシンメトリ補正量が設定され、出力端子５６を介して、図８中の加算器３５へ供給される。すなわち、セットパルスとリセットパルスの位相比較出力の平均的レベルからアシンメトリが検出され、補正量が設定される。
【００３１】
ここで、図１０は、上述の図９の位相比較器５３の一例を示すタイミングチャートである。図１０Ａは、６１で示される適正マーク長と検出マーク長を示し、適正マーク長と、検出マーク長とが同じ長さを有している場合を表している。図１０Ｂは、その適正マーク長を再生２値化データとして表した信号を示し、図１０Ｃは、ＰＬＬ３８から供給される再生クロック、すなわちセットパルスを示している。図１０Ｄは、立ち下がりエッジを示し、図１０Ｅは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスを示している。
【００３２】
図１０Ｆは、図１０Ｃのセットパルスと、図１０Ｅのリセットパルスにより生成された、位相比較器５３の出力信号が示されている。この出力信号は、ＬＰＦ５４へ供給され、ＬＰＦ５４において、積分された値が ｀０’ すなわち、中心値とされ、ゲイン調整回路６を介して、補正量は、 ｀０’ となされる。このとき、ΔＴは、最適マーク長と検出マーク長とが同じ長さのため ｀０’ とされる。
【００３３】
ここで、図１１は、検出マーク長が適正マーク長より長い場合の一例を示すタイミングチャートである。図１１Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１１Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１１Ｃは、図８に示すＰＬＬ３８から供給される再生クロック、すなわちセットパルスが示され、図１１Ｄは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスが示されている。
【００３４】
図１１Ｅは、図９に示す位相比較器５３の出力信号が示されている。この図１１Ｅは、図１１Ｃのセットパルスに対応して ｀１’ となり、図１１Ｄのリセット信号に対応して ｀０’ となる。ここでは、Ｔ／２＋ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路６において、補正量が出力される。
【００３５】
また、図１２は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図１２Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１２Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１２Ｃは、図８中に示すＰＬＬ３８から供給される再生クロック、すなわちセットパルスが示され、図１２Ｄは、ＰＬＬ３９から供給される反転再生クロック、すなわちリセットパルスが示されている。
【００３６】
図１２Ｅは、図９に示す位相比較器５３の出力信号が示されている。この図１２Ｅは、図１２Ｃのセットパルスに対応して ｀１’ となり、図１２Ｄのリセットパルスに対応して ｀０’ となる。ここでは、Ｔ／２−ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９中のＬＰＦ５４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路６において、補正量が出力される。
【００３７】
ここで、図１３は、デュアル（ダブル）ＰＬＬ型のアシンメトリ検出のエラー電圧とマークシフト量の関係を示す。Ｔは、クロック周期を示し、中心の ｀０’ が適正マーク長を示している。適正マーク長より検出マーク長が長くなると、０〜Ｔ／２の範囲、および−Ｔ／２〜−Ｔの範囲では、エラー電圧は、中心値に対して＋側とされるため、積分された値が中心値に対して＋側に偏る。また、適正マーク長より検出マーク長が短くなると、Ｔ／２〜Ｔの範囲、および０〜−Ｔ／２の範囲では、エラー電圧は、中心値に対して−側とされるため、積分された値が中心値に対して−側に偏る。なお、このデュアル（ダブル）ＰＬＬの立ち上がりクロック、立ち下がりクロックを用い、上述の位相比較と異なる手法を用いることにより、図６Ｂに示すように−Ｔ〜Ｔの範囲でエラー電圧が単調増加（減少）する検出系を構成することも可能である。
【００３８】
また、図１４および図１５は、上述の図９の位相比較器５３の他の例を示すタイミングチャートである。図１４は、検出マーク長が適正マーク長より長い場合の一例を示す。図１４Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１４Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１４Ｃは、再生２値化データの立ち上がりエッジから再生した立ち上がりクロックを示し、図１４Ｄは、再生２値化データの立ち下がりエッジから再生した立ち下がりクロックを示す。
【００３９】
図１４Ｅは、図１４Ｃの立ち上がりクロックを反転した信号を示している。再生２値化データ（図１４Ｂ）が反転立ち上がりクロック（図１４Ｅ）の立ち上がりクロック時に読み出された信号は、図１４Ｆに示される。図１４Ｇは、再生２値化データ（図１４Ｂ）を反転した信号を示し、この反転再生２値化データ（図１４Ｇ）の信号と図１４Ｆの信号のＡＮＤ出力が図１４Ｈに示す信号となる。ここでは、Ｔ／２−ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して＋側に偏り、ゲイン調整回路６において、補正量が出力される。
【００４０】
また、図１５は、検出マーク長が適正マーク長より短い場合の一例を示すタイミングチャートである。図１５Ａは、マーク長を示し、６１は、適正マーク長が示され、６２は、検出マーク長が示されている。図１５Ｂは、検出マーク長を再生２値化データとして、表した信号である。図１５Ｃは、再生２値化データの立ち上がりエッジから再生した立ち上がりクロックを示し、図１５Ｄは、再生２値化データの立ち下がりエッジから再生した立ち下がりクロックを示す。
【００４１】
図１５Ｅは、図１５Ｃの立ち上がりクロックを反転した信号を示している。再生２値化データ（図１５Ｂ）が反転立ち上がりクロック（図１５Ｅ）の立ち上がりクロック時に読み出された信号は、図１５Ｆに示される。図１５Ｇは、再生２値化データ（図１５Ｂ）を反転した信号を示し、この反転再生２値化データ（図１５Ｇ）の信号と図１５Ｆの信号のＡＮＤ出力が図１５Ｈに示す信号となる。ここでは、Ｔ／２＋ΔＴの時間、 ｀１’ となる。また、ΔＴは、適正マーク長６１と検出マーク長６２の誤差を示す。ここで、図９のＬＰＦ５４において、積分された値は、中心値に対して−側に偏り、ゲイン調整回路６において、補正量が出力される。
【００４２】
図１６は、デュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の他の実施例を示すブロック図である。入力端子３１を介して、記録媒体から再生された再生ＲＦ信号が入力され、等化器３２へ供給される。供給された再生ＲＦ信号は、等化器３２からのＥＱ信号として、減算器６３へ供給される。減算器６３では、等化器３２から供給されたＥＱ信号が、アシンメトリ検出回路３６から供給された補正量によって、補正がなされる。
【００４３】
コンパレータ３３では、補正が施されたＥＱ信号がスライスレベル３４から供給される基準となるスライスレベルによって、２値化が行われる。コンパレータ３３からエッジ検出回路３７、および弁別器４０へ再生２値化データが供給される。上述のようにエッジ検出回路３７では、立ち上がりエッジ、および立ち下がりエッジが検出され、ＰＬＬ３８において、再生クロックが生成され、ＰＬＬ３９において、反転再生クロックが生成される。
【００４４】
再生クロック、すなわちセットパルス、および反転再生クロック、すなわちリセットパルスが供給されたアシンメトリ検出回路３６では、アシンメトリが検出され、補正量が減算器６３へ供給される。弁別器４０では、再生クロック、反転再生クロック、および再生２値化データが供給され、再生データが出力端子４１から取り出される。
【００４５】
【発明の効果】
この発明を用いることにより、アシンメトリ補正を行うことが可能となり、再生エラーレートを向上させることができる。また、再生エラーレートが向上することにより、ディジタルデータの記録／再生装置の記録密度の向上、記録時間の向上、信頼性の向上等の効果が得ることができる。
【図面の簡単な説明】
【図１】この発明に係るシングルＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。
【図２】この発明に係るアシンメトリ検出回路の一例のブロック図である。
【図３】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図４】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図５】この発明に係るシングルＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図６】エラー電圧とマークシフト量の関係を示した一例の略線図である。
【図７】この発明に係るシングルＰＬＬ型のアシンメトリ補正回路の他の実施例のブロック図である。
【図８】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の一実施例のブロック図である。
【図９】この発明に係るアシンメトリ検出回路の他の例のブロック図である。
【図１０】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１１】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１２】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の一例のタイミングチャートである。
【図１３】エラー電圧とマークシフト量の関係を示した一例の略線図である。
【図１４】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の他の例のタイミングチャートである。
【図１５】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ検出回路の他の例のタイミングチャートである。
【図１６】この発明に係るデュアル（ダブル）ＰＬＬ型のアシンメトリ補正回路の他の実施例のブロック図である。
【符号の説明】
２ 等化器
３ コンパレータ
４ スライスレベル
６ アシンメトリ検出回路
７ ＰＬＬ生成回路
８ 弁別器
Claims (5)
- 記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、
上記再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、
上記コンパレータから出力された上記再生２値化データと同期した再生クロックを生成するＰＬＬと、
上記再生２値化データを上記ＰＬＬから出力された上記再生クロックと同期させる手段と、
上記再生２値化データと上記再生クロックとの位相比較を行い、この位相比較の出力の平均値に基づいて上記再生信号のアシンメトリを検出する検出手段と、
上記検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置。 - 記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、
上記再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、
上記再生２値化データの立ち上がりエッジに基づいて生成される第１のクロックを生成する第１のＰＬＬと、
上記再生２値化データの立ち下がりエッジに基づいて生成される第２のクロックを生成する第２のＰＬＬと、
上記第１のクロックと上記第２のクロックとの位相比較を行い、この位相比較の出力の平均値に基づいて上記再生信号のアシンメトリを検出する検出手段と、
上記検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置。 - 記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、
上記再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、
上記コンパレータから出力された上記再生２値化データと同期した再生クロックを生成するＰＬＬと、
上記再生２値化データを上記ＰＬＬから出力された上記再生クロックと同期させる手段と、
上記再生２値化データと上記再生クロックとの排他的論理和に基づいて、上記再生信号のアシンメトリを検出する検出手段と、
上記検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置。 - 記録媒体から再生された再生信号を２値化してディジタル信号を得るディジタル信号再生装置であって、
上記再生信号をスライスレベルと比較し、再生２値化データを得るためのコンパレータと、
上記再生２値化信号の立ち上がりエッジに基づいて生成される第１のクロックを生成する第１のＰＬＬと、
上記再生２値化信号の立ち下がりエッジに基づいて生成される第２のクロックを生成する第２のＰＬＬと、
上記第１のクロックと上記第２のクロックとの排他的論理和に基づいて上記再生信号の アシンメトリを検出する検出手段と、
上記検出手段の検出結果に基づいてアシンメトリの補正を行う補正手段とを備えるディジタル信号再生装置。 - 上記アシンメトリの補正は、検出された上記アシンメトリに基づいて、上記コンパレータに供給されるまえの上記再生信号の中心レベル制御することによって行われることを特徴とする請求項１に記載のディジタル信号再生装置。
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