JPH0964859A - 適時位相比較回路 - Google Patents
適時位相比較回路Info
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- JPH0964859A JPH0964859A JP7211479A JP21147995A JPH0964859A JP H0964859 A JPH0964859 A JP H0964859A JP 7211479 A JP7211479 A JP 7211479A JP 21147995 A JP21147995 A JP 21147995A JP H0964859 A JPH0964859 A JP H0964859A
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- output
- vco
- input data
- flop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】非同期な入力データを基準タイミングとして位
相同期動作を実現するために、位相差に対応した出力を
回路が動作するＶLからＶHの電圧範囲で出力することが
できる位相比較回路を提供する。 【解決手段】入力データの立上がりを第１のＤフリップ
フロップ１１で検出する。その入力データの立上がりを
検出した時点から次のＶＣＯ出力１９の立上がりを第２
のＤフリップフロップ１３が検出して第１のＤフリップ
フロップ１１をリセットする。ＶＣＯ出力が入力データ
の立上がりに対して遅れているか進んでいるかを第３の
Ｄフリップフロップ１６で判別する。第３のＤフリップ
フロップ１６の出力とＶＣＯ出力１９とを入力する排他
的論理和回路の出力をＶＣＯ２４の制御電圧としてスイ
ッチ回路２０で供給／遮断する。スイッチ回路の制御信
号は第１のＤフリップフロップ１１から与えられる。入
力データの立上がり時に該入力データと前記ＶＣＯ出力
との比較結果を出力し、その他の期間は出力しない。
相同期動作を実現するために、位相差に対応した出力を
回路が動作するＶLからＶHの電圧範囲で出力することが
できる位相比較回路を提供する。 【解決手段】入力データの立上がりを第１のＤフリップ
フロップ１１で検出する。その入力データの立上がりを
検出した時点から次のＶＣＯ出力１９の立上がりを第２
のＤフリップフロップ１３が検出して第１のＤフリップ
フロップ１１をリセットする。ＶＣＯ出力が入力データ
の立上がりに対して遅れているか進んでいるかを第３の
Ｄフリップフロップ１６で判別する。第３のＤフリップ
フロップ１６の出力とＶＣＯ出力１９とを入力する排他
的論理和回路の出力をＶＣＯ２４の制御電圧としてスイ
ッチ回路２０で供給／遮断する。スイッチ回路の制御信
号は第１のＤフリップフロップ１１から与えられる。入
力データの立上がり時に該入力データと前記ＶＣＯ出力
との比較結果を出力し、その他の期間は出力しない。
Description
【０００１】
【発明の属する技術分野】本発明は非同期データ通信等
においてパルス列を成す入力データにＶＣＯを同期させ
る信号を出力する適時位相比較回路に関するものであ
る。
においてパルス列を成す入力データにＶＣＯを同期させ
る信号を出力する適時位相比較回路に関するものであ
る。
【０００２】
【従来の技術】従来、この種の位相比較回路としては、
例えば特開平２−４８８３７号公報に記載されているク
ロック再生回路に使用されているものがある。このクロ
ック再生回路は図３に示すように、入力されたディジタ
ル信号を論理レベルに変換する波形整形回路４１と、２
つのＤフリップフロップ４３、４４と、２つのインバー
タ４５、５１、２つの排他的論理和回路４９、５０、ス
イッチ５２、から構成される位相比較回路５３を具備
し、その出力はループフィルタ４８によって出力波形を
平滑化されて、ＶＣＯ４７の制御電圧として入力され
る。
例えば特開平２−４８８３７号公報に記載されているク
ロック再生回路に使用されているものがある。このクロ
ック再生回路は図３に示すように、入力されたディジタ
ル信号を論理レベルに変換する波形整形回路４１と、２
つのＤフリップフロップ４３、４４と、２つのインバー
タ４５、５１、２つの排他的論理和回路４９、５０、ス
イッチ５２、から構成される位相比較回路５３を具備
し、その出力はループフィルタ４８によって出力波形を
平滑化されて、ＶＣＯ４７の制御電圧として入力され
る。
【０００３】４６は該制御電圧で発振するＶＣＯ４７の
出力をＭ分周するカウンタである。この従来例で述べら
れている位相比較回路５３の動作を図４を使って説明す
る。図４に示すように、この従来例では入力データ４０
の立上がり及び立下がりから、それぞれ次にＶＣＯ出力
が立ち下がるまで、ＶＣＯ波形５６を反転した信号を出
力し（５７）、その他の期間はスイッチ５２を開いて先
のＶＣＯ用制御電圧を維持する。
出力をＭ分周するカウンタである。この従来例で述べら
れている位相比較回路５３の動作を図４を使って説明す
る。図４に示すように、この従来例では入力データ４０
の立上がり及び立下がりから、それぞれ次にＶＣＯ出力
が立ち下がるまで、ＶＣＯ波形５６を反転した信号を出
力し（５７）、その他の期間はスイッチ５２を開いて先
のＶＣＯ用制御電圧を維持する。
【０００４】これによって、入力データ４０の変化点と
ＶＣＯ出力の立下がりとのタイミング差に比例した電圧
レベルを制御電圧５４としてＶＣＯ４７へ出力すること
で負帰還ループを形成し、入力データの立上がり、立下
がりとＶＣＯ出力は一定のタイミング関係を保つことに
なる。従って入力データがＮＲＺ（Ｎｏｎ・Ｒｅｔｕｒ
ｎ・ｔｏ・Ｚｅｒｏ）信号でデータパターンによっては
データ検出クロック成分が途切れてしまう様な場合で
も、正確な位相比較をすることが可能になるので位相同
期を達成することができる。
ＶＣＯ出力の立下がりとのタイミング差に比例した電圧
レベルを制御電圧５４としてＶＣＯ４７へ出力すること
で負帰還ループを形成し、入力データの立上がり、立下
がりとＶＣＯ出力は一定のタイミング関係を保つことに
なる。従って入力データがＮＲＺ（Ｎｏｎ・Ｒｅｔｕｒ
ｎ・ｔｏ・Ｚｅｒｏ）信号でデータパターンによっては
データ検出クロック成分が途切れてしまう様な場合で
も、正確な位相比較をすることが可能になるので位相同
期を達成することができる。
【０００５】
【発明が解決しようとする課題】上記の従来例ではＶＣ
Ｏ４７へ帰還される信号は比較器５３の出力をループフ
ィルタ４８に入力することで平滑化されるので、出力電
圧Ｖｔは比較出力の平均値電圧を出力することになる。
つまり回路が動作する電圧のハイレベルをＶH、ローレ
ベルをＶLとし、一回の位相比較動作でＶHを出力する時
間をＴH、ＶLを出力する時間をＴLとすると、位相比較
出力の平均電圧Ｖｔは以下のようになる。
Ｏ４７へ帰還される信号は比較器５３の出力をループフ
ィルタ４８に入力することで平滑化されるので、出力電
圧Ｖｔは比較出力の平均値電圧を出力することになる。
つまり回路が動作する電圧のハイレベルをＶH、ローレ
ベルをＶLとし、一回の位相比較動作でＶHを出力する時
間をＴH、ＶLを出力する時間をＴLとすると、位相比較
出力の平均電圧Ｖｔは以下のようになる。
【０００６】
【数１】 ここでＶL＝０とすると
【０００７】
【数２】
【０００８】となる。ここで述べている比較器の動作か
らＴLは、ＴHよりも必ず長い時間となるので ０≦ＴH≦ＴL （式３） （式２）に（式３）を適用すると
らＴLは、ＴHよりも必ず長い時間となるので ０≦ＴH≦ＴL （式３） （式２）に（式３）を適用すると
【０００９】
【数３】
【００１０】となる。つまり該平均位相比較電圧値Ｖｔ
は、０からＶH／２レベルまでの電圧範囲で出力される
ため、ＶＣＯ４７はその狭い電圧範囲で所望の周波数で
発振するように設定されることが必要となり、自由度が
低くなる。
は、０からＶH／２レベルまでの電圧範囲で出力される
ため、ＶＣＯ４７はその狭い電圧範囲で所望の周波数で
発振するように設定されることが必要となり、自由度が
低くなる。
【００１１】本発明は上記の問題点を鑑みてなされたも
のであり、その目的は非同期な入力データを基準タイミ
ングとして位相同期動作を実現するために、位相差に対
応した出力を回路が動作するＶLからＶHの電圧範囲で出
力することができる位相比較回路を提供することにあ
る。
のであり、その目的は非同期な入力データを基準タイミ
ングとして位相同期動作を実現するために、位相差に対
応した出力を回路が動作するＶLからＶHの電圧範囲で出
力することができる位相比較回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、パルス列を成す入力データにＶＣＯを同期
させるための信号を出力する適時位相比較回路におい
て、前記入力データの立上がりを検出する第１のＤフリ
ップフロップと、前記第１のＤフリップフロップが入力
データの立上がりを検出した時点から次のＶＣＯ出力の
立上がりを検出して前記第１のＤフリップフロップをリ
セットする第２のＤフリップフロップと、前記ＶＣＯ出
力が前記入力データの立上がりに対して遅れているか進
んでいるかを判別する第３のＤフリップフロップと、前
記第３のＤフリップフロップの出力とＶＣＯ出力とを入
力する排他的論理和回路と、前記排他的論理和回路の出
力を前記ＶＣＯの判別信号として供給／遮断するスイッ
チ回路と、前記第１のＤフリップフロップの出力を前記
スイッチ回路の制御信号として供給する手段と、から成
り、前記入力データの立上がり時に該入力データと前記
ＶＣＯ出力との比較結果を出力し、その他の期間は出力
しないことを特徴とする。
め本発明は、パルス列を成す入力データにＶＣＯを同期
させるための信号を出力する適時位相比較回路におい
て、前記入力データの立上がりを検出する第１のＤフリ
ップフロップと、前記第１のＤフリップフロップが入力
データの立上がりを検出した時点から次のＶＣＯ出力の
立上がりを検出して前記第１のＤフリップフロップをリ
セットする第２のＤフリップフロップと、前記ＶＣＯ出
力が前記入力データの立上がりに対して遅れているか進
んでいるかを判別する第３のＤフリップフロップと、前
記第３のＤフリップフロップの出力とＶＣＯ出力とを入
力する排他的論理和回路と、前記排他的論理和回路の出
力を前記ＶＣＯの判別信号として供給／遮断するスイッ
チ回路と、前記第１のＤフリップフロップの出力を前記
スイッチ回路の制御信号として供給する手段と、から成
り、前記入力データの立上がり時に該入力データと前記
ＶＣＯ出力との比較結果を出力し、その他の期間は出力
しないことを特徴とする。
【００１３】図２のＢ区間に示すように、入力データの
立上がり時点でＶＣＯ出力１９がＶ H（ハイレベル）で
あれば、次のＶＣＯ出力１９立上がりまでの期間だけＶ
ＣＯ分周出力１９を出力することで、従来例と同様に位
相差に対応したＶL（ローレベル）からＶH／２の範囲の
平均電圧値をＶＣＯ制御電圧２３として出力する。
立上がり時点でＶＣＯ出力１９がＶ H（ハイレベル）で
あれば、次のＶＣＯ出力１９立上がりまでの期間だけＶ
ＣＯ分周出力１９を出力することで、従来例と同様に位
相差に対応したＶL（ローレベル）からＶH／２の範囲の
平均電圧値をＶＣＯ制御電圧２３として出力する。
【００１４】逆に図２のＡ区間に示すように入力データ
１０の立上がり時点でＶＣＯ出力１９がＶLであれば、
比較出力２１は次のＶＣＯ出力立上がりまでの期間だけ
ＶHを出力することで、２１の平均電圧であるＶＣＯ制
御電圧２３を最大ＶHまで上昇させることで、ＶＣＯ発
振周波数を上昇させ、入力データ立上がりとＶＣＯ立上
がりのタイミングを近づける様な位相修正を行なう。
１０の立上がり時点でＶＣＯ出力１９がＶLであれば、
比較出力２１は次のＶＣＯ出力立上がりまでの期間だけ
ＶHを出力することで、２１の平均電圧であるＶＣＯ制
御電圧２３を最大ＶHまで上昇させることで、ＶＣＯ発
振周波数を上昇させ、入力データ立上がりとＶＣＯ立上
がりのタイミングを近づける様な位相修正を行なう。
【００１５】更に図２のＣ区間に示すような、上記以外
の期間は位相比較出力せずにＶＣＯ制御電圧２３をホー
ルドすることでＶＣＯ発振周波数を維持して、入力デー
タの信号変化点が長い時間に渡って無い様な場合でも位
相同期を維持しながら、該位相比較器の出力平均電圧Ｖ
ｔはＶLからＶHまでの電圧範囲で位相差に対応した電圧
値を出力することになるので、広い制御電圧範囲の中で
所望の周波数を発振するＶＣＯを位相同期させることが
可能となる。
の期間は位相比較出力せずにＶＣＯ制御電圧２３をホー
ルドすることでＶＣＯ発振周波数を維持して、入力デー
タの信号変化点が長い時間に渡って無い様な場合でも位
相同期を維持しながら、該位相比較器の出力平均電圧Ｖ
ｔはＶLからＶHまでの電圧範囲で位相差に対応した電圧
値を出力することになるので、広い制御電圧範囲の中で
所望の周波数を発振するＶＣＯを位相同期させることが
可能となる。
【００１６】
【発明の実施の形態】以下に図面を参照して、本発明を
詳細に説明する。図１は本発明の一実施形態である位相
比較回路２９を中心に回路構成を示すブロック図であ
る。
詳細に説明する。図１は本発明の一実施形態である位相
比較回路２９を中心に回路構成を示すブロック図であ
る。
【００１７】１０は基準となる信号を入力する信号入力
端子、１１は入力データの立上がりを検出する第１のＤ
フリップフロップ、１３は第１のＤフリップフロップが
入力データの立上がりを検出した時点から次のＶＣＯ出
力立上がりを検出して第１のＤフリップフロップ１１を
リセットする第２のＤフリップフロップ、１６はＶＣＯ
出力が入力データの立上がりに対して遅れているか、も
しくは進んでいるかを判別する第３のＤフリップフロッ
プである。
端子、１１は入力データの立上がりを検出する第１のＤ
フリップフロップ、１３は第１のＤフリップフロップが
入力データの立上がりを検出した時点から次のＶＣＯ出
力立上がりを検出して第１のＤフリップフロップ１１を
リセットする第２のＤフリップフロップ、１６はＶＣＯ
出力が入力データの立上がりに対して遅れているか、も
しくは進んでいるかを判別する第３のＤフリップフロッ
プである。
【００１８】１８は第３のＤフリップフロップ出力とＶ
ＣＯ出力とを入力する排他的論理和回路である。２０は
その排他的論理和回路１８の出力をループフィルタ２２
に接続あるいは、切り離すことでＶＣＯ制御電位を維
持、修正の選択動作を行なうスイッチ回路、２２は該帰
還ループの動作特性を設定するループフィルタである。
２４は入力データのデータレートのＭ倍周波数で発振す
ることができ、外部から入力される制御電圧２３によっ
て発振周波数を制御することができる電圧制御発振器
（ＶＣＯ）であり、制御電圧２３が高ければ、高い周波
数で発振する特性を有する。２８は該ＶＣＯ２４からの
出力をＭ分周する分周器、２５は再生された検出タイミ
ングを出力する出力端子である。
ＣＯ出力とを入力する排他的論理和回路である。２０は
その排他的論理和回路１８の出力をループフィルタ２２
に接続あるいは、切り離すことでＶＣＯ制御電位を維
持、修正の選択動作を行なうスイッチ回路、２２は該帰
還ループの動作特性を設定するループフィルタである。
２４は入力データのデータレートのＭ倍周波数で発振す
ることができ、外部から入力される制御電圧２３によっ
て発振周波数を制御することができる電圧制御発振器
（ＶＣＯ）であり、制御電圧２３が高ければ、高い周波
数で発振する特性を有する。２８は該ＶＣＯ２４からの
出力をＭ分周する分周器、２５は再生された検出タイミ
ングを出力する出力端子である。
【００１９】入力端子１０は第１のＤフリップフロップ
１１のクロック端子ＣＫに接続され、その第１のＤフリ
ップフロップ１１のＤ端子はローレベル電位（例えばグ
ランド電位）点に接続される。スイッチ回路２０を制御
するため第１のＤフリップフロップ１１から与えられる
制御信号は、第１のＤフリップフロップ１１の−Ｑ端子
から出力される。
１１のクロック端子ＣＫに接続され、その第１のＤフリ
ップフロップ１１のＤ端子はローレベル電位（例えばグ
ランド電位）点に接続される。スイッチ回路２０を制御
するため第１のＤフリップフロップ１１から与えられる
制御信号は、第１のＤフリップフロップ１１の−Ｑ端子
から出力される。
【００２０】この−Ｑ端子は第２のＤフリップフロップ
１３のＤ端子にも接続されている。第２のＤフリップフ
ロップ１３のクロック端子ＣＫにはＶＣＯ２４のＭ分周
出力が与えられる。第２のＤフリップフロップ１３の−
Ｑ出力は第１のＤフリップフロップ１１のリセット端子
に与えられる。
１３のＤ端子にも接続されている。第２のＤフリップフ
ロップ１３のクロック端子ＣＫにはＶＣＯ２４のＭ分周
出力が与えられる。第２のＤフリップフロップ１３の−
Ｑ出力は第１のＤフリップフロップ１１のリセット端子
に与えられる。
【００２１】第３のＤフリップフロップ１６のクロック
端子ＣＫには、入力端子１０からの入力データが与えら
れる。この第３のＤフリップフロップ１６のＤ端子には
ＶＣＯのＭ分周出力が与えられ、−Ｑ端子に生じる出力
が排他的論理和回路１８の一方の入力として供給され
る。
端子ＣＫには、入力端子１０からの入力データが与えら
れる。この第３のＤフリップフロップ１６のＤ端子には
ＶＣＯのＭ分周出力が与えられ、−Ｑ端子に生じる出力
が排他的論理和回路１８の一方の入力として供給され
る。
【００２２】前記入力端子１０から入力データの立上が
りが第１のＤフリップフロップ１１のＣＫ端子に入力さ
れると、その第１のＤフリップフロップ１１の−Ｑ端子
から線路１２にＨレベルが出力され、第２のＤフリップ
フロップ１３のＤ端子に入力される。
りが第１のＤフリップフロップ１１のＣＫ端子に入力さ
れると、その第１のＤフリップフロップ１１の−Ｑ端子
から線路１２にＨレベルが出力され、第２のＤフリップ
フロップ１３のＤ端子に入力される。
【００２３】第２のＤフリップフロップ１３のＣＫ端子
にはＶＣＯ分周出力１９が入力されることで、入力デー
タが立ち上がった時点から、次のＶＣＯ分周出力１９の
立ち上がる時点まで線路１４にはＶH（ハイレベル）を
出力することになり、第１のＤフリップフロップ１１の
リセット端子に入力される。該ＶHの立下がりが入力さ
れた時点で第１のＤフリップフロップ１１はリセットさ
れて、線路１２にＶL（ローレベル）を出力することに
なる。つまり該線路１２の電圧は位相比較結果を出力す
る期間はＶH、制御電圧２１をホールドする期間はＶLに
なり、ＯＮ−ＯＦＦ信号としてスイッチ回路２０に入力
される。
にはＶＣＯ分周出力１９が入力されることで、入力デー
タが立ち上がった時点から、次のＶＣＯ分周出力１９の
立ち上がる時点まで線路１４にはＶH（ハイレベル）を
出力することになり、第１のＤフリップフロップ１１の
リセット端子に入力される。該ＶHの立下がりが入力さ
れた時点で第１のＤフリップフロップ１１はリセットさ
れて、線路１２にＶL（ローレベル）を出力することに
なる。つまり該線路１２の電圧は位相比較結果を出力す
る期間はＶH、制御電圧２１をホールドする期間はＶLに
なり、ＯＮ−ＯＦＦ信号としてスイッチ回路２０に入力
される。
【００２４】一方、第３のＤフリップフロップ１６のＣ
Ｋ端子には入力データが、Ｄ端子にはＶＣＯ分周出力１
９が入力されることで、入力データが立ち上がった時に
ＶＣＯ分周出力１９がＶHであればＶLを、逆にＶLであ
ればＶHを線路１７に出力することになり、従って該線
路１７への出力は入力データの立上がりに比べてＶＣＯ
分周出力１９の立上がりが進んでいるか、遅れているか
を検出することになる。該線路１７の電圧およびＶＣＯ
分周出力１９は排他的論理和回路１８へ入力され、該排
他的論理和回路の出力２６はスイッチ回路２０に入力さ
れる。
Ｋ端子には入力データが、Ｄ端子にはＶＣＯ分周出力１
９が入力されることで、入力データが立ち上がった時に
ＶＣＯ分周出力１９がＶHであればＶLを、逆にＶLであ
ればＶHを線路１７に出力することになり、従って該線
路１７への出力は入力データの立上がりに比べてＶＣＯ
分周出力１９の立上がりが進んでいるか、遅れているか
を検出することになる。該線路１７の電圧およびＶＣＯ
分周出力１９は排他的論理和回路１８へ入力され、該排
他的論理和回路の出力２６はスイッチ回路２０に入力さ
れる。
【００２５】スイッチ回路２０は、ＯＦＦの場合には位
相比較出力２１の電位をホールドし、ＯＮの場合は出力
２６を線路２１へ接続してループフィルタ２２へ与え
る。ＶＣＯ２４はデータレート周波数のＭ倍の周波数で
発振することが可能で、外部から加えられる制御電圧２
３が高くなればより高い周波数を発振する特性を有する
発振器である。該ＶＣＯの出力はカウンタ２８でＭ分周
し、出力端子２５へ出力される。
相比較出力２１の電位をホールドし、ＯＮの場合は出力
２６を線路２１へ接続してループフィルタ２２へ与え
る。ＶＣＯ２４はデータレート周波数のＭ倍の周波数で
発振することが可能で、外部から加えられる制御電圧２
３が高くなればより高い周波数を発振する特性を有する
発振器である。該ＶＣＯの出力はカウンタ２８でＭ分周
し、出力端子２５へ出力される。
【００２６】以上、各部の動作タイミングを図２に示
す。入力データの立上がりがＶＣＯ分周出力１９の立上
がりに対して進んでいる場合には位相比較出力２１は出
力電圧上昇（Ａ）、遅れている場合には一定の位相差を
維持する動作（Ｂ）を行ない、（Ａ）（Ｂ）以外の期間
は電圧を維持するホールド（Ｃ）の３種類の動作が連続
することとなる。
す。入力データの立上がりがＶＣＯ分周出力１９の立上
がりに対して進んでいる場合には位相比較出力２１は出
力電圧上昇（Ａ）、遅れている場合には一定の位相差を
維持する動作（Ｂ）を行ない、（Ａ）（Ｂ）以外の期間
は電圧を維持するホールド（Ｃ）の３種類の動作が連続
することとなる。
【００２７】スイッチ回路２０の出力は低域通過フィル
タであるループフィルタ２２へ入力され、平滑化されて
ＶＣＯ２４の制御電圧２３として入力される。このＰＬ
Ｌループの同期特性および応答特性を決定する重要な要
素となる。該電圧を制御電圧２３として発振するＶＣＯ
２４の出力は分周器２８でＭ分周し入力データのデータ
レートと同様な周波数を発生し、出力端子２５へ出力す
る。
タであるループフィルタ２２へ入力され、平滑化されて
ＶＣＯ２４の制御電圧２３として入力される。このＰＬ
Ｌループの同期特性および応答特性を決定する重要な要
素となる。該電圧を制御電圧２３として発振するＶＣＯ
２４の出力は分周器２８でＭ分周し入力データのデータ
レートと同様な周波数を発生し、出力端子２５へ出力す
る。
【００２８】つまり入力データに比べてＶＣＯ分周出力
の立上がりが進んでいる場合、制御電圧は比較出力の平
均値となるために、ＶLからＶH／２の電圧範囲の制御電
圧でＶＣＯ２４と入力データの立上がりタイミングは一
定の位相差を維持する方向へ修正されることになる。逆
に入力データに比べて立上がりが遅れている場合には制
御電圧は上昇して、より高い周波数発振となってＶＣＯ
２４の立上がりタイミングは進んで入力データの立上が
りに近づく方向に修正されることになる。以上の動作の
繰り返しによって、ＶＣＯ出力１９の立上がりは入力デ
ータの立上がりと一定のタイミング関係を保つことにな
る。
の立上がりが進んでいる場合、制御電圧は比較出力の平
均値となるために、ＶLからＶH／２の電圧範囲の制御電
圧でＶＣＯ２４と入力データの立上がりタイミングは一
定の位相差を維持する方向へ修正されることになる。逆
に入力データに比べて立上がりが遅れている場合には制
御電圧は上昇して、より高い周波数発振となってＶＣＯ
２４の立上がりタイミングは進んで入力データの立上が
りに近づく方向に修正されることになる。以上の動作の
繰り返しによって、ＶＣＯ出力１９の立上がりは入力デ
ータの立上がりと一定のタイミング関係を保つことにな
る。
【００２９】本発明の適時位相比較回路は、入力データ
がデータ通信における受信器内の動作クロックに対して
非同期で、該入力データを検出するタイミングを前記入
力データから再生するクロック再生回路に使用して好適
である。
がデータ通信における受信器内の動作クロックに対して
非同期で、該入力データを検出するタイミングを前記入
力データから再生するクロック再生回路に使用して好適
である。
【００３０】
【発明の効果】以上説明した通り本発明によれば、位相
比較回路によって制御されるＶＣＯ出力は、入力データ
自体を基準にして入力データからデータを検出する際に
有効なタイミングとなる。更にこの位相比較回路は、比
較結果を回路が動作するＶLからＶHまでの電圧範囲で出
力するので、制御電圧２３がそのような広い電圧範囲中
でデータレートのＭ倍の周波数で発振するようなＶＣＯ
を使うことで、データ検出に有効な位相同期ループの構
成が可能となる。
比較回路によって制御されるＶＣＯ出力は、入力データ
自体を基準にして入力データからデータを検出する際に
有効なタイミングとなる。更にこの位相比較回路は、比
較結果を回路が動作するＶLからＶHまでの電圧範囲で出
力するので、制御電圧２３がそのような広い電圧範囲中
でデータレートのＭ倍の周波数で発振するようなＶＣＯ
を使うことで、データ検出に有効な位相同期ループの構
成が可能となる。
【図１】 本発明を実施した適時位相比較回路の回路
図。
図。
【図２】 その動作説明用の信号波形図。
【図３】 従来の適時位相比較回路の回路図。
【図４】 その動作説明用の信号波形図。
１０ 入力端子 １１ 第１のＤフリップフロップ １３ 第２のＤフリップフロップ １６ 第３のＤフリップフロップ １８ 排他的論理和回路 ２０ スイッチ回路 ２４ ＶＣＯ ２８ 分周回路 ２９ 適時位相比較回路
Claims (3)
- 【請求項１】 パルス列を成す入力データにＶＣＯを同
期させるための信号を出力する適時位相比較回路におい
て、 前記入力データの立上がりを検出する第１のＤフリップ
フロップと、 前記第１のＤフリップフロップが入力データの立上がり
を検出した時点から次のＶＣＯ出力の立上がりを検出し
て前記第１のＤフリップフロップをリセットする第２の
Ｄフリップフロップと、 前記ＶＣＯ出力が前記入力データの立上がりに対して遅
れているか進んでいるかを判別する第３のＤフリップフ
ロップと、 前記第３のＤフリップフロップの出力とＶＣＯ出力とを
入力する排他的論理和回路と、 前記排他的論理和回路の出力を前記ＶＣＯの判別信号と
して供給／遮断するスイッチ回路と、 前記第１のＤフリップフロップの出力を前記スイッチ回
路の制御信号として供給する手段と、から成り、前記入
力データの立上がり時に該入力データと前記ＶＣＯ出力
との比較結果を出力し、その他の期間は出力しないこと
を特徴とする適時位相比較回路。 - 【請求項２】 前記ＶＣＯ出力はＶＣＯの発振周波数を
分周したものであることを特徴とする請求項１に記載の
適時位相比較回路。 - 【請求項３】 前記入力データはデータ通信における受
信器内の動作クロックに対して非同期であり、該入力デ
ータを検出するタイミングを前記入力データから再生す
るクロック再生回路に使用される請求項１又は２に記載
の適時位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211479A JPH0964859A (ja) | 1995-08-21 | 1995-08-21 | 適時位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211479A JPH0964859A (ja) | 1995-08-21 | 1995-08-21 | 適時位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964859A true JPH0964859A (ja) | 1997-03-07 |
Family
ID=16606639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211479A Pending JPH0964859A (ja) | 1995-08-21 | 1995-08-21 | 適時位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680992B1 (en) | 1998-08-26 | 2004-01-20 | Nec Corporation | Clock identification and reproduction circuit |
-
1995
- 1995-08-21 JP JP7211479A patent/JPH0964859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680992B1 (en) | 1998-08-26 | 2004-01-20 | Nec Corporation | Clock identification and reproduction circuit |
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